DE2339007A1

DE2339007A1 - Verfahren und schaltungsanordnung zur verbesserung binaerer uebergaenge in einem ersten strom binaerer worte

Info

Publication number: DE2339007A1
Application number: DE19732339007
Authority: DE
Inventors: John L Way
Original assignee: Bell and Howell Co
Current assignee: Datatape Inc
Priority date: 1972-08-04
Filing date: 1973-08-01
Publication date: 1974-02-14
Also published as: FR2195123A1; DE2339007C2; FR2195123B1; GB1435929A

Description

Verfahren und Schaltungsanordnung zur Verbesserung binärer Übergänge in einem ersten Strom binärer Worte

Die Erfindung bezieht sich auf ein Verfahren zur Verbesserung binärer Übergänge in einem ersten Strom binärer Worte, der von einer ersten Folge von Taktimpulsen begleitet ist, wobei jedes Wort nBits hat und von η Taktimpulsen begleitet ist, sowie auf eine Schaltungsanordnung zur Durchführung des Verfahrens.

Um die Bandbreitenerfordernisse bei der Impuls-Cοde-Modulation zu verringern, wurde eine Anzahl von Code entwickelt, die sich durch eine kleine Zahl von binären Übergängen auszeichnen. Obwohl diese Code hinsichtlich der Bandbreitenerfordernisse vorteilhaft sind, können sie oftmals nicht benutzt werden, da sie nicht selbsttaktend sind und nicht befriedigend aufgezeichnet und wiedergegeben werden können.

Aufgabe der Erfindung ist es, ein neues Verfahren und eine Schaltungsanordnung anzugeben, mit denen die binären Übergänge in einem Strom binärer Worte verbessert werden können.

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Bei einem Verfahren der genannten Art ist diese Aufgabe gemäß der Erfindung dadurch gelöst, daß eine zweite Folge von Taktimpulsen mit (n+1)-Taktimpulsen für jede η Taktimpulse der ersten Folge erzeugt wird, daß ein zweiter Strom binärer Worte erzeugt wird, in dem jedes binäre Wort des ersten Stroms η Taktimpulsen der (n+1) Taktimpulse der zweiten Folge zugeordnet ist, und daß binäre Worte im zweiten Strom mit Paritäts-Bits erzeugt werden, die während Taktimpulsen auftreten, die außerhalb der η Taktimpulse liegen, denen jedes binäre Wort in dem zweiten Strom zugeordnet ist.

Nach einer in den Unteransprüchen angegebenen bevorzugten Ausführungsform der Erfindung wird für jedes V/ort eine Bestimmung durchgeführt, ob das jeweilige Wort eine gerade oder ungerade Anzahl von binären Bits einer vorbestimmten Art hat. Jedes Wort i.n dem zweiten Strom ist während des einen Taktimpulses außerhalb der η Taktimpulse, denen jeweils ein binäres Wort zugeordnet ist, in dem zweiten Strom mit einer ersten Art eines Paritäts-Bits versehen, wenn das jeweilige Wort eine gerade Anzahl von binären Bits der vorbestimmten Art hat, und mit einer zweiten Art eines Paritäts-Bits versehen, wenn das jeweilige Wort eine ungerade Anzahl von binären Bits der vorbestimmten Art hat.

Gemäß einer Weiterbildung der Erfindung wird eine Schaltungsanordnung zur Durchführung des Verfahrens geschaffen, die sich erfindungsgemäß auszeichnet durch eine erste Schaltung zur Erzeugung einer zweiten Folge von Taktimpulsen mit (n+1) Taktimpulsen für jede η Taktimpulse der ersten Folge, durch eine zweite Schaltung zur Erzeugung eines zweiten Stromes binärer Worte, in dem jedes binäre Wort des ersten Stroms η Taktimpulsen der(n+1) Taktimpulse der zweiten Folge zugeordnet ist, und durch eine dritte Schal-

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tung zur Erzeugung von binären Worten in dem zweiten Strom mit Paritäts-Bits, die während Taktimpulsen auftreten, die außerhalb der η Taktimpulse liegen, denen jedes binäre Wort in dem zweiten Strom zugeordnet ist»

Mit dem erfindungsgemäßen Verfahren und der Schaltungsanordnung zur Durchführung des Verfahrens werden also die binären Worte in dem zweiten Strom derart mit Paritäts-Bits versehen, daß ein solches Paritäts-Bit außerhalb eines weiteren Taktimpulses auftritt, der den η Taktimpulsen, die dem jeweiligen binären Wort zugeordnet sind, folgt, wobei das Paritäts-Bit in Abhängigkeit -der geraden oder aber ungeraden Anzahl einer bestimmten Art von Vort- oder Datenbits innerhalb eines Wortes einen ersten oder aber zweiten binären Zustand hat.

In der deutschen Patentanmeldung P (Anwaltsakte: P 6833) ist ein weiteres Verfahren und eine Schaltungsanordnung angegeben, mit denen die auf diese Weise erzeugten Paritäts-Bits aus dem die verbesserten binären Übergänge aufweisenden zweiten Strom binärer 'Worte wieder entfernt werden können.

Die Erfindung wird anhand in der Zeichnung dargestellter Ausführungsbeispiele näher erläutert. In der Zeichnung geben gleiche Bezugszeichen jeweils funktionell gleiche oder ähnliche Bauteile an. Im einzelnen zeigen:

Fig. 1, 2 und 3 logische Schaltungen der erfindungsgemäßen Schaltungsanordnung,

Fig. 4- ein Signaldiagramm, das die Arbeitsweise der in den Fig. 1 bis 3 gezeigten Schaltungen angibt,und

Fig. 5 ein Schema, wie die in den Fig. 1 bis 3 gezeigten Schaltungen innerhalb der erfindungsgemäßen Schaltungsanordnung miteinander zu verbinden sind.

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In Fig. 4· ist die die Daten enthaltende Ausgangssignalform um 1 Wort nach, links verschoben gegenüber der die Daten enthaltenden Eingangssignalform, um das Verständnis zu erleichtern. Bei der praktischen Ausführung bewirkt die Schaltungsanordnung eine Verzögerung um ein Wort der Ausgangssignalform gegenüber der Eingangssignalform.

Die in den Fig. 1 bis 3 gezeigte Ausfuhrungsform ist für eine Verbesserung von NRZ-Code ausgelegt. Diese mit einer nicht auf O zurückgehenden Signalform arbeitenden Code sind bekannt. Der Hauptvorteil eines solchen Codes ist, daß seine Signalform zwischen Ziffern bzw. Bits der gleichen Art nicht auf O zurückgeht. Dadurch wird die erforderliche Bandbreite vermindert und die zugehörige Schaltungsanordnung vereinfacht. Andererseits führen über längere Zeit nicht auf O zurückgehende Signalformen zu einem nicht selbsttaktfähigen Code, der in vielen Fällen nicht zuverlässig aufzuzeichnen und wiederzugeben ist.

Der Fachmann erkennt jedoch, daß diese Nachteile nicht allein auf NRZ-Code beschränkt sind. Das neue Verfahren und die neue Schaltungsanordnung ist daher nicht auf NRZ-Code beschränkt, sondern ist auch bei anderen Code anzuwenden, bei denen eine Verbesserung der binären Übergänge notwendig oder wünschenswert ist.

Bei der in Fig. 1 dargestellten Schaltung ist eine herkömmliche Quelle 10 für NRZ-codierte Daten mit einem Eingang 12 der Schaltungsanordnung 13 zur Verbesserung der binären Übergänge verbunden. Die am Eingang 12 der Schaltungsanordnung 13 empfangenen NRZ-'Daten sind in Fig. 4- durch die Signalform 14- dargestellt, deren Daten aus binäreis. "1^ und binären "O"-Bits bestehen. An einem Punkt fallen dabei neun "O"-Bits zusammen. An einem nachfolgenden Punkt erscheinen aufeinanderfolgend sechs "1"-Bits. Dadurch werden diese Daten für eine Aufzeich-

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nung ungeeignet und verhindern außerdem ein Selbsttakten des Codes. Nach einem Merkmal des neuen Verfahrens und der neuen Schaltungsanordnung sollen die binären Übergänge so verbessert werden, daß diese vorstehenden Nachteile beseitigt sind.

Wie aus Fig. 4 ebenfalls zu erkennen ist, erscheinen die jeweiligen Daten in Form einer Kette binärer Worte 16,17118 und 19. Jedes Wort hat die gleiche Anzahl von η Bits, nämlich sieben Bits bei dem gezeigten Beispiel.

Wie aus der Signalform 21 der Fig. 4 zu erkennen ist, wird der Strom der binären Worte 14 von einer Folge von Taktimpulsen 21 begleitet. Im einzelnen ist jedes Wort von η Taktimpulsen begleitet, also sieben Taktimpulsen bei dem gezeigten Ausführungsbeispiel.

Nach dem neuen Verfahren wird eine zweit.e Folge von Taktimpulsen mit (n+1) Taktimpulsen für jede η Taktimpulse der ersten Folge erzeugt. Bei dem gezeigten Ausführungsbeispiel erzeugt die Schaltungsanordnung 13 durch die in Fig. 4 dargestellte Signalform 23 acht Taktimpulse für jeweils sieben Taktimpulse der durch die Signalform 21 wiedergegebenen ersten Taktimpulsfolge.

Außerdem wird ein zweiter Strom binärer Worte erzeugt, in dem jedes binäre Wort des zuvor erwähnten ersten Stroms η Taktimpulsen der (n+1) Taktimpulse der zweiten Taktimpulsfolge zugeordnet ist. Bei dem bevorzugten Ausführungsbeispiel, das in Fig. 4 dargestellt ist, erzeugt die Schaltungsanordnung 13 einen zweiten Strom 25 binärer Worte 26,27»28 und 29, in welchem jedes binäre Wort 16,17,18 und 19 des ersten Stroms 14 sieben Taktimpulsen der acht Taktimpulse

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der zweiten Impulsfolge 23 zugeordnet ist. Gestrichelte Linien 31» 32, 33 und 3²J- geben in Fig. 4 das Ende eines Jeden Wortes in dem zweiten Strom 25 binärer Worte an.

Die Schaltungsanordnung 13 erzeugt in dem zweiten Strom 25 binärer Worte Paritäts-Bits, die während Taktimpulsen außerhalb der η Taktimpulse innerhalb eines jeden binären Wortes auftreten, die dem zweiten Strom 25 zugeordnet sind. Diese Paritäts-Bits können entweder ein binäres"O"-Bit, angegeben durch P=O, oder ein binäres "1^lf-Bit, angegeben durch P =1, sein.

Das Verfahren und eine Schaltungsanordnung zur Durchführung dieser Merkmale sowie weitere Ausführungsformen werden nun in Verbindung mit den Fig. 1 bis 3 erläutert.

Wie in Pig. 1 gezeigt, weist die Schaltungsanordnung 13 ein erstes Schieberegister 36 zur Verarbeitung von sieben Bits und ein zweites Schieberegister 37 zur Verarbeitung von acht Bits auf. Allgemein gesprochen, können mit dem Schieberegister 36 η Bits und mit dem Schieberegister 37 (η+Ό Bits verarbeitet werden.

Das Schieberegister 36 hat daher sieben Flip-Flops 39 und das Schieberegister 37 hat acht Flip-Flops 41. Das Schieberegister 36 weist außerdem ein NAND-Glied 43 Eum Empfang der NRZ-Daten von der Quelle IO über den Eingang 12 auf. Der Ausgang des NAND-Glieds ist mit dem Hücksetz-Eingang des ersten Flip-Flops 39 über eine Leitung 44 verbunden. Andererseits ist der Ausgang des NAND-Glieds 43 über· einen Inverter 45 mit dem Setz-Eingang des ersten Flip-Flops 39 verbunden.

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Zum Betrieb des Schieberegisters 36 werden Taktimpulse an den Takt- oder C-Eingang des Flip-Hops 39 über einen Inverter 47 gegeben. Diese Taktimpulse werden von einem herkömmlichen Taktgeber 48 erzeugt, der die Taktimpulsfolge 21 der Fig. 4 erzeugen kann.

Das Schieberegister 36 kann von herkömmlichem Aufbau sein, wie z.B. ein Serien-Parallel-Schieberegister des Typs SN74164 von Texas Instruments. In gleicher Veise ist auch das Schieberegister 37 von herkömmlichem Aufbau, wie z.B. ein Parallel-Serien-Schieberegister des Typs SN74166 von Texas Instruments.

Wie aus Fig. 1 zu erkennen ist, hat das Schieberegister 37 eine Reihe von UND-Gliedern 5^ und eine Reihe von UND-Gliedern 52. Wie später noch näher erläutert wird, erhält das erste UND-Glied y\ über eine Leitung 54, die sich über die Fig. 1 und 2 erstreckt, einen Anschluß 55 und eine Leitung 56,ein binäres 1-Bit als Paritäts-Bit, wenn die Anzahl der binären "1"-Bits in den Worten 26,27,28,29 usw. gerade ist. Die übrigen UND-Glieder 5"*"erhalten Daten-Bits vom Schieberegister 36 über Leitungen 61,62,63,64,65,66 und 67 in paralleler Form. Ein Eingang 7I und Inverter 72 und 73 sind vorgesehen, um das Schieberegister 37 für eine parallele Datenübertragung vom Register 36 zum Register 37 über Leitungen 61 bis 67 umzuschalten, wenn ein Signal 75' über eine Leitung 7^>% die sich von der Fig. 3 über die Fig. 2 zu Fig. 1 erstreckt, empfangen wird, das in Fig. 4 unten dargestellt ist.

Das Schieberegister 37 weist außerdem eine Anzahl von NOR-Gliedern 76 auf, deren Eingänge mit Ausgängen von zugehörigen UND-Gliedern 5"¹ und 52 verbunden sind. Der Ausgang eines

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NOR-Glieds 76 ist mit einem Rücksetz-Eingang eines zugehörigen Flip-Flops 51 und über einen Inverter 78 mit dem Setz-Eingang eines zugehörigen Flip-Flops 41 verbunden. Der Ausgang von jedem außer dem letzten Flip-Flop 41 ist mit einem Eingang des nächsten UND-Glieds 52 in der Reihe verbunden.

Der Ausgang des letzten Flip-Flops 41 des Schieberegisters 47 ist mit dem Ausgang 79 der Schaltungsanordnung 13 verbunden.

Eine sich von der Fig. 3 über die Fig. 2 zur Fig. 1 erstreckende Leitung 81 gibt Taktimpulse der in Fig. 4 unter 23 gezeigten Art an einen Eingang 82 des Schieberegisters 37· Diese Taktimpulse werden über ein NOR-Glied 83 an die Takt-Eingänge der Flip-Flops 41 gegeben. Die über die Leitung 81 empfangenen Taktimpulse werden außerdem an einen Ausgang 85 gegeben, der dem Ausgang 79 der Schaltungsanordnung I3 zugeordnet ist. Auf diese Weise werden die in eine neue Form umgewandelten Daten mit Paritäts-Bits von geeigneten eigenen Taktimpulsen begleitet.

Ein Paritäts-Generator 87 ist in Fig. 2 vorgesehen, um die erforderlichen Paritäts-Bits zu erzeugen. Der Paritäts-Generator 87 kann herkömmlicher Bauart sein, wie z.B. der Ungerade/Gerade-Paritäts-Generator des Typs SN74180 von Texas Instruments. Dieser Paritäts-Generator hat eine Anzahl von EXCLUSIVE-NOR-Gliedern 88, zwei EXCLUSIV-ODER-Glieder 89, einen Inverter 91» eine Anzahl von UND-Gliedern 92 und zwei NOR-Glieder 93.

Die von der Fig. 1 zur Fig. 2 führenden Leitungen 95 verbinden individuell die Ausgangsleitungen 61 bis 67 des Schieberegisters 36 mit Eingängen des Paritäts-Generators87·

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Dieser Paritäts-Generator erzeugt eine binäre "1" an einem Ausgang 96, wenn die Anzahl der binären "1"-Bits in einem Wort innerhalb des Schieberegisters 36 gerade ist. Jede solche binäre "1" wird als ein Paritäts-Bit über die Lei- ■ tung 54- an das erste UND-Glied 51 in dem Schieberegister 37 gegeben. Auf diese Weise wird das Paritäts-Bit in Form einer binären "1" zu dem Wort hinzugefügt· und erscheint so am Ende des jeweiligen Wortes, wenn dieses über den Ausgang 79 ausgeschoben wird, wenn das Schieberegister 37 über das NOR-Glied 83 getaktet wird.

Ist andererseits die Anzahl der binären "1"-Bits in einem aus dem Schieberegister 36 ausgeschobenen Wort ungerade, so erscheint eine binäre "1" an einem Ausgang 99 des Paritäts-Generators 87. In diesem Fall soll das Paritäts-Bit des jeweiligen Wortes eine binäre "O" sein. 'Der Ausgang 99 des Paritäts-Generators wird daher offengelassen, so daß eine binäre "O" von dem TJND-Glied 9'1 am Ende eines jeden Wortes erzeugt wird, das eine ungerade Anzahl von binären "1"-Bits hat. Dieses ist z.B. beim Wort 26 der Fall, das in der Signalform 25 der Fig. 4- gezeigt ist.

Die Erzeugung einer zweiten Folge von Taktimpulsen 23 zum Betrieb des zweiten Schieberegisters 37 wird nun in Verbindung mit den Fig. 2 und 3 erläutert. Allgemein wird eine zweite Folge von Taktimpulsen durch Erzeugung eines Signals mit Hilfe der ersten Folge von Taktimpulsen 21, das eine Frequenz gleich b*(n+1) mal der Wiederholungsfrequenz der ersten Taktimpulsfolge hat, und durch Erzeugung einer Folge von Taktimpulsen mit Hilfe dieses Signals erzeugt, die eine Wiederholungsfrequenz von 1/bn mal der gerade angegebenen Frequenz hat. b ist dabei eine positive Zahl. Bei dem gezeigten Ausführungsbeispiel ist diese positive Zahl gleich 1. Die zweite Folge von Taktimpulsen

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wird bei dem gezeigten Ausführungsbeispiel durch Erzeugung eines Signals mit Hilfe der ersten Taktimpulsfolge 21 erzeugt, dessen Frequenz gleich acht mal der Wiederholungsfrequenz der ersten Folge 21 ist, sowie durch Erzeugung einer Folge von Taktimpulsen 23 mit Hilfe dieses Signals, die eine Wiederholungsfrequenz von einem S.iebtel der zuletzt genannten Frequenz hat.

Diese zuletzt genannte Frequenz mit der achtmaligen Wiederholungsfrequenz der Taktimpulsfolge 21 wird bei dem gezeigten Ausführungsbeispiel mit Hilfe eines Phasendetektors 101 , einer Verstärkerstufe 102 und eines spannungsgesteuerten Oszillators 103 erzeugt, die in den Fig. 2 und 3 gezeigt sind.

Der Phasendetektor 101 hat NAND-Glieder 106 und 107, die die Takt impulsfolge 21 über eine Leitung 105 erhalten, die von dem Taktgeber 4-8 der Fig. 1 zu dem Phasendetektor 101 der Fig. 2 führt.

Entsprechend dieser Merkmale wird die Taktimpulsfolge 23 durch Erzeugung eines ersten Signals mit Hilfe der ersten Taktimpulsfolge 21, das eine Frequenz hat, die b(n+1) mal so groß wie die Wiederholungsfrequenz der ersten Taktimpulsfolge 21 ist,sowie durch Erzeugung eines zweiten Signals mit Hilfe dieses ersten Signals, das eine Wiederholungsfrequenz von 1/|b(n+1)]] mal der Frequenz der zuletzt genannten Frequenz hat, erzeugt, wobei das gerade genannte zweite Signal bei der Erzeugung des erwähnten ersten Signals benutzt wird, um mit Hilfe des ersten Signals ein drittes Signal zu erzeugen, das eine Wiederholungsfrequenz von 1/bn mal der Frequenz des ersten Signals hat, wobei dieses dritte Signal als zweite Taktimpulsfolge 23 benutzt wird, bei dem b wiederum eine positive Zahl ist.

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Bei dem gezeigten Ausführungsbeispiel hat das zweite Signal eine Wiederholungsfrequenz von 1/£b(n+1jj mal der Frequenz des erwähnten ersten Signals, also eine Wiederholungsfrequenz von 1/8 der Frequenz des ersten Signals. Dieses zweite Signal wird von einem Paar von Leitungen 108 und 109 an den Phasendetelctor 101 gegeben. Die Leitungen 108 und 109 erstrecken sich über die Fig. 2 und 3 und sind mit Eingängen der NAND-Glieder 106 und 107 verbunden.

Der Ausgang des NAND-Gliedes 106 ist mit dem invertierenden Eingang eines Operationsverstärkers 112 über einen Inverter 113 und einen Widerstand 114- verbunden. Der Ausgang des NAND-Glieds 107 ist über einen Widerstand

115 mit dem invertierenden Eingang des. Operationsverstärkers 112 verbunden. Ein einstellbarer Widerstand

116 ist über einen Widerstand 117 mit dem invertierenden Eingang des Verstärkers 112 verbunden und ermöglicht einen.Null-Abgleich der durch die Leitungen 108 und gebildeten.phasenverriegelnden Schleife.

Das auf diese Weise an den invertierenden Eingang des Verstärkers 112 gegebene Signal gibt den Phasenunterschied zwischen den vom Taktgenerator 48 empfangenen Taktimpulsen und den zurückgekoppelten Taktimpulsen über die Leitungen 108 und 109 an.

Ein Spannungsteiler 119 gibt an den nicht invertierenden Eingang des Operationsverstärkers 112 eine Spannung von +2,3 Volt. In gleicherweise beträgt auch die an den invertierenden Eingang des Verstärkers 112 gegebene Spannung +2,3 Volt, wenn der Phasendetektor 101 keinen Unterschied zwischen der Wiederholungsfrequenz der vom·Taktgeber empfangenen Taktimpulse und der Wiederholungsfrequenz der

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über die Leitungen 108 und 109 empfangenen Taktimpulse feststellt.

Auch die am Ausgang 121 des Operationsverstärkers 112 erscheinende Spannung ist +2,5 Volt, wenn die Spannungen an dem invertierenden und nicht invertierenden Eingang des Operationsverstärker 112 gleich +2,3 Volt sind. Der Operationsverstärker 112 kann von herkömmlicher Bauart sein, wie z.B. der bekannte Typ

Der Operationsverstärker 112 hat eine Rückkopplungsschaltung 123t die ein Tiefpaßfilter aufweist. Ein Kondensator 124 im Rückkopplungskreis hat ein Paar gegeneinander gepolter, parallelgeschalteter Dioden 125 und 126. Diese Dioden 125 und 126 bilden einen Amplitudenbegrenzer 127, der ein unerwünschtes Verriegeln durch den spannungsgestexxerten Oszillator 103 durch Begrenzung seines Betriebsbereiches verhindert.

Der Ausgang des Operationsverstärkers ist mit einem Eingang 131 des spannungsgesteuerten Oszillators 103 über einen Widerstand 132 und eine Leitung 133 verbunden. Die Leitung 133 führt von der Fig. 2 zur Fig. 3·

Eine einstellbare Spannung zur Einstellung der Frequenz des spannungsgesteuerten Oszillators 103 wird durch einen einstellbaren Widerstand 135 erzeugt, der über einen festen Widerstand 136 mit dem Eingang I3I des spannungsgesteuerten Oszillators verbunden ist. Der spannungsgesteuerte Oszilla tor 103 weist Inverter 138 und 139 auf, die über Widerstände 141 und 142 mit dem Eingang 13I verbunden sind. Die Ausgänge der Inverter 138 und 139 sind jeweils mit dem Setz-Eingang und dem Lösch-Eingang eines J-K-Flip-Flops 143 verbunden. Das Flip-Flop 143 hat geerdete J-, K- und CP-(Takt)-Eingänge. Die Q- und Q-Ausgänge des Flip-Flops

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143 sind mit den Invertern 138 und 139 über Inverter 144 und 145 verbunden. Der spannungsgesteuerte Oszillator 103 erzeugt an seinem Ausgang 147 ein Signal mit einer Frequenz, die gleich b(n+1) mal so groß wie die Wiederholungsfrequenz der ersten Taktimpulsfolge 21 ist. Bei dem gezeigten Ausführungsbeispiel erzeugt der spannungsgesteuerte Oszillator an seinem Ausgang 147 ein Signal mit einer Frequenz, die acht mal so groß wie die Wiederholungsfrequenz der ersten Taktimpulsfolge 21 ist. Um eine Betriebsweise mit unterschiedlichen Taktimpuls-Wiederholungsfrequenzen zu ermöglichen, sind drei J-K^Flip-Flops 151, 152 und 153 sowie ein Wahlschalter 154 vorgesehen, um damit die Taktimpuls-Wiederholungsfrequenz durch 2,4 und 8 Jeweils herunterteilen zu können.

Das Ausgangssignal des spannungsgesteuerten Oszillators 103 oder, wenn sie benutzt werden, die Ausgangssignale eines der Flip-Flops 151,152,153 wird mit Hilfe eines Inverters 156 als Taktimpulse an drei J-E-Flip-Flops 157* 158 und 159 eines bis acht zählenden Zählers 161 und an drei J-K-Flip-Flops 163,164,165 eines bis sieben Zählers 167 gegeben.

Der bis acht zählende Zähler 161 teilt die über den Inverter 156 empfangene Frequenz durch acht. Zu diesem Zweck weist der Zähler 161 nicht nur die Flip-Flops I57, I58 und 159t sondern auch ein NAND-Glied I7I und einen Inverter 172 auf, die in der in Fig. 3 gezeigten Weise geschaltet sind.

Der bis sieben zählende Zähler 167 teilt die über den Inverter 156 empfangene Frequenz durch sieben und weist zu diesemZweck nicht nur die Flip-Flops 163,164 und 165 sondern auch noch einen Inverter 174 und NAND-Glieder 175,176

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und 177 auf, die in der in Fig. 3 gezeigten Weise geschaltet sind.

Das Ausgangssignal des "bis acht zählenden Zählers 161 wird über die Leitungen 108 undiO9 an den Phasendetektor 101 in Fig. 2 gegeben. Da der spannungsgesteuerte Oszillator tatsächlich die Wiederholungsfrequenz der ersten Taktimpulsfolge 21 mit acht multipliziert und der bis acht zählende Zähler 161 diese multiplizierte Frequenz durch acht teilt, ist das über die Leitungen 108 und 109 an den Phasendetektor 101 gegebene Signal frequenzmäßig gleich der Impulsfolgefrequenz der ersten Taktimpulsfolge 21, die von dem Taktgeber 48 erhalten wird. Der Phasendetektor 101, die Verstärkerstufe 102, der spannungsgesteuerte Oszillator 103» der bis acht zählende Zähler 161 und die Leitungen 108 und 109 bilden eine phasenverriegelnde Schleife, die die Ausgangsfrequenz des spannungsgesteuerten Oszillators 103 der an den Phasendetektor 101 gegebenen Impulswiederholungsfrequenz aufdrückt.

Das am Ausgang 181 des bis sieben zählenden Zählers erscheinende Signal hat eine Impuls-Wiederholungsfrequenz von 1/bn mal der Ausgangsfrequenz des spannungsgesteuerten Oszillators 103· Dieses kann auch dadurch ausgedrückt werden, daß gesagt wird, daß die Wiederholungsfrequenz des Ausgangssignals des Zählers 167 gleich (n+i)/n mal der Wiederholungsfrequenz der ersten Taktimpulsfolge 21 ist, die von dem Taktgeber 48 der Fig. 1 zur Verfugung gestellt wird. Bei dem gezeigten Ausführungsbeispiel hat das Ausgangssignal des Zählers 167 eine Wiederholungsfrequenz von 8/7 der Wiederholungsfrequenz der ersten Taktimpulsfolge 21.

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Das Ausgangssignal des Zählers 167 wird über eine Leitung 81 an den Taktimpuls-Eingang 82 des Schieberegisters in Fig. 1 gegeben. Auf diese Weise werden die zuvor in Fig. 4- gezeigten Signalformen 25 und die zweite Impulsfolge 23 realisiert..

Wie aus Fig. 4· zu ersehen ist, hat jedes Wort in der Signalform 25» das eine gerade Anzahl von binären "1 "-Bits' hat, ein Paritäts-Bit in Form einer binären "1" (P = 1). Da das Fehlen von binären "I^Bits festgestellt wird, wenn eine gerade Anzahl von binären "1"-Bits auftritt, wird ein Paritäts-Bit in Form einer binären "1" auch dann hinzugefügt, wenn ein Wort insgesamt nur aus binären "o"-Bits besteht. Dieses ist in Fig. 4 bei den Worten 18 und 28 gezeigt.

Wie aus einem Vergleich der Signalformen 14- und 25 in Fig. 4 sofort zu erkennen ist, werden mit dem neuen Yer- ' fahren^und der neuen Schaltungsanordnung pulscode-modulierte Daten mit zusätzlichen binären Übergängen für eine verbesserte Aufzeichenbarkeit des Signals und zum Selbsttakten der Daten erzeugt.

Nach dem Aufzeichnen und Wiedergeben oder nach einem Verarbeiten in einer anderen gewünschten Weise, können die · Paritäts-Bits am Ende der Worte leicht erfaßt werden, da sie alle als achtes Bit eines Wortes auftreten, wonach dann die Daten für irgendeinen Anwendungszweck benutzt werden können, für den die NRZ-Daten von der Quelle 10 abgegeben wurden.

Bei praktischen Ausführungsformen und für eine größere Geschwindigkeit und Zuverlässigkeit im Betrieb werden Schottky-Bauteile, vorzugsweise für die Bauelemente 106,

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diesem Paritäts-Generator festgestellt wird, o.b die V/orte eine gerade oder eine ungerade Anzahl von "binären '"!"-Bits haben, und daß mit Hilfe des Paritäts-Generators jedes in dem zweiten Schieberegister vorhandene Wort mit einer geraden Anzahl von binären '"!"-Bits mit einem "1"-Bit als Paritäts-Bit versehen wird.

6. Verfahren nach einem der Ansprüche 1 bis 5i dadurch gekennzeichnet , daß die zweite Taktimpulsfolge durch Erzeugung eines Signals mit Hilfe der ersten Taktimpulsfolge, das eine b(n+1) so große Frequenz wie die Wiederholungsfrequenz der ersten Taktimpulsfolge hat, und durch Erzeugung einer Taktimpulsfolge mit Hilfe dieses genannten Signals, die eine Wiederholungsfrequenz von 1/bn mal dieser Frequenz hat, wobei b eine positive Zahl ist, erzeugt wird.

7. Verfahren nach einem der Ansprüche 1 bis 5_t dadurch gekennzeichnet , daß mit Hilfe der ersten Taktimpulsfolge ein erstes Signal mit einer Frequenz erzeugt wird, die gleich b(n+i) so groß wie die Wie der ho lung sfrequenz der ersten Taktimpulsfolge ist, daß mit Hilfe dieses ersten Signals ein zweites Signal erzeugt wird, das eine Impulsfolgefrequenz gleich 1/(b(n+i)3 ^ma^- ^·^ΘΓ Frequenz des ersten Signals hat, daß das zweite Signal bei der Erzeugung des ersten Signals benutzt wird, daß mit Hilfe des ersten Signals ein drittes Signal erzeugt wird, das eine Wiederholungsfrequenz von 1/bn mal der Frequenz des ersten Signals hat, und daß das dritte Signal als zweite Taktimpulsfolge benutzt wird, wobei b eine positive Zahl ist.

8. Verfahren nach einem der Ansprüche 4- bis 7» dadurch gekennzeichnet , daß das erste Schiebe-

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Claims

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3· Verfahren nach Anspruch 2, dadurch gekennzeichnet , daß das Paritäts-Bit eine binäre "1" ist, wenn das zugehörige Wort eine gerade Anzahl von binären "1"-Bits hat, und daß das Paritäts-Bit eine binäre "O" ist, wenn das zugehörige Wort eine ungerade Anzahl von binären "1"-Bits hat.

4-, Verfahren nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet , daß ein erstes η Bits verarbeitendes Schieberegister mit der ersten Taktimpulsfolge und ein zweites, (n+1) Bits verarbeitendes Schieberegister mit der zweiten Taktimpulsfolge getaktet werden, daß jedes Wort in dem ersten Strom in das erste Schieberegister eingeschoben wird, daß die Bits eines jeden Wortes aus dem ersten Schieberegister in das zweite Schieberegister übertragen werden, daß für jedes verschobene Wort bestimmt wird, ob das jeweilige Wort eine gerade oder ungerade Anzahl von binären Bits einer vorbestimmten Art hat, daß jedes Wort in dem zweiten Schieberegister mit einem Paritäts-Bit erster Art versehen wird, wenn dieses Wort eine gerade Anzahl von binären Bits der vorbestimmten Art hat, und mit einem Paritäts-Bit zweiter Art versehen wird, wenn das jeweilige Wort eine ungerade Anzahl von binären Bits der vorbestimmten Art hat, und daß jedes Wort mit dem Paritäts-Bit aus dem zweiten Schieberegister mit Hilfe der zweiten Taktimpulsfolge ausgeschoben wird.

5· Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß ein Paritäts-Generator mit einem Gerade-Ausgangskreis zur Erzeugung einer binären "1" als Paritäts-Bit bei Auftreten einer Bestimmung, daß ein binäres Wort eine gerade Anzahl von binären "1"-Bits hat, verwendet wird, daß mit

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107, 113, 138, 139, 144, 145, 151, 152, 153, 156, 157, 158, 159, 171, 172, 163, 164, 165, 177 und 174 benutzt.

Die gezeigte Schaltungsanordnung 13 weist außerdem mit den Zählern 161 und 167 verbundene Einrichtungen zur Bestimmung eines ersten vorbestimmten Zählerstands in dem bis sieben zählenden Zähler 167 und einen zweiten vorbestimmten Zählerstand in dem bis acht zählenden Zähler auf, mit denen eine parallele Übertragung der binären Bits vom Schieberegister 36 zu dem Schieberegister 37 in Abhängigkeit einer jeden Bestimmung dieser ersten und zweiten Zählerstände vorgenommen wird. Wie aus Fig. 3 zu ersehen ist, wird dieses durch Verbindung der Eingänge eines NAND-Gliedes 195 mit den Flip-Flops der Zähler 161 und 167 in der gezeigten Weise bewirkt, so daß ein Signal 75' über die Leitung 75 an den Zähler 37 gegeben wird, wenn ein Zählerstand von vier in dem bis sieben zählenden Zähler 167 mit einem Zählerstand von sieben in dem bis acht zählenden Zähler 161 auftritt. In diesem Fall erhält der Eingang 82 des Schieberegisters 37 Null-Potential, so daß eine parallele übertragung der Information des Schieberegisters 36 zu dem Schieberegister 37 unter Steuerung durch die Taktimpulse 82 auftritt. Dadurch wird das Schieberegister 37 mit den Bits eines Wortes und auch mit einem Paritäts-Bit vom Paritäts-Generator 87 aus eingespeichert. Diese Bits werden dann über den Ausgang 79 der Schaltungsanordnung ausgeschoben, wie dieses zuvor beschrieben wurde.

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Pat entan.Sprüche

1. Verfahren zur Verbesserung binärer Übergänge in einem ersten Strom binärer Worte, der von einer ersten Folge von Taktimpulsen begleitet ist, wobei jedes Wort η Bits hat und von η Taktimpulsen begleitet wird, dadurch gekennzeichnet , daß eine zweite Folge von Taktimpulsen mit (n+1) Taktimpulsen für jede η Taktimpulse der ersten Folge erzeugt wird, daß ein zweiter Strom binärer Worte erzeugt wird, in dem jedes binäre Wort des ersten Stroms η Taktimpulsen der (n+1) Taktimpulse der zweiten Folge zugeordnet ist, und daß binäre Worte im zweiten Strom mit Paritäts-Bits erzeugt werden, die während Taktimpulsen auftreten, die außerhalb der η Taktimpulse liegen, denen jedes binäre Wort in dem zweiten Strom zugeordnet ist.

2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß für jedes Wort bestimmt wird, ob es eine gerade oder ungerade Anzahl von binären Bits einer vorbestimmten Art hat, und daß jedss Wort in dem zweiten Strom während des einen Taktimpulses außerhalb der η Taktimpulse, denen jeweils ein binäres Wort zugeordnet ist, mit einem Paritäts-Bit erster Art versehen wird, wenn das jeweilige Wort eine gerade Anzahl von binären Bits der vorbestimmten Art hat, und mit einem Paritäts-Bit zweiter Art versehen wird, wenn das jeweilige Wort eine ungerade Anzahl von binären Bits der vorbestimmten Art hat.

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register als Serien-Parallel-Schieberegister und das zweite Schieberegister als Parallel-Serien-Schieberegister betrieben v/erden.

9· Schaltungsanordnung zur Verbesserung binärer übergänge in einem ersten Strom binärer Worte, der von einer ersten Folge von Taktimpulsen begleitet ist, wobei jedes Wort η Bits hat und von η Taktimpulsen begleitet ist, gekennzeichnet durch eine erste Schaltung (4-8, 101,102,105,151 bis 156, 161, 167) zur Erzeugung einer zweiten Folge von Taktimpulsen mit (n+1) Taktimpulsen für jede η Taktimpulse der ersten Folge, durch eine zweite Schaltung (37) zur Erzeugung eines zweiten Stroms binärer Worte, in dem Jedes binäre Wort des ersten Stroms η Taktimpulsen der (n+1) Taktimpulse der zweiten Folge zugeordnet ist, und durch eine dritte Schaltung (87) z\ir Erzeugung von binären Worten in dem zweiten Strom mit Pariäts-Bits, die während Taktimpulsen auftreten, die außerhalb der η Taktimpulse liegen, denen jedes binäre Wort in dem zweiten Strom zugeordnet ist.

10. Schaltungsanordnung nach Anspruch 9, dadurch gekennzeichnet , daß die dritte Schaltung (87) eine Schaltung zur Bestimmung für jedes Wort aufweist, ob dieses Wort eine gerade oder ungerade Anzahl von binären Bits einer vorbestimmten Art hat, sowie eine weitere Schaltung (51) zum Versehen eines jeden Wortes in dem zweiten Strom während eines Taktimpulses außerhalb der η Taktimpulse, denen jeweils ein binäres Wort zugeordnet ist, mit einem Paritäts-Bit erster Art, wenn das zugehörige Wort eine gerade Anzahl von binären Bits der vorbestimmten Art hat, und mit einem Paritäts-Bit zweiter Art, wenn das jeweilige Wort eine ungerade Anzahl von binären Bits der vorbestimmten Art hat.

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11. Schaltungsanordnung nach Anspruch 10, dadurch g ekennzeich.net , daß das Paritäts-Bit eine binäre "1" ist, wenn das jeweilige Wort eine gerade Anzahl von binären "1 "--Bits hat, und eine binäre "O" ist,, wenn das jeweilige Wort eine ungerade Anzahl von binären "1ⁿ-Bits hat.

12. Schaltungsanordnung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet , daß die dritte Schaltung ein erstes Schieberegister (36) zur Verarbeitung von η Bits, ein zweites Schieberegister (37) zur Verarbeitung von (n+1) Bits , einen Taktgeber (48) zum Ansteuern des ersten Schieberegisters mit einer ersten Taktimpulsfolge, Schaltungen (43 bis 45) zum Schieben eines jeden Wortes des ersten Stroms in das erste Schieberegister, weitere Schaltungen (61 bis 67, 195)· zur Übertragung der Bits eines jeden Wortes aus dem ersten Schieberegister in das zweite Schieberegister und eine Schaltung (167) aufweist, mit der jedes Wort zusammen mit seinem Paritäts-Bit aus dem zweiten Schieberegister mit Hilfe der zweiten Taktimpulsfolge ausschiebbar ist.

13· Schaltungsanordnung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet , daß mit dem ersten und zweiten Schieberegister (36,37) ein Paritäts-Generator (87) verbunden ist, der eine Schaltung (88 bis 92) aufweist, mit der bestimmbar ist, ob die Worte eine gerade oder ungerade Anzahl von binären "1"-Bits haben, sowie eine weitere Schaltung (93»96) aufweist, mit der an das zweite Schieberegister als Paritäts-Bit eine binäre "1" gebbar ist, wenn bestimmt wurde, daß ein binäres Wort eine gerade Anzahl von binären "1"-Bits hat.

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14. Schaltungsanordnung nach einem der Ansprüche 9 "bis 13» dadurch gekennzeichnet , daß die erste Schaltung eine erste Einrichtung (103) zur Erzeugung eines Signals mit Hilfe der ersten Taktimpulsfolge hat, das eine Frequenz gleich b(n+1) mal der Impulsfolgefrequenz der ersten Takt impulsfolge hat, wobei b eine positive Zahl ist und daß eine zweite Einrichtung (167) niit der ersten Einrichtung verbunden ist, um mit Hilfe dieses Signals eine Folge von Taktimpulsen zu erzeugen, die eine Impulsfolgefrequenz von 1/bn mal der genannten Frequenz hat.

15· Schaltungsanordnung nach Anspruch 14-, dadurch gekennzeichnet , daß die Schaltung (61 bis 67, 195) zur übertragung der Bits vom ersten Schieberegister (36) zum zweiten Schieberegister (37) eine mit der zweiten Einrichtung verbundene Schaltung (195) zur Bestimmung eines vorbestimmten Betriebszustandes der zweiten Einrichtung und mit der Bestimmungsschaltung (87) und dem zweiten Schieberegister verbundene weitere Schaltungen (72,73175) aufweist, mit denen eine parallele Übertragung der binären Bits vom ersten Schieberegister zum zweiten Schieberegister jeweils bei Bestimmung des vorbestimmten Betriebszustandes vornehmbar ist.

16. Schaltungsanordnung nach einem der Ansprüche 9 bis 15» dadurch gekennzeichnet , daß die erste Schaltung eine erste Einrichtung (103) zur Erzeugung eines ersten Signals mit Hilfe der ersten Taktimpulsfolge, das eine Frequenz, die b(n+i) mal so groß wie die Wiederholungsfrequenz der ersten Taktimpulsfolge ist, hat, wolbei b eine positive Zahl ist, eine zweite mit der ersten Einrichtung verbundene Einrichtung (159) zur Erzeugung eines zweiten Signals mit Hilfe des ersten Signals, das eine Wiederholungs-

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frequenz von 1/[b(n+1)j mal der Frequenz des ersten Signals hat, eine dritte mit der ersten und zweiten Einrichtung verbundene Einrichtung (101, 102) mit der zusammen mit dem zweiten Signal das erste Signal mit Hilfe der ersten Einrichtung erzeugbar ist, und eine vierte mit der ersten Einrichtung verbundene Einrichtung (167) hat, mit der'mit Hilfe des ersten Signals ein drittes Signal erzeugbar ist, das eine Wiederholungsfrequenz von 1/bn mal der Frequenz des ersten Signals hat.

17· Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet , daß mit der vierten Einrichtung (167) und dem zweiten Schieberegister (37) eine weitere Schaltung (81 bis 83) verbunden ist, mit der jedes Wort und Paritäts-Bit aus dem zweiten Schieberegister mit Hilfe des dritten Signals ausschiebbar ist* ·

18. Schaltungsanordnung nach Anspruch 171 dadurch gekennzeichnet , daß die zweite Einrichtung einen bis sieben zählenden Zähler(167) und die vierte Einrichtung einen bis acht zählenden Zähler (161) aufweisen.

19. Schaltungsanordnung nach Anspruch 18, dadurch gekennzeichnet , daß die Schaltung zur Übertragung der Bits vom ersten Schieberegister (36) zum zweiten Schieberegister (37) eine mit der zweiten und vierten Einrichtung (1591 167) verbundene Schaltung (195) aufweist, mit der ein erster vorbestimmter Zählerstand in dem bis sieben zählenden Zähler (167) und ein zweiter vorbestimmter Zählerstand in dem bis acht· zählenden Zähler (161) bestimmbar ist, und daß mit dem zweiten Schiebe-

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register weitere Schaltungen (7I "bis 73» 75) verbunden sind, mit denen eine parallele Übertragung binärer Bits vom ersten Schieberegister zu dem zweiten Schieberegister bei jeder Bestimmung des ersten und zweiten Zählerstandes durchführbar ist.

20. Schaltungsanordnung nach Anspruch 16 bis 19» dadurch gekennzeichnet , daß die erste Einrichtung (103) einen Phasendetelctor (101) mit einem ersten Eingang zum Empfang der ersten Taktimpulsfolge, einem zweiten Eingang zum Empfang des zweiten Signals und einem Ausgang zur Abgabe eines dem Frequenzunterschied zwischen der ersten Taktimpulsfolge und dem zweiten Signal entsprechenden Sipjnals und eine mit dem Phasendetektor verbundene Schaltung aufweist, die einen spannungsgesteuerten Oszillator (102,103) zur Erzeugung des ersten Signals aus dem den Frequenzunterschied angebenden Signal hat.

21. Schaltungsanordnung nach Anspruch 20, dadurch gekennzeichnet , daß die Schaltung zur Erzeugung des ersten Signals aus dem den Frequenzunterschied angebenden Signal einen Verstärker (112) mit einer ein Tiefpaßfilter (124) aufweisenden Rückkopplungsschaltung (123) und einen mit dem Tiefpaßfilter verbundenen Amplitudenbegrenzer (127) aufweist, mit dem eine unerwünschte Frequenz-Verriegelung durch den spannungsgesteuerten Oszillator unterbindbar ist.

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