TWI243548B - Clock generator - Google Patents

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TWI243548B
TWI243548B TW93115736A TW93115736A TWI243548B TW I243548 B TWI243548 B TW I243548B TW 93115736 A TW93115736 A TW 93115736A TW 93115736 A TW93115736 A TW 93115736A TW I243548 B TWI243548 B TW I243548B
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Masahiro Araki
Chieko Hayashi
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Renesas Tech Corp
Renesas Lsi Design Corp
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Description

1243548 玖、發明說明： 【發明所屬之技術領域】 本發明係關於時脈產生電路，特別是關於使用頻譜擴散 方式之時脈產生電路。 【先前技術】 頻谱擴散時脈產生電路（SSCG: Spread Spectrum Clock G e n e r a t o r )用來對振盪時脈信號進行頻率調變，藉以使時 脈信號之頻帶擴散。利用此種構成使 Ε Μ I ( E 1 e c t r 〇 Magnetic Interference ·電磁干擾）雜訊減小。 在具備有PLL(Phase Locked Loop:相位同步迴路）電路 之先前技術之頻譜擴散時脈產生電路中，具備有：輸入分 頻器，對來自外部之時脈信號進行分頻，藉以將基準時脈 信號施加到PLL電路；回饋分頻器，用來對來自PLL電路 内之振盪器之振盪時脈信號進行分頻和回饋；及控制電 路，用來變更和控制該輸入分頻器和回饋分頻器之分頻比。 例如，提案有使用 R0M(Read Only Memory)用以控制回 饋分頻器之分頻比之頻譜擴散時脈產生電路（例如，參照美 國專利第6，3 7 7，6 4 6號）。 另外，提案有觀測PLL電路之相位比較器之輸出信號， 根據觀測結果控制各種參數之頻譜擴散時脈產生電路（例 如，參照美國專利第6，2 9 2，5 0 7號）。 上述方式之先前技術之頻譜擴散時脈產生電路，經由變 更和控制分頻器之分頻比，用來變更頻率之倍增率，藉以 對輸出時脈信號進行頻率調變。但是，在此種變更和控制 5 312/發明說明書(補件)/93-08/93115736 1243548 分頻器之分頻比之方法中，由於分頻比之值，使頻率倍增 率受到限希彳。因此，由於條件之不同會使頻率之微調整變 為困難，頻率調變之精確度變為不足。 【發明内容】 因此，本發明之主要目的再於提供可進行高精確度之頻 率調變之頻譜擴散時脈產生電路。 在本發明之時脈產生電路中，設有内部時脈產生電路， 與收訊到之基準時脈信號同步地，產生使基準時脈信號頻 率倍增之振盪時脈信號。其中内部時脈產生電路包含有： 相位比較電路，用來使基準時脈信號和在内部產生之比較 時脈信號之相位進行比較，藉以輸出與比較結果對應之相 位差信號；振盪電路，根據相位差信號，用來產生振盪時 脈信號；延遲電路，用來使振盪時脈信號延遲，藉以產生 相位互異之多個延遲時脈；選擇電路，用來選擇和輸出多 個延遲時脈信號中之任一個；及分頻電路，以預定之分頻 比對選擇電路之輸出信號進行分頻，用來產生比較時脈信 號。利用此種構成可以對振盪時脈信號之相位進行微調 整。因此，可以實現能夠進行高精確度之頻率調變之頻譜 擴散時脈產生電路。 另外，在本發明之另一時脈產生電路中，設有：延遲電 路，用來使收訊到之時脈信號延遲，藉以產生相位互異之 多個延遲時脈信號；選擇電路，用來選擇和輸出多個延遲 時脈信號中之任一個；分頻電路，以預定之分頻比對選擇 電路之輸出信號進行分頻，藉以產生基準時脈信號；及内 6 312/發明說明書(補件)/93-08/93115736 1243548 部時脈產生電路，與基準時脈信號同步地，產生使 脈信號頻率倍增之振盪時脈信號。在此種情況可以 盪時脈信號之相位之微調整。因此，可以實現能夠 精確度之頻率調變之頻譜擴散時脈產生電路。 另外，在本發明之更另一時脈產生電路中，設有 内部時脈產生電路，根據收訊到之第1基準時脈信 來產生使第1基準時脈信號之頻率倍增之第1振盪 號；第1分頻電路，以預定之分頻比對第1振盪時 進行分頻，藉以產生第2基準時脈信號；及第2内 產生電路，與第2基準時脈信號同步地，用來產生 基準時脈信號之頻率倍增之第2振盪時脈信號。其 1内部時脈產生電路包含有：相位比較電路，用來 基準時脈信號和在内部產生之比較時脈信號之相位 較，藉以輸出與比較結果對應之相位差信號；振盈 根據相位差信號，用來產生相位互異之多個時脈信 2分頻電路，以預定之分頻比對來自振盪電路之多 信號中之任一個之時脈信號進行分頻，藉以產生比 信號；及選擇電路，用來選擇來自振盪電路之多個 號中之任一個，藉以輸出第1振盪時脈信號。在此種 可以進行振盪時脈信號之相位之微調整。因此，可 能夠進行高精確度之頻率調變之頻譜擴散時脈產生 本發明之上述和其他目的、特徵、態樣及優點， 圖加以詳細說明如下，當可理解和明白。 【實施方式】 312/發明說明書(補件)/93-08/93115736 基準時 進行振 進行高 ••第1 號，用 時脈信 脈信號 部時脈 使第2 中，第 使第1 進行比 電路， 號；第 個時脈 較時脈 時脈信 情況， 以實現 電路。 經由附 7 1243548 (實施例1 ) 在圖1中，該實施例1之頻譜擴散時脈產生電路具備有 輸入分頻電路1、PLL電路2及控制電路3。 PLL 電路 2 包含有相位頻率比較器（PFD)4、充電泵 (CP)5、迴路濾波器（LPF)6、VC0(電壓控制振盪器）7、DLL(延 遲時脈迴路）電路8、選擇器9及回饋分頻電路10。該PLL 電路2是振盪電路，用來對迴路内之振盪器進行回饋控制 和使其振盪，藉以使來自外部之基準時脈信號和來自迴路 内之振盪器之比較時脈信號之相位差成為一定。 輸入分頻電路1以分頻比Μ對來自外部之時脈信號C L K I 進行分頻（將頻率分頻成為 1 / Μ )，藉以產生基準時脈信號 CLKR。相位頻率比較器4檢測來自輸入分頻電路1之基準 時脈信號 C L K R和來自回饋分頻電路 1 0之比較時脈信號 CLKC之上升邊緣差，藉以輸出與檢測結果對應之脈波幅之 相位差信號UP、DN。充電泵5在回應來自相位頻率比較器 4之相位差信號UP時供給正電流，在回應相位差信號DN 時供給負電流。迴路濾波器6對充電泵5之輸出電流進行 積分，藉以輸出控制電壓VOVC07用來產生與來自迴路濾 波器6之控制電壓V C對應之頻率之振盪時脈信號C L K 0。 DLL電路8使來自VC07之振盪時脈信號CLKO延遲，用 來輸出相位互異之延遲時脈信號CLKD1〜CLKD1 0。選擇器9 選擇來自DLL電路8之延遲時脈信號CLKD1〜CLKD10中之 任一個，藉以輸出選擇時脈信號CLKS。控制電路3用來控 制選擇器9之選擇動作。回饋分頻電路1 0以分頻比N對來 8 312/發明說明書(補件)/93-08/93115736 1243548 自選擇器9之選擇時脈信號CLKS進行分頻（將頻率分頻成 為1 / N )，藉以產生比較時脈信號C L K C。 該頻譜擴散時脈產生電路利用振盪時脈信號之頻率之微 小變動，用來使時脈信號之頻帶擴散。下面說明用來使振 蓋時脈信號之頻率微小變動之電路構造和動作。 在圖2中，該D L L電路8包含有1 0個之電流源1 1、1 0 個之緩衝器電路1 2、1 0個之電流源1 3及控制電路1 4。 1 0個之緩衝器電路1 2串聯連接，用來使來自VC07之振 盪時脈信號C L K 0延遲。在電源電位V C C之線和各個緩衝器 電路1 2之電源端子之間，連接對應之電流源1 1。在各個 緩衝器電路1 2之接地端子和接地電位G N D之線之間，連接 對應之電流源1 3。各個緩衝器電路1 2利用對應之電流源 1 1、1 3用來決定延遲時間。從各個缓衝器電路1 2之輸出 節點，輸出延遲時脈信號CLKD1〜CLKD10。 控制電路1 4使來自VC07之振盪時脈信號CLKO和來自最 終段之緩衝器電路1 2之延遲時脈信號C L K D 1 0之相位進行 比較，控制電流源Π、1 3之電流值，使該等之相位差等於 振盪時脈信號CLKO之1個周期部份。 圖3是用來說明圖1所示之DLL電路8和選擇器9之動 作之時序圖。在圖3中，振盪時脈信號CLKO是從VCO 7輸 出之信號，延遲時脈信號CLKD1〜CLKD10是從DLL電路8 輸出之信號，選擇時脈信號 C L K S 1、C L K S 2是從選擇器 9 輸出之信號。 振盪時脈信號CLK 0是週期T1之時脈信號。來自初段之 9 312/發明說明書(補件)/93-08/93115736 1243548 緩衝器電路1 2之延遲時脈信號C L K D 1之波形成為比振盪時 脈信號C L K 0之相位慢時間T 2。該時間T 2是將週期T1進 行1 0等分後之時間。來自下一段之緩衝器電路1 2之延遲 時脈信號C L K D 2之波形成為比延遲時脈信號C L K D 1之相位 慢時間T2。同樣的，延遲時脈信號CLKD3〜CLKD1 0之波形 順序的成為相位各慢時間T 2，延遲時脈信號C L K D 1 0之波 形成為比振盪時脈信號C L K 0之相位慢時間T 1。 選擇器9選擇來自DLL電路8之延遲時脈信號CLKD1〜 CLKD1 0中之任一個，藉以輸出選擇時脈信號CLKS。選擇器 9之選擇動作以控制電路3控制。 選擇時脈信號CLKS1是當選擇器9將選擇信號從延遲時 脈信號CLKD1 0變換成為延遲時脈信號CLKD9時，從選擇器 9輸出之信號。但是，在從時刻10到時刻15之期間，選 擇信號被變換。在此種情況，選擇時脈信號CLKS1之波形 在變換時刻之前，成為與延遲時脈信號C L K D 1 0相同，在變 換時刻以後，成為與延遲時脈信號CLKD9之相同之波形。 亦即，在時刻 10上升為「Η」位準，在時刻 12或時刻 13 下降為「L」位準，在時刻15上升為「Η」位準。因此，選 擇時脈信號CLKS1之相位前進時間Τ2。另外，選擇時脈信 號C L K S 1之波形之斜線部份表示在該時刻，選擇延遲時脈 信號CLKD1 0和延遲時脈信號CLKD9中之任一方之信號。 選擇時脈信號CLKS2是當選擇器9將選擇信號從延遲時 脈信號CLKD1 0變換成為延遲時脈信號CLKD1之情況時，從 選擇器9輸出之信號。但是，在從時刻11到時刻16之期 312/發明說明書(補件)/93-08/93115736 10 1243548 間，選擇信號被變換。在此種情況，選擇時脈信號 CLKS2 之波形在變換時刻前，成為與延遲時脈信號C L K D 1 0相同之 波形，在變換時刻以後，成為與延遲時脈信號C L K D 1相同 之波形。亦即，在時刻 ΐ 0上升為「Η」位準，在時刻 13 或時刻14下降為「L」位準，在時刻17上升為「Η」位準。 因此，選擇時脈信號C L K S 2之相位慢時間Τ 2。另外，選擇 時脈信號CLKS2之波形之斜線部份表示在該時刻，選擇延 遲時脈信號C L K D 1 0和延遲時脈信號C L K D 1中之任一方之信 號。 圖4是用來說明圖1所示之回饋分頻電路1 0之動作之時 序圖。在圖4中，選擇時脈信號CLKS11〜CLKS13是從選擇 器9輸出之信號，比較時脈信號CLKC1〜CLKC3是從回饋分 頻電路1 0輸出之信號。 在選擇器9未進行選擇信號之變換動作時，選擇時脈信 號C L K S 1 1是從選擇器9輸出之信號。在此種情況，回饋分 頻電路1 0在至時刻 11 2之前之期間，計數選擇時脈信號 CLKS1 1之脈波N次。回饋分頻電路1 0以分頻比N對選擇 時脈信號C L K S 1 1進行分頻，藉以產生比較時脈信號C L K C 1。 在使相位前進之方向，當選擇器9進行過10次之選擇信 號之變換動作時，選擇時脈信號 CLKS12成為從選擇器 9 輸出之信號。亦即，選擇器9在時刻11 0使選擇信號從延 遲時脈信號C L K D 1 0變換成為延遲時脈信號C L K D 9，然後從 延遲時脈信號C L K D 9變換成為延遲時脈信號C L K D 8，然後 從延遲時脈信號C L K D 8變換成為延遲時脈C L K D 7，至時刻 11 312/發明說明書(補件)/93-08/93115736 1243548 t 1 1之前繼續1 0次之此種變換動作。在第1 0次之變換動 作時，選擇器9之選擇信號從延遲時脈信號CLKD1變換成 為延遲時脈信號 C L K D 1 0。在此種情況，回饋分頻電路 10 在至時刻 11 1 之前之期間，計數 Ν 次之選擇時脈信號 C L K S 1 2之脈波。回饋分頻電路1 0以分頻比N對選擇時脈 信號C L K S 1 2進行分頻，用來產生比較時脈信號C L K C 2。該 比較時脈信號C L K C 2之波形，當與比較時脈信號C L K C 1比 較時，其相位前進時間T 1 (振盪時脈信號C L K 0之1個週期 部份）。 圖中未顯示者，在選擇器9於使相位前進之方向進行1 次之選擇信號之變換動作之情況時，比較時脈信號 CLKC 之波形，當與比較時脈信號C L K C 1比較時，成為相位前進 時間T 1之1 / 1 0 (振盪時脈信號C L K 0之1 / 1 0週期之部份） 之波形。利用控制電路3任意的控制該選擇器9之選擇信 號之變換動作。因此，可以以振盪時脈信號 CLKO之週期 T 1之1 / 1 0為單位，使比較時脈信號C L K C之相位前進。 當在使相位延遲之方向，選擇器9進行過10次之選擇信 號之變換動作時，選擇時脈信號 CLKS1 3成為從選擇器 9 輸出之信號。亦即，選擇器9在時刻11 0將選擇信號從延 遲時脈信號C L K D 1 0變換成為延遲時脈信號C L K D 1，然後從 延遲時脈信號C L K D 1變換成為延遲時脈信號C L K D 2，然後 從延遲時脈信號CLKD2變換成為延遲時脈信號CLKD3，在 至時刻11 3之前之期間，進行1 0次之此種變換動作。在第 1 0次之變換動作時，選擇器9之選擇信號從延遲時脈信號 12 312/發明說明書(補件)/93-08/93115736 1243548 C L K D 9變換成為延遲時脈信號C L K D 1 0。在此種情況，回饋 分頻電路1 0在至時刻11 3之前之期間，計數Ν次之選擇時 脈信號C L K S 1 3之脈波。回饋分頻電路1 0以分頻比N對選 擇時脈信號 CLKS1 3 進行分頻，用來產生比較時脈信號 C L K C 3。該比較時脈信號C L K C 3之波形，當與比較時脈信號 CLKC1比較時，成為相位慢時間T 1 (振盪時脈信號CLK0之 1個週期部份）。 圖中未顯示者，當選擇器9在相位變慢之方向，進行過 1次之選擇信號之變換動作時，比較時脈信號 CLKC之波 形，當與比較時脈信號C L K C 1比較時，變成為相位慢時間 T1之1 / 1 0 (振盪時脈信號CLKO之1 / 1 0週期部份）之波形。 該選擇器9之選擇信號之變換動作可以由控制電路3任意 的控制。因此，可以以振盪時脈信號C L K 0之週期T 1之1 / 1 0 為單位，使比較時脈信號CLKC之相位變慢。 另外，在選擇器9變換選擇信號之動作速度十分快速， 在選擇器9之輸出時脈信號CLKS不發生尖峰之情況時，亦 可以進行選擇信號之變換動作，使相位以時間T 1之2 / 1 0 以上進行一次之變化。 因此，可以以振盪時脈信號C L K 0之週期T 1之1 / 1 0以上 之任意之單位，調整比較時脈信號CLKC之相位。 在先前技術之頻譜擴散時脈產生電路中，不使用DLL電 路8和選擇器9，經由變更和控制輸入分頻電路1或/和回 饋分頻電路1 0之分頻比，用來變更頻率之倍增率，藉以對 振盪時脈信號C L K 0進行頻率調變。 13 312/發明說明書(補件)/93-08/93115736 1243548 在此處為著與本實施例1之頻譜擴散時脈產生電路之動 作進行比較，所以說明先前技術之頻譜擴散時脈產生電路 之動作。 圖5 A、圖5 B分別用來說明先前技術之頻譜擴散時脈產 生電路之動作的示意圖。圖5A表示回饋分頻電路之分頻比 N之變更動作，圖5 B表示頻率被調變為三角波形之振盪時 脈信號CLKO。 從外部輸入到輸入分頻電路之時脈信號 C L K I之頻率為 200MHz，輸入分頻電路之分頻比Μ為50。當回饋分頻電路 之分頻比Ν被保持在5 0之情況時，所產生之振盪時脈信號 CLKO之頻率成為200MHz。另外，當回饋分頻電路之分頻比 N被保持在4 9之情況時，所產生之振盪時脈信號C L K 0之 頻率變成成為1 9 6 Μ Η z (調變振盪：-2 % )。 在此種情況，利用輸入分頻電路所產生之基準時脈信號 C L K R之週期Τ 3為2 5 0 n s。將頻率調變為三角波形之調變週 期為 Τ4，在時間 Τ4之期間，利用相位頻率比較器進行 (Τ 4 / Τ 3 )次之相位比較動作。回饋分頻電路之分頻比Ν，如 圖5 Α所示，在基準時脈信號C L K R之週期Τ 3被控制和變更 為50或49。利用此種方式，如圖5B所示，在頻率從200MHz 至1 9 6 Μ Η z之間，產生被調變為三角波之波形（調變振幅： - 2 % )之振盪時脈信號C L Κ 0。假如使回饋分頻電路之分頻比 Ν成為5 0之次數，等於分頻比成為4 9之次數時，振盪時 脈信號CLKO之波形接近理想之平滑之波形。 這時，例如在調變週期T 4為4 0 // s之情況時，相位頻率 14 312/發明說明書(補件)/93-08/93115736 1243548 比較器之相位比較次數成為（Τ 4 / Τ 3 ) = 1 6 0次。當該相位比 較次數越多時，振盪時脈信號 CLKO之波形就越平滑。但 是，在希望更短之調變週期Τ 4 (例如2 0 // s )之情況時，相 位頻率比較器之相位比較次數變少為（Τ 4 / Τ 3 ) = 8 0 次。因 此，所產生之振盪時脈信號C L Κ 0之波形沒有該平滑部份。 圖中未顯示者，在從外部輸入到輸入分頻電路之時脈信 號CLKI之頻率為200MHz，輸入分頻電路之分頻比Μ為20 之情況時，所產生之基準時脈信號C L K R之週期Τ 3變成為 10 0ns。在此種情況，在基準時脈信號C L K R之每一個週期 T 3，回饋分頻電路之分頻比N被變更和控制為2 0或1 9時， 在頻率從2 0 0 MHz到1 90MHz之期間，產生被調變成為三角 波之波形（調變振幅：_5%)之振盪時脈信號 CLKO。這時， 例如在調變週期T 4為2 0 // s之情況時，相位頻率比較器之 相位比較次數成為（T 4 / T 3 ) = 2 0 0次。利用此種條件，在希 望所產生之信號C L K 0之頻率於從2 Ο Ο Μ Η z到1 9 6 Μ Η z之間被 調變為三角波之波形（調變振幅：_ 2 % )之情況時，在相位頻 率比較器之相位比較次數之2 0 0次中，可以使回饋分頻電 路之分頻比N成為2 0之次數變多，分頻比N成為1 9之次 數變少。但是，依照此種方式，當回饋分頻電路之分頻比 N成為2 0之次數和分頻比N成為1 9之次數不同時，所產 生之振盪時脈信號C L K 0之波形變成沒有該平滑部份。 因此，如先前技術之頻譜擴散時脈產生電路之方式，在 變更和控制輸入分頻電路或/和回饋分頻電路之分頻比之 方法時，由於分頻比使頻率倍增率受到限希彳。因此，由於 15 312/發明說明書(補件)/93-08/93115736 1243548 條件之不同，在頻率之微調整有困難之情況，頻率調變之 精確度變為不足。 但是，在本實施例1中，可以以振盪時脈信號CLKO之週 期T 1之1 / 1 0為單位，調整比較時脈信號C L K C之相位。參 照圖4，先前技術之使回饋分頻電路1 0之分頻比N成為1 的變化，相當於選擇器9進行 1 0次之選擇信號之變換動 作。亦即，以振盪時脈信號C L K 0之週期T 1之1 / 1 0為單位 調整比較時脈信號 CLKC之相位，相當於使回饋分頻電路 1 0之分頻比N以0 · 1變化。 例如，在從外部輸入到輸入分頻電路1之時脈信號C L K I 之頻率為200MHz，輸入分頻電路1和回饋分頻電路10之 分頻比Μ、N為5 0之情況時，利用輸入分頻電路1所產生 之基準時脈信號CLKR之週期Τ3成為2 5 0 ns。當選擇器9 進行選擇信號之變換動作，使比較時脈信號CLKC之相位前 進振盪時脈信號C L K 0之週期T 1之1 / 1 0時，產生具有頻率 從2 0 0 Μ Η z到1 9 9 . 6 Μ Η z之間之被調變為三角波之波形（調變 振幅·· - 0 . 2 % )之振盪時脈信號C L Κ 0。在此種情況，當與先 前技術比較時，調變振幅成為1 / 1 0。亦即，當與先前技術 比較時，可以以1 0倍之精確度調整振盪時脈信號C L Κ 0之 相位。 另外，在從外部輸入到輸入分頻電路1之時脈信號C L Κ I 之頻率為200MHz，輸入分頻電路1和回饋分頻電路10之 分頻比Μ、N為5情況時，利用輸入分頻電路1所產生之基 準時脈信號CLKR之週期Τ3成為25ns。在此種情況，當選 16 312/發明說明書(補件)/93-08/93115736 1243548 擇器 9進行選擇信號之變換動作，使比較時脈$ 之相位前進振盪時脈信號C L K 0之週期T 1之1 / 1 I 生具有頻率從2 Ο Ο Μ Η z到1 9 6 Μ Η z之間之被調變為 波形（調變振幅：-2 % )之振盪時脈信號 C L Κ 0。這 變週期Τ 4為2 0 // s之情況，相位頻率比較器4之 次數成為（Τ 4 / Τ 3 ) = 8 0 0次。在此種情況，當與先 較時，相位頻率比較器4之相位比較次數成為1 0 可以以先前技術之1 0倍之精確度調整振盪時脈4 之相位。 另外，此處所說明之情況是DLL電路8之緩衝； 之段數為1 0段之情況，但是在D L L電路8之緩 1 2之段數為任意數之情況，亦可以獲得同樣之 此，假如使緩衝器電路1 2之段數增加時，可以更 提高振盪時脈信號CLKO之相位調整之精確度。 在上述方式之本實施例1中，經由設置DLL電 擇器9及控制電路3，可以實現能夠進行高精確 調變之頻譜擴散時脈產生電路。 (實施例2 ) 在圖6中，該實施例2之頻譜擴散時脈產生電 輸入分頻電路1、PLL電路21、DLL電路22、選指 控制電路24。 PLL電路21包含有相位頻率比較器4、充電泵 濾波器6、V C 0 7及回饋分頻電路1 0。參照該P L L 其與圖1之PLL電路2之不同部份是控制電路3, 312/發明說明書(補件)/93-08/93115736 r 號 CLKC 〕時，就產 三角波之 時，在調 相位比較 前技術比 倍。亦即， f 號 CLKO 器電路1 2 衝器電路 效果。因 進一步的 路8、選 度之頻率 路具備有 [器23及 5、迴路 電路21， DLL電路 17 1243548 8和選擇器9被刪除。 回饋分頻電路1 0以分頻比N對來自V C 0 7之振盪時脈信 號C L K 0進行分頻，用來產生比較時脈信號C L K C。P L L電路 2 1 是對迴路内振盪器進行回饋控制使其振盪之振盪電 路，使來自輸入分頻電路1之基準時脈信號CLKR和來自迴 路内之振盡器之比較時脈信號C L K C之相位差成為一定。 DLL電路22，與圖2所示之DLL電路8同樣的，由10 段之緩衝器電路和電流源構成。用來使來自外部之時脈信 號CLKI延遲，藉以輸出相位互異之延遲時脈信號CLKD11 〜CLKD20。延遲時脈信號CLKD11〜CLKD20，與圖3所示之 DLL電路8之延遲時脈信號CLKD1〜CLKD10同樣的，成為 相位各偏移時脈信號C L K I之週期之1 / 1 0。 選擇器23，從來自DLL電路22之延遲時脈信號CLKD11 〜CLKD20中選擇任一個，藉以輸出選擇時脈信號CLKS。控 制電路2 4控制選擇器2 3之選擇信號之變換動作。輸入分 頻電路1以分頻比Μ對來自選擇器2 3之選擇時脈信號C L K S 進行分頻，用來產生基準時脈信號C L K R。 利用此種構成，以來自外部之時脈信號 C L Κ I之頻率之 1 / 1 0為單位，可以任意的調整基準時脈信號C L K R之相位。 亦即，當與先前技術比較時，可以以1 0倍之精確度調整振 盪時脈信號CLKO之相位。 另外，此處所說明之情況是D L L電路2 2之緩衝器電路之 段數為1 0段之情況，但是在D L L電路2 2之缓衝器電路之 段數為任意數之情況時，亦可以獲得同樣之效果。因此， 18 312/發明說明書(補件)/93-08/93115736 1243548 假如使緩衝器電路之段數增加時，可以更一步的提 電路2 1之振盪時脈信號C L K 0之相位調整之精確度 因此，在本實施例2中，經由設置D L L電路2 2、 2 3及控制電路2 4，可以實現能夠進行高精確度之頻 之頻譜擴散時脈產生電路。 (實施例3 ) 參照圖7之實施例3之頻譜擴散時脈產生電路， 6之頻譜擴散時脈產生電路之不同部份以PLL電路 DLL電路22。 PLL電路31包含有相位頻率比較器32、充電泵 路濾波器34、VC0 3 5及回饋分頻電路36。該PLL 是振盪電路，在迴路内振盪器内進行回饋控制和振 來自外部之時脈信號 C L K I和來自迴路内之振盪器 時脈信號CLKC之相位差成為一定。PLL電路31分 相位互異之時脈信號 C L K V 1〜C L K V 5，將其輸出到 23 ° 在圖8中，該V C 0 3 5包含有5個之電流源41、5 相器電路42、5個之電流源43及控制電路44。 5個之反相器電路4 2串聯連接成環狀，用來構成 盪器。在電源電位V C C之線和各反相器電路4 2之電 之間，連接有對應之電流源4 1、。在各個反相器電辟 接地端子和接地電位GND之線之間，連接有對應之 4 3。各個反相器電路4 2利用對應之電流源4 1、4 3 定延遲時間。從各個反相器電路4 2之輸出節點，輸 312/發明說明書(補件)/93-08/93115736 高 PLL 〇 選擇器 率調變 其與圖 3 1替換 3 3、迴 電路3 1 盡，使 之比較 別產生 選擇器 個之反 環式振 源端子 卜42之 電流源 用來決 出時脈 19 1243548 信號 C L Κ V 1 〜C L Κ V 5。 控制電路4 4依照來自迴路濾波器3 4之控制電壓V C，控 制電流源4 1、4 3之電流值，用來調整環式振盪器之振盪頻 率。 圖9係用來說明圖7所示之V C 0 3 5和選擇器2 3之動作之 流程圖。在圖 9中，時脈信號CLKV1〜CLKV5是從 VC035 輸出之信號，選擇時脈信號 CLKS21、CLKS22是從選擇器 2 3輸出之信號。 時脈信號CLKV1〜CLKV5是週期T5之信號。第3段之反 相器電路4 2之輸出時脈信號C L Κ V 2，當與初段之反相器電 路4 2之輸出時脈信號C L Κ V 1比較時，因為延遲2個之反相 器電路 42 之延遲時間部份，所以成為相位比時脈信號 CLKV1慢時間T 6 (週期T之1 / 5 )之波形。依照此種方式， 時脈信號CLKV3〜CLKV5順序的成為相位各慢時間T6之波 形。 選擇器23選擇VC035之輸出時脈信號CLKV1〜CLKV5中 之任一個，藉以輸出選擇時脈信號CLKS。選擇器23之選 擇動作利用控制電路24控制。 選擇時脈信號C L K S 2 1，在選擇器2 3將選擇信號從時脈 信號CLKV3變換成為時脈信號CLKV2之情況時，成為從選 擇器2 3輸出之信號。但是，在從時刻12 0到時刻12 5之期 間，變換選擇信號。在此種情況，選擇時脈信號 CLKS21 之波形，在變換時刻之前，成為與時脈信號C L Κ V 3相同之 波形，在變換時刻以後，成為與時脈信號C L Κ V 2相同之波 20 312/發明說明書(補件)/93-08/93115736 1243548 形。亦即，在時刻12 0上升為「Η」位準，在時刻t 2 2之前， 於時刻12 3下降為「L」位準，於時刻12 5上升為「Η」位 準。因此，選擇時脈信號C L K S 2 1之相位前進時間Τ 6。另 外，選擇時脈信號C L K S 2 1之波形之斜線部份，表示在該時 刻選擇時脈信號C L Κ V 3和時脈信號C L Κ V 2中之任一方之信 號。 在選擇器23將選擇信號從時脈信號CLKV3變換成為時 脈信號CLKV4之情況時，選擇時脈信號CLKS22成為從選擇 器2 3輸出之信號。但是，在時刻12 1到時刻t 2 6之期間， 選擇信號被變換。在此種情況，選擇時脈信號CLKS22之波 形，在變換時刻之前，成為與時脈信號C L K V 3相同之波形， 在變換時刻以後，成為與時脈信號CLKV4相同之波形。亦 即，在時刻12 0上升為「Η」位準，在時刻12 3或時刻12 4 下降為「L」位準，在時刻12 7上升為「Η」位準。因此， 來自選擇器23之選擇時脈信號CLKS22之相位成為延遲時 間Τ 6。另外，選擇時脈信號C L K S 2 2之波形之斜線部份表 示在該時刻可以選擇時脈信號C L Κ V 3和時脈信號C L Κ V 4中 之任一方之信號。 因此，以來自PLL電路31之時脈信號CLKV之週期之1/5 為單位，可以任意的調整被輸入到P L L電路2 1之基準時脈 信號CLKR之相位。亦即，當與先前技術比較時，可以以5 倍之精確度調整P L L電路2 1之振盪時脈信號C L Κ 0之相位。 另外，此處所說明之情況是 V C 0 3 5之反相器電路4 2之 段數為5段之情況，但是在V C 0 3 5之反相器電路4 2之段數 21 312/發明說明書(補件)/93-08/93115736 1243548 為任意之奇數之情況，亦可以獲得同樣之效果。因此，假 如使反相器電路 4 2之段數增加時，可以更進一步的提高 P L L電路2 1之振盪時脈信號C L K 0之相位調整之精確度。 因此，在本實施例3中，經由設置P L L電路31、選擇器 2 3及控制電路2 4，可以實現能進行高精確度之頻率調變之 頻譜擴散時脈產生電路。 上面已詳細說明本發明，但是該等只作舉例之用，而不 用來限制本發明，本發明之精神和範圍只由所附之申請專 利範圍限制，當可明白和理解。 【圖式簡單說明】 圖1係表示本發明之實施例1之頻譜擴散時脈產生電路 之概略構造之方塊圖。 圖2係表示圖1所示之DLL電路之構造之電路圖。 圖3係用來說明圖1所示之DLL電路和選擇器之動作之 時序圖。 圖4係用來說明圖1所示之回饋分頻電路之動作之時序 圖。 圖5 A和圖5 B分別用來說明先前技術之頻譜擴散時脈產 生電路之動作的示意圖。 圖6係表示本發明之實施例2之頻譜擴散時脈產生電路 之概略構造之方塊圖。 圖7係表示本發明之實施例3之頻譜擴散時脈產生電路 之概略構造之方塊圖。 圖8係表示圖7所示之VCO之構造之電路圖。 22 312/發明說明書(補件)/93-08/93115736 1243548 圖9係用來說明圖7所示之VCO和選擇器之動作之時序 圖。 (元件符號說明） 1 輸入 分 頻 電 路 1、 21、 3 1 PLL 電 路 3、 14、 24 > 44 控制 電 路 4、 32 PF0 5、 33 CP 6、 34 LPF 7、 35 VC0 8、 22 DLL 電 路 9 ^ 23 選擇 器 10 '36 回饋 分 頻 電 路 11 、1 3 、41 、43 電流 源 12 緩衝 器 電 路 42 反相 器
23 312/發明說明書(補件)/93-08/93115736

Claims (1)

1243548 拾、申請專利範圍： 1 . 一種時脈產生電路，使用頻譜擴散方式，其特徵為： 具備有内部時脈產生電路，與收訊到之基準時脈信號同 步地，產生使上述基準時脈信號頻率倍增之振盪時脈信號； 上述内部時脈產生電路包含有： 相位比較電路，用來使上述基準時脈信號和在内部產生 之比較時脈信號之相位進行比較，藉以輸出與比較結果對 應之相位差信號； 振盪電路，根據上述相位差信號，用來產生上述振盪時 脈信號； 延遲電路，用來使上述振盪時脈信號延遲，藉以產生相 位互異之多個延遲時脈； 選擇電路，用來選擇和輸出上述多個延遲時脈信號中之 任一個；及 分頻電路，以預定之分頻比對上述選擇電路之輸出信號 進行分頻，用來產生上述比較時脈信號。 2.如申請專利範圍第1項之時脈產生電路，其中，上述 延遲電路具備有： 串聯連接之多個緩衝器電路，其初段接受上述振盪時脈 信號，分別用來輸出上述多個延遲時脈信號；及 控制電路，用來控制上述多個緩衝器電路之延遲時間， 使來自上述多個緩衝器電路中之最終段之緩衝器電路之延 遲時脈信號和上述振盪時脈信號之相位差，等於上述振盪 時脈信號之1個週期部份。 24 312/發明說明書(補件)/93-08/93 ] 15736 1243548 3 . —種時脈產生電路，使用頻譜擴散方式，其特徵為具 備有： 延遲電路，用來使收訊到之時脈信號延遲，藉以產生相 位互異之多個延遲時脈信號； 選擇電路，用來選擇和輸出上述多個延遲時脈信號中之 任一個； 分頻電路，以預定之分頻比對上述選擇電路之輸出信號 進行分頻，藉以產生基準時脈信號；及 内部時脈產生電路，與上述基準時脈信號同步地，產生 使上述基準時脈信號頻率倍增之振盪時脈信號。 4. 如申請專利範圍第3項之時脈產生電路，其中，上述 延遲電路具備有： 串聯連接之多個緩衝器電路，其初段接受上述振盪時脈 信號，分別用來輸出上述多個延遲時脈信號；及 控制電路，用來控制上述多個緩衝器電路中之最終段之 緩衝器電路之延遲時間，使來自上述多個緩衝器電路中之 最終段之緩衝器電路之延遲時脈信號和上述收訊時脈信號 之相位差，等於上述收訊到之時脈信號之1個週期部份。 5. —種時脈產生電路，使用頻譜擴散方式，其特徵為具 備有： 第1内部時脈產生電路，根據收訊到之第1基準時脈信 號，用來產生使上述第1基準時脈信號之頻率倍增之第1 振盪時脈信號； 第1分頻電路，以預定之分頻比對上述第1振盪時脈信 25 312/發明說明書(補件)/93-08/93115736 1243548 號進行分頻，藉以產生第2基準時脈信號；及 第2内部時脈產生電路，與上述第2基準時脈信號同步 地，用來產生使上述第2基準時脈信號之頻率倍增之第2 振盪時脈信號； 上述第1内部時脈產生電路包含有： 相位比較電路，用來使上述第1基準時脈信號和在内部 產生之比較時脈信號之相位進行比較，藉以輸出與比較結 果對應之相位差信號； 振盪電路，根據上述相位差信號，用來產生相位互異之 多個時脈信號； 第2分頻電路，以預定之分頻比對來自上述振盪電路之 多個時脈信號中之任一個之時脈信號進行分頻，藉以產生 上述比較時脈信號；及 選擇電路，用來選擇來自上述振盪電路之多個時脈信號 中之任一個，藉以輸出上述第1振盪時脈信號。 6 .如申請專利範圍第5項之時脈產生電路，其中，上述 振盪電路具備有： 多個反相器，串聯連接成環狀，分別輸出上述多個時脈 信號；及 控制電路，用來控制上述多個反相器構成之環式振盪器 之振盪頻率。 26 312/發明說明書(補件)/93-08/93115736
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