CN110024288A - 脉冲频率控制电路、微控制器、dcdc转换器及脉冲频率控制方法 - Google Patents

脉冲频率控制电路、微控制器、dcdc转换器及脉冲频率控制方法 Download PDF

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Abstract

脉冲频率控制电路(1)具备：选择电路(12)，取得并选择同一基准周期的相位相互不同的多个基准时钟；设定寄存器(13)，存储确定以比基准周期短的第1期间为单位的设定周期的信息；以及控制电路(15)，基于存储在设定寄存器(13)中的信息，对于选择电路(12)，使其从上述多个基准时钟的上升沿之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿；选择电路(12)通过依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，输出由该输出脉冲构成的输出脉冲列。

Description

脉冲频率控制电路、微控制器、DCDC转换器及脉冲频率控制 方法
技术领域
本发明涉及对输出的脉冲的频率进行控制的脉冲频率控制电路、包括该脉冲频率控制电路的微控制器、包括该脉冲频率控制电路的DCDC转换器、以及对输出的脉冲的频率进行控制的脉冲频率控制方法。
背景技术
以往，已知有具有能够反复切换导通状态和非导通状态的开关元件的DCDC转换器。
通常，这样的DCDC转换器的输出电压的控制，是通过对由施加在开关元件上的、用来反复切换导通状态和非导通状态的脉冲列构成的控制信号进行控制来进行的(参照专利文献1)。
在由这样的脉冲列构成的控制信号的控制中，有对脉冲列的占空比进行控制的脉冲宽度控制、以及对脉冲列的频率进行控制的脉冲频率控制。
作为进行上述脉冲频率控制的控制电路，以往，已知有在被输入作为基准的基准时钟信号的情况下、能够输出将周期设定为相对于该基准时钟信号的时钟周期的任意的整数倍的脉冲列的脉冲频率控制电路。
现有技术文献
专利文献
专利文献1：日本特开2013－236295号公报
发明内容
发明要解决的课题
上述以往的脉冲频率电路不能输出以比基准时钟信号的时钟周期短的期间为单位的周期的脉冲列。
所以，本发明是鉴于这样的问题而做出的，目的是提供一种能够输出以比基准时钟信号的时钟周期短的期间为单位的周期的脉冲列的脉冲频率控制电路、微控制器、DCDC转换器及脉冲频率控制方法。
用来解决课题的手段
有关本发明的脉冲频率控制电路的特征在于，具备：选择电路，取得并选择同一基准周期的相位相互不同的多个基准时钟；设定寄存器，存储确定以比上述基准周期短的第1期间为单位的设定周期的信息；以及控制电路，基于存储在上述设定寄存器中的信息，对于上述选择电路，使其从上述多个基准时钟的上升沿之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿；上述选择电路通过依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，输出由该输出脉冲构成的输出脉冲列。
有关本发明的微控制器的特征在于，具备上述脉冲频率控制电路、和向上述设定寄存器设定值的设定部。
有关本发明的DCDC转换器的特征在于，具备：上述微控制器；开关元件，根据从上述选择电路输出的输出脉冲列，通断直流的输入电压；能量转换电路，如果被输入由上述开关元件通断的输入电压，则通过由该输入电压的电压变动而导致的电流变动产生电动势，输出与该电动势对应的电压；以及整流平滑电路，将从上述能量转换电路输出的电压整流平滑，输出直流的输出电压；上述微控制器还包括将上述输出电压的电位与规定的电位比较的比较部；上述设定部基于由上述比较部进行的比较的结果而进行上述设定，以使上述输出电压的电位接近于上述规定的电位。
有关本发明的脉冲频率控制方法，是具备取得并选择同一基准周期的相位相互不同的多个基准时钟的选择电路、设定寄存器和控制电路的脉冲频率控制电路进行的脉冲频率控制方法，其特征在于，包括：设定步骤，上述设定寄存器存储确定以比上述基准周期短的第1期间为单位的设定周期的信息；控制步骤，上述控制电路基于由上述设定步骤存储的信息，对于上述选择电路，使其从上述多个基准时钟之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿；以及输出步骤，上述选择电路通过依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，输出由该输出脉冲构成的输出脉冲列。
发明效果
根据上述脉冲频率控制电路、微控制器、DCDC转换器及脉冲频率控制方法，能够输出以比基准时钟信号的时钟周期短的期间为单位的周期的脉冲列。
附图说明
图1是表示有关实施方式的DCDC转换器的结构的框图。
图2是表示有关实施方式的脉冲频率控制电路的结构的框图。
图3是表示有关实施方式的PWM相位调整电路与其他电路协同进行的动作的一个具体例的时序图之1。
图4是表示有关实施方式的PWM相位调整电路与其他电路协同进行的动作的一个具体例的时序图之2。
图5是有关实施方式的高解析力脉冲列输出处理的流程图之1。
图6是有关实施方式的高解析力脉冲列输出处理的流程图之2。
图7是表示有关变形例的PWM相位调整电路与其他电路协同进行的动作的一个具体例的时序图之1。
图8是表示有关变形例的PWM相位调整电路与其他电路协同进行的动作的一个具体例的时序图之2。
图9是表示有关其他变形例的DCDC转换器的结构的框图。
图10是表示有关其他变形例的DCDC转换器的结构的框图。
具体实施方式
以下，使用附图对有关本发明的一个形态的脉冲频率控制电路、微控制器、DCDC转换器及脉冲频率控制方法的具体例进行说明。另外，以下说明的实施方式都表示本发明的优选的一个具体例。因而，在以下的实施方式中表示的数值、形状、材料、构成要素、构成要素的配置位置及连接形态、工序及工序的顺序等是一个例子，不旨在限定本发明。由此，对于以下的实施方式的构成要素中的、在表示本发明的最上位概念的独立权利要求中没有记载的构成要素，设为任意的构成要素而进行说明。
另外，各图是示意图，并不一定是严格地进行图示的图。此外，在各图中对实质上相同的结构赋予相同的标号，将重复的说明省略或简略化。
(实施方式)
[1.结构]
图1是表示有关本实施方式的DCDC转换器3的结构的框图。
如该图所示，DCDC转换器3包括开关元件31、能量转换电路32、整流平滑电路33和微控制器2而构成。
开关元件31作为一个例子而由氮化镓FET(Field Effective Transistor：场效应晶体管)实现，根据从微控制器2输出的控制信号(后述的输出脉冲列)，通断直流的输入电压。这里所述的通断，是指将导通状态和非导通状态反复切换。
能量转换电路32作为一个例子而由变压器实现，如果被输入由开关元件31通断的输入电压，则由于该输入电压的电压变动导致的电流变动而产生电动势，输出与所产生的电动势对应的电压。
整流平滑电路33作为一个例子而由1个以上的二极管和1个以上的电容器实现，将从能量转换电路32输出的电压整流平滑，输出直流的输出电压。
微控制器2包括比较部21、设定部22和脉冲频率控制电路1而构成。
比较部21作为一个例子由比较器实现，比较输出电压的电位与规定的电位。
设定部22作为一个例子而通过微控制器2中包含的处理器(未图示)执行存储在微控制器2所包含的存储器(未图示)中的程序来实现，向脉冲频率控制电路1中包含的设定寄存器(后述)设定值。更具体地讲，基于比较部21的比较的结果进行上述设定，以使输出电压的电位接近于上述规定的电位。
图2是表示脉冲频率控制电路1的结构的框图。
如该图所示，脉冲频率控制电路1包括基准时钟生成电路11、选择电路12、设定寄存器13、累加电路14和控制电路15而构成。
基准时钟生成电路11根据微控制器2作为时钟信号利用的微控制器时钟(输入基准时钟)，生成后述的选择电路12取得的多个基准时钟。更具体地讲，生成与输入基准时钟周期相同(基准周期)、相互相位各错开了1/N(N是2以上的整数)的N个基准时钟。
基准时钟生成电路11作为一个例子而由DLL(Delay Locked Loop：延迟锁相环)电路实现。
选择电路12取得并选择同一基准周期的相位相互不同的多个基准时钟。更具体地讲，取得并选择由基准时钟生成电路11生成的N个基准时钟。
进而，选择电路12通过受控制电路15(后述)控制，而从上述多个基准时钟的上升沿之中，反复选择上升决定沿(后述)，依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，由此将所生成的输出脉冲列输出。
此外，选择电路12通过受控制电路15控制，还对选择的每个上升决定沿，选择对应的下降决定沿(后述)，以在一个上升决定沿的定时上升的输出脉冲在与该一个上升决定沿对应的一个下降决定沿的定时下降的方式，进行上述输出脉冲的生成。
设定寄存器13存储确定以比基准周期短的期间(第1期间)为单位的设定周期的信息。更具体地讲，包括以下部分而构成：周期设定寄存器(第1寄存器)131，存储确定将上述设定周期除以上述基准周期的情况下的商的整数值M(M是1以上的整数)的第1信息；高解析力周期设定寄存器(第2寄存器)132，存储确定上述商的小数值L(L是0以上不到1的小数)的第2信息；以及脉冲宽度设定寄存器(第3寄存器)133，存储确定整数值P(P是1以上不到M的整数)的第3信息。
这些寄存器的值能够由设定部22随时设定。
累加电路14基于存储在高解析力周期设定寄存器(第2寄存器)132中的第2信息，每当从选择电路12输出的输出脉冲上升或下降，就累加L/2，在累加了J(J是0以上的整数)次的情况下，计算累加值LL(J)。
进而，累加电路14在通过累加L/2而LL(J)成为1以上的情况下，(1)从LL(J)减去1而计算新的LL(J)，并且(2)将周期设定寄存器(第1寄存器)131存储的信息从确定M的信息改写为确定M+1的信息，(3)在该改写之后，当从选择电路12输出的输出脉冲列上升时，将周期设定寄存器(第1寄存器)131存储的信息从确定M+1的信息改写为确定M的信息。并且，进而累加电路14在通过累加L/2而LL(J)成为1以上的情况下，(4)将脉冲宽度设定寄存器(第3寄存器)133存储的信息从确定P的信息改写为确定P+1的信息，(5)在该改写之后，当从选择电路12输出的输出脉冲列上升时，将脉冲宽度设定寄存器(第3寄存器)133存储的信息从确定P+1的信息改写为确定P的信息。
控制电路15基于存储到设定寄存器13中的信息，使选择电路12从上述多个基准时钟的上升沿之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿。更具体地讲，(1)通过基于存储在周期设定寄存器(第1寄存器)131中的第1信息依次反复生成上述基准周期的M倍的周期的通常脉冲，而生成由该通常脉冲构成的通常脉冲列；(2)基于存储在高解析力周期设定寄存器(第2寄存器)132中的第2信息，使选择电路12以下述方式依次反复选择上升决定沿，即，在第K(K是0以上的整数)次，将以从上述通常脉冲的第1上升沿延迟了上述基准周期的LL(2×K)倍的期间的相位上升的基准时钟的上升沿选择为上升决定沿，在第K+1次，将以从接着上述第1上升沿而上升的下一个上述通常脉冲的上升沿延迟了上述基准周期的LL(2×(K+1))倍的期间的相位上升的基准时钟的上升沿选择为上升决定沿。
进而，控制电路15基于存储在脉冲宽度设定寄存器(第3寄存器)133中的第3信息，在使选择电路12选择了以从通常脉冲列的第1上升沿延迟了上述基准周期的LL(2×K)倍的期间的相位上升的基准时钟的上升沿作为第1上升决定沿的情况下，还使其选择以从上述第1上升沿延迟了上述基准周期的P+LL(2×K+1)倍的期间的相位上升的基准时钟的上升沿作为与上述第1上升决定沿对应的第1下降决定沿。
控制电路15包括PWM二进制计数器151、周期控制电路152、PWM波形生成电路153和PWM相位调整电路154而构成。
PWM二进制计数器151是在被输入的微控制器时钟的上升沿的定时将计数值1个个地递增的计数器，将递增后的计数值在下个微控制器时钟的上升沿的定时输出。
周期控制电路152依次反复基于存储在周期设定寄存器131中的第1信息，每当PWM二进制计数器151的计数值与M－1的值一致，就将该计数值初始化。这里，所述的将计数值初始化，是指将计数值的值设为初始值0。
PWM波形生成电路153依次反复基于存储在脉冲宽度设定寄存器133中的第3信息，依次反复生成并输出(1)在从PWM二进制计数器151输出被初始化的值的定时上升、(2)在从PWM二进制计数器151输出与P的值一致的值的定时下降的通常脉冲。
PWM相位调整电路154基于在高解析力周期设定寄存器132中存储的第2信息，使选择电路12以下述方式依次反复选择上升决定沿，即，在第K(K是0以上的整数)次，将以从上述通常脉冲的第1上升延延迟了上述基准周期的LL(2×K)倍的期间的相位上升的基准时钟的上升沿选择为上升决定沿，在第K+1次，将以从接着上述第1上升沿上升的下一个上述通常脉冲的上升沿延迟了上述基准周期的LL(2×(K+1))倍的期间的相位上升的基准时钟的上升沿选择为上升决定沿。
进而，PWM相位调整电路154依次反复基于存储在脉冲宽度设定寄存器133中的第3信息，在使选择电路12选择了以从通常脉冲列的第1上升沿延迟了上述基准周期的LL(2×K)倍的期间的相位上升的基准时钟的上升沿作为第1上升决定沿的情况下，再使其选择以从上述第1上升沿延迟了上述基准周期的P+LL(2×K+1)倍的期间的相位上升的基准时钟的上升沿作为与上述第1上升决定沿对应的第1下降决定沿。
以下，对于PWM相位调整电路154与其他电路协同进行的动作，一边参照附图一边例示具体例而进行说明。
图3、图4是表示PWM相位调整电路154与其他电路协同进行的动作的一个具体例的时序图。
在图3、图4中，作为具体例而例示N是5、M是6、确定M的第1信息是表示M－1的5、L及确定L的第2信息是0.2、P是3、确定P的第3信息是表示P－1的2、微控制器时钟的周期是t的情况下的例子。
在图3、图4中，所述的“基准点”，表示在由累加电路14计算的累加值LL是0的情况下PWM二进制计数器输出0的时刻。
图3为包括从基准点到经过微控制器时钟的周期的10倍的期间的时刻为止的期间的时序图，图4为包括从基准点到经过微控制器时钟的周期的25倍的期间的时刻为止的期间的时序图。
如图3所示，基准时钟生成电路11输出周期与微控制器时钟相同、相互相位各错开了0.2t(即(1/N)×t)的5个(即N个)基准时钟。即，基准时钟生成电路11输出与微控制器时钟同相位的第0基准时钟、从微控制器时钟延迟了0.2t的相位的第1基准时钟、从微控制器时钟延迟了0.4t的相位的第2基准时钟、从微控制器时钟延迟了0.6t的相位的第3基准时钟、和从微控制器时钟延迟了0.8t的相位的第4基准时钟。
在基准点，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时上升的通常脉冲的输出。
并且，PWM相位调整电路154使选择电路12选择以从通常脉冲的上升沿的定时延迟0t(即，累加值LL的值0×t)的相位(即同相位)上升的第0基准时钟的上升沿，作为第0上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时为基准点的方式，开始输出脉冲的生成。并且，累加电路14对于累加值LL的值0累加0.2(即，L/2)，将累加值LL的值设为0.2。
接着，PWM波形生成电路153以生成的通常脉冲在从PWM二进制计数器151输出3(即P)的定时下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度为3t(即P×t)。
另一方面，PWM相位调整电路154使选择电路12选择以从基准点延迟了3.2t(即，(P的值3+累加值LL的值0.2)×t)的相位上升的第1基准时钟的上升沿，作为第0下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时成为从基准点延迟3.2t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度为3.2t(即，(P+L/2)×t)。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.4。
接着，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图3中的第1上升点)上升的新的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为6t(即，M×t)。
接着，PWM相位调整电路154使选择电路12选择以从第1上升点延迟了0.4t(即，累加值LL的值0.4×t)的相位上升的第2基准时钟的上升沿，作为第1上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第1上升点延迟0.4t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期成为6.4t。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.6。
接着，PWM波形生成电路153以生成的通常脉冲在从PWM二进制计数器151输出3(即P)的定时下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度成为3t(即P×t)。
接着，PWM相位调整电路154使选择电路12选择以从第1上升点延迟3.6t(即，(P的值3+累加值LL的值0.6)×t)的相位上升的第3基准时钟的上升沿，作为第1下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时成为从第1上升点延迟3.6t的定时的方式，开始新的输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度成为3.2t。
接着，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.8。
对于以后的动作，参照图4进行说明。
在累加电路14将累加值设为0.8之后，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图4中的第2上升点)上升的新的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为6t(即，M×t)。
接着，PWM相位调整电路154使选择电路12选择以从第2上升点延迟0.8t(即，累加值LL的值0.8×t)的相位上升的第4基准时钟(在图4中没有图示)的上升沿，作为第2上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第2上升点延迟0.8t的定时的方式，开始输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期成为6.4t。
接着，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为1。
这里，累加电路14由于累加值LL为1以上，所以从累加值LL减去1，将新的累加值LL设为0，并将周期设定寄存器131存储的值从5(即，M－1)改写为6(即，M－1+1)，将脉冲宽度设定寄存器133存储的值从2(即，P－1)改写为3(即，P－1+1)。
接着，PWM波形生成电路153以生成的通常脉冲在从PWM二进制计数器151输出4(即P+1)的定时下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度为4t(即，(P+1)t)。
另一方面，PWM相位调整电路154使选择电路12选择以从第2上升点延迟4t(即，(P(即3)+1+累加值LL的值0)×t)的相位上升的第1基准时钟的上升沿，作为第2下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时成为从第2上升点延迟4t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度成为3.2t。
并且，累加电路14对累加值LL累加0.2(即L/2)，将累加值LL设为0.2。
这里，PWM二进制计数器151由于M为6，所以继续计数直到计数值成为6。因此，PWM二进制计数器151在输出了计数值5的接着输出计数值6，然后输出初始值0。
接着，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图4中的第3上升点)上升的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为7t。
接着，PWM相位调整电路154使选择电路12选择以从第3上升点延迟0.2t(即，累加值LL的值0.2×t)的相位上升的第1基准时钟(在图4中没有图示)的上升沿，作为第3上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第3上升点延迟0.2t的定时的方式，开始输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期成为6.4t。
接着，累加电路14将周期设定寄存器131存储的值从6(即，M－1+1)改写为5(即，M－1)，将脉冲宽度设定寄存器133存储的值从3(即，P－1+1)改写为2(即，P－1)。
以后，PWM相位调整电路154通过反复进行同样的动作，与其他电路协同，对选择电路12进行控制，以使得从选择电路12持续输出脉冲宽度为3.2t(即，(P+L/2)×t)、周期为6.4t(即，(M+L)×t)的输出脉冲。
如一边例示上述一个具体例一边说明那样，上述结构的脉冲频率控制电路1在微控制器2作为时钟信号使用的微控制器时钟的周期是t的情况下，当由设定部22对周期设定寄存器131设定M－1(M是1以上的整数)，对高解析力周期设定寄存器132设定L(L是0以上不到1的小数)、向脉冲宽度设定寄存器133设定P－1(P是1以上不到M的整数)时，持续输出脉冲宽度为(P+L/2)×t、周期为(M+L)×t的输出脉冲。这里，由于L是小数，所以该输出脉冲的脉冲周期可以成为以比微控制器时钟的周期短的期间为单位的周期。
[2.动作]
上述结构的脉冲频率控制电路1作为其特征性的动作，进行高解析力脉冲列输出处理。
该高解析力脉冲列输出处理是输出由以比被输入的微控制器时钟的时钟周期短的期间为单位的周期构成的输出脉冲列的处理。
以下，参照附图对该高解析力脉冲列输出处理进行说明。
图5、图6是高解析力脉冲列输出处理的流程图。
在PWM二进制计数器151被初始化为0、累加值LL被初始化为0、由设定部22设定了周期设定寄存器131、高解析力周期设定寄存器132和脉冲宽度设定寄存器133的值之后，通过向脉冲频率控制电路1输入微控制器时钟，开始高解析力脉冲列输出处理。
这里，为了说明，假设：微控制器时钟的周期是t，基准时钟的数量是N(N是2以上的整数)；在开始高解析力脉冲列输出处理的时刻，周期设定寄存器131存储的值是M－1(M是1以上的整数)，高解析力周期设定寄存器132存储的值是L(L是0以上不到1的小数)，脉冲宽度设定寄存器133存储的值是P－1(P是1以上不到M的整数)。
如果开始高解析力脉冲列输出处理，则基准时钟生成电路11开始周期为t、相互相位各错开1/N的N个基准时钟的生成，PWM二进制计数器151开始微控制器时钟的上升沿的数量的计数。以后，基准时钟生成电路11只要被输入微控制器时钟，就持续生成上述N个基准时钟，PWM二进制计数器151一边时常被初始化，一边对微控制器时钟的上升沿的数量持续进行计数。
在PWM二进制计数器151开始计数后，PWM二进制计数器151如果计数值与M－1一致，则计数值被初始化，输出初始值0(步骤S5)。
于是，PWM波形生成电路153开始在初始值0的输出定时上升的通常脉冲的生成(步骤S10)。
然后，在从通常脉冲上升起时间经过了LL×t的时刻，PWM相位调整电路154使选择电路12选择以从通常脉冲上升起延迟了LL×t的相位上升的基准时钟的上升沿，作为上升沿决定沿。于是，选择电路12开始以从通常脉冲上升起延迟了LL×t的定时上升的输出脉冲的生成(步骤S15)。并且，累加电路14向累加值LL累加L/2(步骤S20)。
如果将L/2累加，则累加电路14判定累加值LL是否是1以上(步骤S25)。
在步骤S25的处理中，在累加值LL不是1以上的情况下(步骤S25：No)，PWM二进制计数器151将计数值P－1输出(步骤S30)，PWM波形生成电路153在从PWM二进制计数器151输出计数值P－1的定时，使生成的通常脉冲下降(步骤S35)。
另一方面，在从通常脉冲上升起时间经过了(P+LL)×t的时刻，PWM相位调整电路154使选择电路12选择在从通常脉冲上升起延迟了(P+LL)×t的定时上升的基准时钟的上升沿，作为下降沿决定沿。于是，选择电路12在从通常脉冲上升起延迟(P+LL)×t的定时，使生成的输出脉冲下降(步骤S40)。并且，累加电路14对累加值LL累加L/2(步骤S45)。
如果将L/2累加，则累加电路14判定累加值LL是否是1以上(步骤S50)。
在步骤S50的处理中，在累加值LL不是1以上的情况下(步骤S50：No)，PWM二进制计数器151将计数值0输出(步骤S55)，脉冲频率控制电路1再次前进至步骤S10的处理，继续以后的处理。
在步骤S25的处理中，在累加值LL是1以上的情况下(步骤S25：Yes)，累加电路14从累加值LL减去1，设为新的累加值LL(步骤S100(参照图6))，并且将周期设定寄存器131存储的值从M－1改写为M，将脉冲宽度设定寄存器133存储的值从P－1改写为P(步骤S105)。
然后，PWM二进制计数器151将计数值P输出(步骤S110)，PWM波形生成电路153在从PWM二进制计数器151将计数值P输出的定时，使生成的通常脉冲下降(步骤S115)。
另一方面，在从通常脉冲上升起时间经过了(P+1+LL)×t的时刻，PWM相位调整电路154使选择电路12选择在从通常脉冲上升起延迟了(P+1+LL)×t的定时上升的基准时钟的上升沿，作为下降沿决定沿。于是，选择电路12在从通常脉冲上升起延迟(P+1+LL)×t的定时，使生成的输出脉冲下降(步骤S120)。并且，累加电路14对累加值LL累加L/2(步骤S125)。
然后，PWM二进制计数器151将计数值0输出(步骤S130)，PWM波形生成电路153开始在初始值0的输出定时上升的通常脉冲的生成(步骤S135)。
然后，在从通常脉冲上升起时间经过了LL×t的时刻，PWM相位调整电路154使选择电路12选择以从通常脉冲上升起延迟了LL×t的相位上升的基准时钟的上升沿，作为上升沿决定沿。于是，选择电路12开始以从通常脉冲上升起延迟了LL×t的定时上升的输出脉冲的生成(步骤S140)。并且，累加电路14将周期设定寄存器131存储的值从M改写为M－1，将脉冲宽度设定寄存器133存储的值从P改写为P－1(步骤S145)。
如果步骤S145的处理结束，则脉冲频率控制电路1再次前进至步骤S20的处理(参照图5)，继续以后的处理。
在步骤S50的处理中，在累加值LL是1以上的情况下(步骤S50：Yes)，累加电路14从累加值LL减去1，设为新的累加值LL(步骤S150(参照图6))，并且将周期设定寄存器131存储的值从M－1改写为M，将脉冲宽度设定寄存器133存储的值从P－1改写为P(步骤S155)。
如果步骤S155的处理结束，则脉冲频率控制电路1前进至步骤S130的处理，继续以后的处理。
[3.总结]
如上述那样，有关本实施方式的脉冲频率控制电路1能够输出以比微控制器时钟的周期短的期间为单位的周期的输出脉冲列。因此，通过使用该脉冲频率控制电路1，与使用输出微控制器时钟的周期的整数倍的周期的输出脉冲列的以往的脉冲频率控制电路的情况相比，能够以更高的解析力实现开关元件31的开关频率控制。
因而，使用脉冲频率控制电路1的有关本实施方式的DCDC转换器3与使用以往的脉冲频率控制装置的以往的DCDC转换器相比，能够精度更好地对输出电压进行控制。
(变形例)
在实施方式中，对于PWM相位调整电路154与其他电路协同进行的动作，使用图3、图4，举M是6、P是3的情况、即占空比为50％的情况为具体例，进行了说明。
相对于此，这里，对于PWM相位调整电路154与其他电路协同进行的动作，参照附图对占空比不为50％的情况下的具体例进行说明。
图7、图8是表示PWM相位调整电路154与其他电路协同进行的动作的另一个具体例的时序图。
在图7、图8中，作为具体例而例示N是5、M是6、确定M的第1信息是表示M－1的5、L及确定L的第2信息是0.2、P是2、确定P的第3信息是表示P－1的1、微控制器时钟的周期是t的情况下的例子。
在基准点，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时上升的通常脉冲的输出。
接着，PWM相位调整电路154使选择电路12选择以从通常脉冲的上升沿的定时延迟了0t(即，累加值LL的值0×t)的相位(即同相位)上升的第0基准时钟的上升沿，作为第0上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时为基准点的方式，开始输出脉冲的生成。并且，累加电路14对于累加值LL的值0累加0.2(即，L/2)，将累加值LL的值设为0.2。
接着，PWM波形生成电路153以在从PWM二进制计数器151输出2(即P)的定时使生成的通常脉冲下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度为2t(即P×t)。
另一方面，PWM相位调整电路154使选择电路12选择以从基准点延迟了2.2t(即，(P的值2+累加值LL的值0.2)×t)的相位上升的第1基准时钟的上升沿，作为第0下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时为从基准点延迟2.2t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度为2.2t(即，(P+L/2)×t)。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.4。
接着，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图7中的第1上升点)上升的新的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为6t(即，M×t)。
接着，PWM相位调整电路154使选择电路12选择以从第1上升点延迟了0.4t(即，累加值LL的值0.4×t)的相位上升的第2基准时钟的上升沿，作为第1上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第1上升点延迟0.4t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期成为6.4t。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.6。
接着，PWM波形生成电路153以生成的通常脉冲在从PWM二进制计数器151输出2(即P)的定时下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度为2t(即P×t)。
接着，PWM相位调整电路154使选择电路12选择以从第1上升点延迟了2.6t(即，(P的值2+累加值LL的值0.6)×t)的相位上升的第3基准时钟的上升沿，作为第1下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时成为从第1上升点延迟2.6t的定时的方式，开始新的输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度为2.2t。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.8。
参照图8对以后的动作进行说明。
在累加电路14将累加值设为0.8之后，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图8中的第2上升点)上升的新的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为6t(即，M×t)。
接着，PWM相位调整电路154使选择电路12选择以从第2上升点延迟了0.8t(即，累加值LL的值0.8×t)的相位上升的第4基准时钟(在图8中没有图示)的上升沿，作为第2上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第2上升点延迟0.8t的定时的方式，开始输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期成为6.4t。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为1。
这里，累加电路14由于累加值LL为1以上，所以从累加值LL减去1而将新的累加值LL设为0，并将周期设定寄存器131存储的值从5(即，M－1)改写为6(即，M－1+1)，将脉冲宽度设定寄存器133存储的值从1(即，P－1)改写为2(即，P－1+1)。
接着，PWM波形生成电路153以生成的通常脉冲在从PWM二进制计数器151输出3(即P+1)的定时下降的方式，进行通常脉冲的生成。因此，PWM波形生成电路153生成的通常脉冲的脉冲宽度为3t(即，(P+1)t)。
另一方面，PWM相位调整电路154使选择电路12选择以从第2上升点延迟了3t(即，(P(即、2)+1+累加值LL的值0)×t)的相位上升的第1基准时钟的上升沿，作为第2下降决定沿。于是，选择电路12以生成的输出脉冲的下降的边沿的定时成为从第2上升点延迟3t的定时的方式，进行输出脉冲的生成。因此，选择电路12生成的输出脉冲的脉冲宽度成为2.2t。
并且，累加电路14对累加值LL累加0.2(即，L/2)，将累加值LL设为0.2。
这里，PWM二进制计数器151由于M为6，所以持续计数直到计数值成为6。因此，PWM二进制计数器151在输出了计数值5后接着输出计数值6，然后输出初始值0。
接着，PWM波形生成电路153开始在从PWM二进制计数器151输出0的定时(图8中的第3上升点)上升的通常脉冲的输出。因此，由PWM波形生成电路153前次输出的通常脉冲的周期为7t。
接着，PWM相位调整电路154使选择电路12选择以从第3上升点延迟了0.2t(即，累加值LL的值0.2×t)的相位上升的第1基准时钟(在图8中没有图示)的上升沿，作为第3上升决定沿。于是，选择电路12以生成的输出脉冲的上升的边沿定时成为从第3上升点延迟0.2t的定时的方式，开始输出脉冲的生成。因此，选择电路12生成的输出脉冲的周期为6.4t。
接着，累加电路14将周期设定寄存器131存储的值从6(即，M－1+1)改写为5(即，M－1)，将脉冲宽度设定寄存器133存储的值从2(即，P－1+1)改写为1(即，P－1)。
以后，PWM相位调整电路154通过反复进行同样的动作，与其他电路协同而对选择电路12进行控制，以使得从选择电路12持续输出脉冲宽度为2.2t(即，(P+L/2)×t)、周期为6.4t(即，(M+L)×t)的输出脉冲。
如一边例示上述另一个具体例一边说明那样，上述结构的脉冲频率控制电路1能够根据M的值与P的值的组合，来实现各种各样的占空比的输出脉冲列的输出。
(补充)
如以上这样，作为在本申请中公开的技术的例示，对实施方式及变形例进行了说明。但是，本发明的技术并不限定于这些，对于适当进行了变更、替换、附加、省略等的实施方式也能够适用。
(1)在实施方式中，作为有关本发明的DCDC转换器的一个例子，例示图1所示的结构的DCDC转换器3进行了说明。
但是，有关本发明的DCDC转换器并不一定需要限定于图1所示的结构的DCDC转换器3。
以下，对有关本发明的DCDC转换器的其他结构进行一些例示。
图9是表示作为有关本发明的DCDC转换器的另一个例子的DCDC转换器3A的结构的框图。
如该图所示，DCDC转换器3A包括开关元件91、能量转换电路92、整流平滑电路93和微控制器2而构成。
有关实施方式1的DCDC转换器3(参照图1)是能量转换电路32包括变压器而实现的例子，相对于此，该DCDC转换器3A为能量转换电路92不包括变压器而包括线圈而实现的所谓斩波方式DCDC转换器的例子。
图10是表示作为有关本发明的DCDC转换器的再另一个例子的DCDC转换器3B的结构的框图。
如该图所示，DCDC转换器3B包括第1开关元件101A、第2开关元件101B、能量转换电路102、整流平滑电路103和微控制器2A而构成。
相对于有关实施方式1的DCDC转换器3(参照图1)是包括1个开关元件和输出1个输出脉冲列的脉冲频率控制电路1而实现的例子，该DCDC转换器3B为包括以相互不同的相位通断的2个开关元件、和从有关实施方式1的脉冲频率控制电路1变形了其一部分的功能以输出相互不同相位的2个输出脉冲列的脉冲频率控制电路1A而实现的例子。
(2)在实施方式中，作为脉冲频率控制电路1被内置在微控制器(微控制器2)中而进行了说明。
但是，有关本发明的脉冲频率控制电路并不需要一定限定于内置在微控制器中的结构。
作为一个例子，脉冲频率控制电路1也可以不包含在微控制器中，而作为单独的半导体集成电路实现，也可以内置在微控制器以外的电子零件中而实现。
产业上的可利用性
本发明能够广泛地在输出脉冲的电路中使用。
标号说明
1、1A 脉冲频率控制电路
2、2A 微控制器
3、3A、3B DCDC 转换器
11 基准时钟生成电路
12 选择电路
13 设定寄存器
14 累加电路
15 控制电路
21 比较部
22、22A 设定部
31、91、101A、101B 开关元件
32、92、102 能量转换电路
33、93、103 整流平滑电路
131 第1寄存器
132 第2寄存器
133 第3寄存器
151 PWM 二进制计数器
152 周期控制电路

Claims (10)

1.一种脉冲频率控制电路，其特征在于，
具备：
选择电路，取得并选择同一基准周期的相位相互不同的多个基准时钟；
设定寄存器，存储确定以比上述基准周期短的第1期间为单位的设定周期的信息；以及
控制电路，基于存储在上述设定寄存器中的信息，对于上述选择电路，使其从上述多个基准时钟的上升沿之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿；
上述选择电路通过依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，从而输出由该输出脉冲构成的输出脉冲列。
2.如权利要求1所述的脉冲频率控制电路，其特征在于，
上述控制电路通过生成上述基准周期的M(M是1以上的整数)倍的周期的通常脉冲，从而生成由该通常脉冲构成的通常脉冲列；
在规定的条件下，将M的值变更为I(I是1以上的整数)。
3.如权利要求1或2所述的脉冲频率控制电路，其特征在于，
上述多个基准时钟包括相位各错开上述基准周期的1/N(N是2以上的整数)的N个基准时钟；
上述第1期间是上述基准周期的1/N；
M是上述设定周期除以上述基准周期的情况下的商的整数值；
上述设定寄存器包括存储确定M的第1信息的第1寄存器、和存储确定上述商的小数值L(L是0以上不到1的小数)的第2信息的第2寄存器；
上述控制电路通过基于存储在上述第1寄存器中的第1信息，依次反复生成上述基准周期的M倍的周期的通常脉冲，从而进行上述通常脉冲列的生成；
上述脉冲频率控制电路还具备累加电路，所述累加电路基于存储在上述第2寄存器中的第2信息，每当从上述选择电路输出的输出脉冲列上升或下降，就将L/2累加，在累加了J(J是0以上的整数)次的情况下，计算累加值LL(J)；
上述控制电路基于存储在上述第2寄存器中的第2信息，通过使上述选择电路如下地进行选择而进行上述控制，即，在第K(K是0以上的整数)次，选择以从上述通常脉冲列的第1上升沿延迟了上述基准周期的LL(2×K)倍的期间的相位而上升的基准时钟的上升沿，作为上述上升决定沿，在第K+1次，选择以从接着上述第1上升沿上升的上述通常脉冲列的上升沿延迟了上述基准周期的LL(2×(K+1))倍的期间的相位而上升的基准时钟的上升沿，作为上述上升决定沿。
4.如权利要求3所述的脉冲频率控制电路，其特征在于，
上述累加电路在通过将L/2累加而使LL(J)成为1以上的情况下，(1)从该LL(J)减去1而计算出新的LL(J)，并且(2)将上述第1寄存器存储的信息从确定M的信息改写为确定M+1的信息；(3)在该改写之后，当从上述选择电路输出的输出脉冲列最初上升时，将上述第1寄存器存储的信息从确定M+1的信息改写为确定M的信息。
5.如权利要求4所述的脉冲频率控制电路，其特征在于，
M是2以上的整数；
上述设定寄存器还包括存储确定整数值P(P是1以上不到M的整数)的第3信息的第3寄存器；
上述控制电路基于存储在上述第3寄存器中的第3信息，对于上述选择电路，在使其选择了以从上述通常脉冲列的第1上升沿延迟了上述基准周期的LL(2×K)倍的期间的相位而上升的基准时钟的上升沿作为第1上升决定沿的情况下，还使其选择以从上述第1上升沿延迟了上述基准周期的P+LL(2×K+1)倍的期间的相位而上升的基准时钟的上升沿，作为与上述第1上升决定沿对应的第1下降决定沿；
上述选择电路以生成的在上述第1上升决定沿的定时上升的输出脉冲在上述第1下降决定沿的定时下降的方式，进行上述输出脉冲的生成。
6.如权利要求5所述的脉冲频率控制电路，其特征在于，
上述累加电路在通过将L/2累加而使LL(J)成为1以上的情况下，还(1)将上述第3寄存器存储的信息从确定P的信息改写为确定P+1的信息，(2)在该改写之后，当从上述选择电路输出的输出脉冲列最初上升时，将上述第3寄存器存储的信息从确定P+1的信息改写为确定P的信息。
7.如权利要求1～6中任一项所述的脉冲频率控制电路，其特征在于，
还具备根据上述基准周期的输入基准时钟生成上述选择电路取得的上述多个基准时钟的基准时钟生成电路。
8.一种微控制器，其特征在于，
具备：
权利要求1～7中任一项所述的脉冲频率控制电路；以及
设定部，向上述设定寄存器设定值。
9.一种DCDC转换器，其特征在于，
具备：
权利要求8所述的微控制器；
开关元件，根据从上述选择电路输出的输出脉冲列，通断直流的输入电压；
能量转换电路，如果被输入由上述开关元件通断的输入电压，则通过由该输入电压的电压变动导致的电流变动而产生电动势，输出与该电动势对应的电压；以及
整流平滑电路，将从上述能量转换电路输出的电压整流平滑，输出直流的输出电压；
上述微控制器还包括将上述输出电压的电位与规定的电位比较的比较部；
上述设定部基于由上述比较部进行的比较的结果而进行上述设定，以使上述输出电压的电位接近于上述规定的电位。
10.一种脉冲频率控制方法，是具备取得并选择同一基准周期的相位相互不同的多个基准时钟的选择电路、设定寄存器和控制电路的脉冲频率控制电路进行的脉冲频率控制方法，其特征在于，
包括：
设定步骤，上述设定寄存器存储确定以比上述基准周期短的第1期间为单位的设定周期的信息；
控制步骤，上述控制电路基于由上述设定步骤存储的信息，对于上述选择电路，使其从上述多个基准时钟之中，依次反复选择以上述设定周期的间隔上升的上升沿作为上升决定沿；以及
输出步骤，上述选择电路通过依次反复生成在每个选择的上升决定沿的定时上升的输出脉冲，从而输出由该输出脉冲构成的输出脉冲列。
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