JPH06188691A - パルス幅制御装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【目的】高速のクロックを用いることなく任意のパルス
幅のパルス信号を発生する。 【構成】それぞれ入力クロックＣＫの周期よりも短い遅
延時間を有する複数の遅延ゲートＤＧ０〜ＤＧｎをカス
ケード状に接続し、順次遅延した複数の出力信号ＣＫ０
〜ＣＫｎを発生する遅延ゲート回路１０を設け、複数の
出力信号の中から入力クロックＣＫを一周期分遅延させ
た信号に最も近い信号を検出し、検出した信号に対応す
る遅延ゲートよりも前段の遅延ゲートの数に対応する分
割最大数データＡ０〜Ａｘを分割データ形成回路３０に
より所望の分割数に対応して分割し、この分割データＤ
Ｄに対応して遅延ゲート回路１０から出力される複数の
出力信号ＣＫ０〜ＣＫｎの中から所望のタイミングで状
態が変化する出力信号をマルチプレクサ４０により選択
したタイミングに対応してパルス幅が制御されたパルス
信号ＯＣＫをパルス形成回路５０で形成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、任意のパルス幅のパ
ルス信号を発生するパルス幅制御装置に関し、特に、シ
ステムクロックを分割することにより任意のパルス幅の
パルス信号を発生するパルス幅制御装置に関する。

【０００２】

【従来の技術】システムクロックを分割することにより
任意のパルス幅のパルス信号を発生する処理は種々の装
置で利用されている。例えば、レーザビームプリンタの
１画素分の発光時間の制御にもシステムクロックを分割
することにより該発光時間に対応するパルス幅のパルス
信号の発生が必要になる。

【０００３】レーザビームプリンタにおいては、画デー
タに対応してレーザダイオードの発光／非発光を制御
し、このレーザダイオードから発生されたレーザ光によ
り感光体上を走査することにより感光体の露光動作を行
う。

【０００４】ここで、画データは図８（ａ）に示すが信
号Ｓ１のように、１画素分の走査期間Ｔ１毎にその走査
期間Ｔ１の全域に渡ってハイレベルまたはローレベルと
なる信号である。そして、従来のレーザビームプリンタ
におけるレーザダイオードの駆動信号は、図８（ｂ）に
示す信号Ｓ２のように、信号Ｓ１のタイミングをそのま
ま利用していた。このため、レーザダイオードの発光／
非発光の制御は、１画素分の走査期間Ｔ１を１単位とし
て行われ、発光時にはこの走査期間Ｔ１の全域に渡って
レーザダイオードを発光していた。

【０００５】ところで、感光体は、その入射光量に応じ
てその電気抵抗値が変化するものであり、したがって、
その光の入射時間に応じてその電荷の減衰量が変化す
る。

【０００６】図９は、図８（ｂ）に示すような駆動信号
Ｓ２によりレーザダイオードを駆動した場合にレーザビ
ームプリンタから得られる画像を示したもので、図８
（ａ）には１画素に対応する画像が示されている。ここ
で、斜線で示した円形の領域画実際に記録される画素で
あり、破線で示した正方形の領域が１画素分の領域であ
る。

【０００７】このように、図８（ｂ）に示すような駆動
信号Ｓ２により１画素分の走査期間Ｔ１の全域に渡って
レーザダイオードを発光させると、図８（ａ）に示すよ
うに１画素領域を全て覆う画素を記録することができる
ので、例えば、ベタ黒画像を記録する場合には、図８
（ｂ）に示すようにベタ黒画像を隙間なく記録すること
ができ、良好がベタ黒画像を得ることができる。

【０００８】しかし、例えば、ベイヤータイプのディザ
マトリクス処理などを適用した画像を記録する場合にお
いて、例えば、図８（ｃ）に示すような記録パターンを
得ようとした場合、図８（ｂ）に示すような駆動信号Ｓ
２を用いた場合、図８（ｃ）に示すように各画素の記録
が各画素領域からはみ出したものとなり、良好な階調再
現を行うことができない。

【０００９】すなわち、ディザ処理を適用した画像を記
録する場合、記録される黒の面積率で疑似的に階調表現
を行うことになるが、図８に示すように、各画素の記録
が各画素領域からはみ出していると良好な階調再現を行
うことができなくなる。

【００１０】また、図８に示すように、各画素の記録が
各画素領域からはみ出していると、細かい字などを記録
するときには、いわゆる“つぶれ”が生じ、判読できな
くなることもある。

【００１１】そこで、レーザダイオードの駆動信号を図
８（ｃ）に示す信号Ｓ３のように、ハイレベルとなる期
間を１画素分の走査期間Ｔ１より短い期間Ｔ２とするこ
とが考えられる。

【００１２】このようにすると、１画素の記録画像は図
１０（ａ）に示すように１画素領域内に収まるようにな
り、例えば、ベイヤータイプのディザマトリクス処理な
どを適用した画像を記録する場合においても、図１０
（ｂ）に示すような記録パターンが得られ、良好な中間
調再現を行うことができる。

【００１３】しかし、この場合は、例えばベタ黒画像を
記録しようとした場合、このベタ黒画像は図１０（ｃ）
に示すように各画素間に隙間が生じ、十分なベタ黒濃度
が得られなくなってしまう。

【００１４】そこで、周囲の画素情報（黒か白）に対応
してレーザダイオードを駆動する駆動信号の１画素分の
走査期間Ｔ１内のハイレベルとなる期間を可変制御する
方法が提案されている。

【００１５】すなわち、ベイヤータイプのディザマトリ
クス処理などを適用した画像や細かい字、細線などのよ
うに“つぶれ”が生じるおそれのある画像を記録する場
合は、レーザダイオードを駆動する駆動信号の１画素分
の走査期間Ｔ１内のハイレベルとなる期間を短く制御
し、ベタ黒画像のような画像を記録する場合には１画素
分の走査期間Ｔ１内のハイレベルとなる期間を十分なベ
タ黒濃度が得られように長く制御する。

【００１６】ところで、このように１画素分の走査期間
Ｔ１内のハイレベルとなる期間を可変制御する場合、一
般には、その１画素分の走査期間Ｔ１をｎ分割し、これ
をｍ倍して（ｍ／ｎ）・Ｔ１期間とするような制御が行
われる。ここで、ｎおよびｍは自然数である。

【００１７】この場合、１画素分の走査期間Ｔ１の１／
ｎの周期、すなわち走査期間Ｔ１に対応する周期の走査
クロックのｎ倍の速度のクロックを用意し、走査クロッ
クは、この走査クロックのｎ倍のクロックをカウンタ回
路等でｎ分周することにより形成する。

【００１８】図１１は、１画素分の走査期間Ｔ１の１／
８の周期、すなわち走査期間Ｔ１に対応する周期の走査
クロックの８倍の速度のクロックを用意し、この８倍の
速度のクロックから（５／８）・Ｔ１期間ハイレベルと
なる信号を形成する場合のタイミングチャートを示した
ものである。ここで、図１１（ａ）は、画素データを示
し、図１１（ｂ）は、図１１（ａ）に示した画素データ
に対応する画素クロックを示し、図１１（ｃ）は、図１
１（ｂ）に示した画素クロックの２倍の速度の２倍クロ
ックを示し、図１１（ｄ）は、図１１（ｂ）に示した画
素クロックの４倍の速度の４倍クロックを示し、図１１
（ｅ）は、図１１（ｂ）に示した画素クロックの８倍の
速度の８倍クロックを示す。ここでは、この図１１
（ｅ）に示す８倍クロックを用いて、図１１（ｆ）に示
すような（５／８）・Ｔ１期間ハイレベルとなるパルス
信号を形成する。

【００１９】この場合、図１１（ｂ）に示す画素クロッ
クの立上がりに同期して図１１（ｆ）に示す信号を立ち
上がらせるとともに、図示しないカウンタにより、図１
１（ｅ）に示す８倍クロックを計数し、その計数値が５
となったタイミングで図１１（ｆ）に示す信号を立ち下
げるように制御する。

【００２０】なお、図１１においては、（５／８）・Ｔ
１期間ハイレベルとなるパルス信号を形成するようにし
ているが、カウンタの計数値を変更することにより、走
査期間Ｔ１内で（０／８）・Ｔ１から（８／８）・Ｔ１
までの９通りにのハイレベルとなる期間を可変制御する
ことができる。

【００２１】また、制御の段階を更に細かくするには、
８倍クロックの代わりに「８」より大きい値ｎによるｎ
倍クロックを用いればよい。

【００２２】ところで、このような１画素分の走査期間
Ｔ１内のハイレベルとなる期間を可変制御する信号を用
いて、レーザビームプリンタのレーザダイオードを駆動
する構成を考えると、感光体の露光時間を任意に制御す
ることが可能になるので、これを用いて各ドットの濃度
制御を行うことができる。

【００２３】しかし、１画素分の走査期間Ｔ１内のハイ
レベルとなる期間を可変制御する信号を用いて各ドット
の濃度制御を行う場合はかなり細かい制御が必要とな
り、このためにより高速のクロックが必要となる。

【００２４】ところが、クロックを高速にするにはハー
ドウエア上から制限があり、また、この高速のクロック
で動作するカウンタを構成するのも困難になる。

【００２５】なお、上述した説明ではレーザビームプリ
ンタにおけるレーザダイオードの駆動信号を例にとって
説明したが、この例以外にもシステムクロックをｎ分割
してこの分割した期間で種々の制御を行うような装置に
おいても上記と同様の問題が生じる。

【００２６】すなわち、システムクロックをｎ分割して
この分割した期間で種々の制御を行う場合、システムク
ロックのｎ倍の速度のクロックが必要となり、ここでｎ
の値を大きくしようとすると、このｎ倍の速度のクロッ
ク速度も上昇するため、高速動作のハードウエアの構成
が困難になるという問題があった。

【００２７】

【発明が解決しようとする課題】上述の如く、システム
クロックをｎ分割してこの分割した期間で種々の制御を
行うパルス幅制御装置においては、システムクロックの
ｎ倍の速度のクロックが必要となり、ここでｎの値を大
きくしようとすると、このｎ倍の速度のクロック速度も
上昇するため、高速動作のハードウエアの構成が困難に
なるという問題があった。

【００２８】そこで、この発明は、高速のクロックを用
いることなく任意のパルス幅のパルス信号を発生するこ
とができるパルス幅制御装置を提供することを目的とす
る。

【００２９】

【課題を解決するための手段】上記目的を達成するた
め、この発明によれば、それぞれ入力クロックの周期よ
りも短い遅延時間を有する複数の遅延ゲートをカスケー
ド状に接続し、各遅延ゲートの出力から前記入力クロッ
クを各遅延ゲートの遅延時間に対応して順次遅延した複
数の出力信号を発生する遅延ゲート回路と、前記遅延ゲ
ート回路から出力される複数の出力信号の中から所望の
タイミングで状態が変化する出力信号を選択する選択回
路と、前記選択回路により選択された前記出力信号の状
態変化タイミングに対応してパルス幅が制御されたパル
ス信号を発生するパルス発生回路とを具備したことを特
徴とする。

【００３０】また、この発明によれば、それぞれ入力ク
ロックの周期よりも短い遅延時間を有する複数の遅延ゲ
ートをカスケード状に接続し、各遅延ゲートの出力から
前記入力クロックを各遅延ゲートの遅延時間に対応して
順次遅延した複数の出力信号を発生する遅延ゲート回路
と、前記遅延ゲート回路から出力される複数の出力信号
の中から前記入力クロックを一周期分遅延させた信号に
最も近い信号を検出し、該検出した信号に対応する遅延
ゲートよりも前段の遅延ゲートの数に対応する分割最大
数データを出力する分割最大数データ検出回路と、前記
分割最大数データ検出回路から出力されるデータを所望
の分割数に対応して分割して、所望の分割データを形成
する分割データ形成回路と、前記分割データ形成回路に
より形成された分割データに対応して前記遅延ゲート回
路から出力される複数の出力信号の中から所望のタイミ
ングで状態が変化する出力信号を選択する選択回路と、
前記選択回路により選択された前記出力信号の状態変化
タイミングに対応してパルス幅が制御されたパルス信号
を発生するパルス形成回路とを具備したことを特徴とす
る。

【００３１】ここで、前記分割最大数データ検出回路
は、前記遅延ゲート回路に入力される入力クロックを反
転した反転信号を形成する反転回路と、前記反転回路の
出力の立上がりで前記遅延ゲート回路から出力される複
数に出力信号をラッチするラッチ回路と、前記ラッチ回
路にラッチされた複数の信号を入力し、遅延時間の最大
の信号から順次みて初めてハイレベルからローレベルに
なる信号を検出し、該検出した信号に対応する遅延ゲー
トよりも前段の遅延ゲートの数に対応する分割最大数デ
ータを出力するエンコーダ回路とを具備して構成するこ
とができる。

【００３２】また、前記分割データ形成回路は、前記分
割最大数データ検出回路から出力される最大数データを
それぞれ所定ビット下位側にシフトする複数のシフト回
路と、前記複数のシフト回路の出力の内の少なくとも２
つの出力を加算する複数の加算回路と、所望のパルス幅
に対応して前記複数のシフト回路および前記複数の加算
回路の出力の内の１つから所望の分割データを選択する
分割データを選択回路とを具備して構成することができ
る。

【００３３】また、前記選択回路は、前記遅延ゲート回
路から出力される複数の出力信号を入力し、前記分割デ
ータ形成回路から出力される分割データに対応して前記
入力された遅延ゲート回路の複数の出力信号の中の１つ
の出力信号を選択するマルチプレクサを具備して構成す
ることができる。

【００３４】また、前記パルス発生回路は、前記遅延ゲ
ート回路の１段目遅延ゲートの出力に同期して立上が
り、前記選択回路により選択された信号の状態が変化す
るタイミングで立下がるパルス信号を発生する。

【００３５】また、前記パルス発生回路は、前記選択回
路により選択された信号の状態が変化するタイミングで
立上がり、前記遅延ゲート回路の出力信号の中の前記入
力クロックを一周期分遅延させた信号に最も近い信号の
状態が変化するタイミングで立下がるパルス信号を発生
する。

【００３６】

【作用】それぞれ入力クロックの周期よりも短い遅延時
間を有する複数の遅延ゲートをカスケード状に接続し、
各遅延ゲートの出力から入力クロックを各遅延ゲートの
遅延時間に対応して順次遅延した複数の出力信号を発生
する遅延ゲート回路を設け、この遅延ゲート回路から出
力される複数の出力信号の中から所望のタイミングで状
態が変化する出力信号を選択回路により選択し、この選
択された出力信号の状態変化タイミングに対応してパル
ス幅が制御されたパルス信号をパルス発生回路により発
生する。

【００３７】また、それぞれ入力クロックの周期よりも
短い遅延時間を有する複数の遅延ゲートをカスケード状
に接続し、各遅延ゲートの出力から前記入力クロックを
各遅延ゲートの遅延時間に対応して順次遅延した複数の
出力信号を発生する遅延ゲート回路を設け、この遅延ゲ
ート回路から出力される複数の出力信号の中から入力ク
ロックを一周期分遅延させた信号に最も近い信号を検出
し、該検出した信号に対応する遅延ゲートよりも前段の
遅延ゲートの数に対応する分割最大数データを分割最大
数データ検出回路から出力し、この分割最大数データ検
出回路から出力されるデータを分割データ形成回路によ
り所望の分割数に対応して分割して、所望の分割データ
を形成し、この分割データに対応して遅延ゲート回路か
ら出力される複数の出力信号の中から選択回路により所
望のタイミングで状態が変化する出力信号を選択し、こ
の選択された出力信号の状態変化タイミングに対応して
パルス形成回路からパルス幅が制御されたパルス信号を
発生する。

【００３８】

【実施例】以下、添付図面を参照してこの発明のパルス
幅制御装置の一実施例を詳細に説明する。

【００３９】図１は、この発明に係わるパルス幅制御装
置の一実施例の全体構成をブロック図で示したものであ
る。図１において、この実施例のパルス幅制御装置は、
遅延ゲート回路１０、分割最大数データ検出回路２０、
分割データ形成回路３０、マルチプレクサ４０、パルス
発生回路５０を具備して構成される。

【００４０】ここで、遅延ゲート回路１０は、システム
クロックＣＫを入力して、該システムクロックを該シス
テムクロックＣＫの周期よりも短い遅延時間だけ順次遅
延した複数の出力信号ＣＫ０〜ＣＫｎと、システムクロ
ックＣＫを反転した反転クロックＣＫｉを発生するもの
である。

【００４１】図２は、上記遅延ゲート回路１０の詳細構
成を示したものである。図２において、遅延ゲート回路
１０は、それぞれシステムクロックＣＫの周期よりも短
い遅延時間を有するカスケード状に接続された複数の遅
延ゲートＤＧ０〜ＤＧｎと、反転ゲートＩＮを具備して
構成される。

【００４２】システムクロックＣＫは、カスケード状に
接続された複数の遅延ゲートＤＧ０〜ＤＧｎの初段の遅
延ゲートＤＧ０に加えられるとともに、反転ゲートＩＮ
に加えられる。

【００４３】遅延ゲートＤＧ０に加えられたシステムク
ロックＣＫは、カスケード状に接続された複数の遅延ゲ
ートＤＧ０〜ＤＧｎを順次通過することにより、それぞ
れ各遅延ゲートの遅延時間だけ遅延される。これにより
遅延ゲートＤＧ０〜ＤＧｎのそれぞれの出力からそれぞ
れ各遅延ゲートの遅延時間だけ位相が異なる複数の出力
信号ＣＫ０〜ＣＫｎが出力される。

【００４４】また、反転ゲートＩＮに加えられたシステ
ムクロックＣＫはこの反転ゲートＩＮで反転されて、そ
の出力から反転クロックＣＫｉが出力される。

【００４５】この実施例においては、上記遅延ゲート回
路１０の出力に基づき任意のパルス幅のパルス信号を形
成する。

【００４６】遅延ゲート回路１０から出力された複数の
出力信号ＣＫ０〜ＣＫｎおよび反転クロックＣＫｉは分
割最大数データ検出回路２０に加えられる。

【００４７】分割最大数データ検出回路２０は、遅延ゲ
ート回路１０から出力される複数の出力信号ＣＫ０〜Ｃ
Ｋｎの中からシステムクロックＣＫを一周期分遅延させ
た信号に最も近い信号を検出し、該検出した信号に対応
する遅延ゲートの前段の遅延ゲートの数に対応する分割
最大数データを出力する。

【００４８】この分割最大数データ検出回路２０の詳細
は図３に示される。図３において、分割最大数データ検
出回路２０は、フリップフロップ回路２１とエンコーダ
回路２２から構成される。

【００４９】フリップフロップ回路２１は、遅延ゲート
回路１０から出力される複数の出力信号ＣＫ０〜ＣＫｎ
および反転クロックＣＫｉを入力し、複数の出力信号Ｃ
Ｋ０〜ＣＫｎのそれぞれの状態を反転クロックＣＫｉの
立上がりのタイミングで保持する。

【００５０】エンコーダ回路２２は、フリップフロップ
回路２１に保持された複数の出力信号ＣＫ０〜ＣＫｎの
それぞれの状態を示す信号を入力し、この複数の出力信
号ＣＫ０〜ＣＫｎのそれぞれの状態の内の最上位のロー
レベルの信号を検出し、このローレベルの信号に対応す
る出力信号ＣＫ０〜ＣＫｎを示す信号をバイナリコード
で信号線Ａ０〜Ａｘに出力する。

【００５１】この分割最大数データ検出回路２０具体的
動作を図４に示したタイミングチャートおよび図５に示
したテーブルを参照して更に説明する。遅延ゲート回路
１０から出力される複数の出力信号ＣＫ０〜ＣＫｎが図
４に示すように、ＣＫ０、…、ＣＫ８、…、ＣＫ１６、
…、ＣＫ２４、…、ＣＫ３２、…、ＣＫ４０、…、ＣＫ
４８、…、ＣＫ５６、…、ＣＫ６４、…のような波形に
なり、これらの出力信号ＣＫ０〜ＣＫｎが反転クロック
ＣＫｉの立上がりのタイミングでフリップフロップ回路
２１に保持されたとする。この場合、複数の出力信号Ｃ
Ｋ０〜ＣＫｎの内の信号ＣＫ６４が最上位のローレベル
の信号となり、これを示す信号がエンコーダ回路２２に
加えられる。

【００５２】エンコーダ回路２２には、図５に示すよう
な、最上位がローレベルとなる信号とこの信号を示すバ
イナリコードＡ０〜Ａｘを記憶するテーブルが設けられ
ており、ここで、バイナリコードＡ０〜Ａｘが６ビット
の信号であるとすると、この場合、エンコーダ回路２２
は、バイナリコードＡ０〜Ａｘとして信号ＣＫ６４を示
す“１１１０００”を出力する。すなわち、この場合、
システムクロックＣＫを一周期分遅延させた信号に最も
近い信号として信号ＣＫ６４が検出され、エンコーダ回
路２２からは、この信号ＣＫ６４を示す“１１１００
０”が出力される。

【００５３】分割最大数データ検出回路２０から出力さ
れた分割最大数データであるバイナリコードＡ０〜Ａｘ
は分割データ形成回路３０に加えられる。

【００５４】分割データ形成回路３０は、分割最大数デ
ータ検出回路２０から出力されるバイナリコードＡ０〜
Ａｘを所望の分割数に対応して分割して、所望の分割デ
ータを形成する。

【００５５】この分割データ形成回路３０の詳細は図６
に示される。図６に示す分割データ形成回路３０は、入
力されたバイナリコードＡ０〜Ａｘから１／８、２／
８、３／８、４／８、５／８、６／８、７／８、８／８
の分割データを得る構成を示したもので、右３ビットシ
フト回路３１、右２ビットシフト回路３２、右１ビット
シフト回路３３、加算器３４〜３７、セレクタ３８から
構成される。

【００５６】分割最大数データ検出回路２０から出力さ
れるバイナリコードＡ０〜Ａｘは、右３ビットシフト回
路３１、右２ビットシフト回路３２、右１ビットシフト
回路３３に加えられ、それぞれ、１／８、１／４、１／
２の分割データを求め、この１／８、１／４、１／２の
分割データを加算器３４〜３７で適宜加算することによ
り１／８〜８／８の分割データを求める。

【００５７】この演算の様子を示すと以下のようにな
る。

【００５８】 １／８＝１／８ ２／８＝１／４ ３／８＝１／４＋１／８ ４／８＝１／２ ５／８＝１／２＋１／８ ６／８＝１／２＋１／４ ７／８＝１／２＋１／４＋１／８ ８／８＝１ すなわち、１／８の分割データは、右３ビットシフト回
路３１の出力をセレクタ３８で選択することにより求
め、２／８の分割データは、右２ビットシフト回路３２
の出力をセレクタ３８で選択することにより求め、３／
８の分割データは、右３ビットシフト回路３１の出力と
右２ビットシフト回路３２の出力を加算する加算器３４
の出力をセレクタ３８で選択することにより求め、４／
８の分割データは、右１ビットシフト回路３３の出力を
セレクタ３８で選択することにより求め、５／８の分割
データは、右３ビットシフト回路３１の出力と右１ビッ
トシフト回路３３の出力を加算する加算器３５の出力を
セレクタ３８で選択することにより求め、６／８の分割
データは、右２ビットシフト回路３２の出力と右１ビッ
トシフト回路３３の出力を加算する加算器３６の出力を
セレクタ３８で選択することにより求め、７／８の分割
データは、右３ビットシフト回路３１の出力と右２ビッ
トシフト回路３２の出力と右１ビットシフト回路３３の
出力を加算する加算器３７の出力をセレクタ３８で選択
することにより求め、８／８はの分割データはバイナリ
コードＡ０〜Ａｘをセレクタ３８で直接選択することに
より求める。なお、上記セレクタ３８における選択はセ
レクタ３８に外部から加えられるデータＷＤにより制御
される。

【００５９】例えば、システムクロックＣＫを一周期分
遅延させた信号に最も近い信号として信号ＣＫ６４が検
出された場合は、分割最大数データ検出回路２０からこ
の信号ＣＫ６４を示すバイナリコード“１１１０００”
が出力され、分割データ形成回路３０からは、１／８、
２／８、３／８、４／８、５／８、６／８、７／８、８
／８に対応してそれぞれ１０進数７、１４、２１、２
８、３５、４２、４９、５６を示す分割データＤＤ、す
なわち“０００１１１”、“００１１１０”、“０１０
１０１”、“０１１１００”、“１０００１１”、“１
０１０１０”、“１１０００１”、“１１１０００”が
出力される。

【００６０】分割データ形成回路３０により形成された
分割データＤＤはマルチプレクサ４０に加えられる。

【００６１】マルチプレクサ４０は、分割データ形成回
路３０により形成された分割データＤＤに対応して遅延
ゲート回路１０から出力される複数の出力信号ＣＫ０〜
ＣＫｎの中から所望のタイミングで状態が変化する出力
信号を選択する。

【００６２】例えば、分割データ形成回路３０により形
成された分割データＤＤが“０００１１１”の場合は出
力信号ＣＫ７を選択し、“００１１１０”の場合は出力
信号ＣＫ１４を選択し、“０１０１０１”の場合は出力
信号ＣＫ２１を選択し、“０１１１００”の場合は出力
信号ＣＫ２８を選択し、“１０００１１”の場合は出力
信号ＣＫ３５を選択し、“１０１０１０”の場合は出力
信号ＣＫ４２を選択し、“１１０００１”の場合は出力
信号ＣＫ４９を選択し、“１１１０００”の場合は出力
信号ＣＫ５６を選択する。

【００６３】マルチプレクサ４０で選択された遅延ゲー
ト回路１０からの出力信号ＣＫ０〜ＣＫｎは信号ＹＣＫ
としてパルス発生回路５０に加えられる。

【００６４】パルス発生回路５０は、マルチプレクサ４
０により選択された信号ＹＣＫの状態変化タイミングに
対応してパルス幅が制御されたパルス信号を発生する。

【００６５】すなわち、パルス発生回路５０には、上記
信号ＹＣＫとともに遅延ゲート回路１０から出力された
出力信号ＣＫ０が加えられており、信号ＣＫ０の立上が
りのタイミングで立上がり、信号ＹＣＫの立上がりのタ
イミングで立下がる信号ＯＣＫを出力する。このパルス
発生回路５０としては図７に示すようなフリップフロッ
プ回路５１から構成することができる。

【００６６】図７に示すパルス発生回路５０において
は、フリップフロップ回路５１のセット端子Ｓに信号Ｃ
Ｋ０が加えられ、リセット端子Ｒに信号ＹＣＫが加えら
れ、その出力端子Ｑから信号ＯＣＫが出力される。

【００６７】したがって、パルス発生回路５０から出力
される信号ＯＣＫを用いて、例えばレーザビームプリン
タのレーザダイオードの駆動信号とすれば、１画素分の
走査期間を任意に分割したパルス信号を形成することが
でき、これにより露光時間の任意の制御が可能になる。
しかもこの場合、高速のクロックを必要としない。

【００６８】なお、上記実施例の場合、１画素分の走査
期間における前半で露光時間の制御が行われるが、例え
ば、信号ＹＣＫの立上がりのタイミングで露光開始を制
御し、ＣＫ５６の立上がりのタイミングで露光終了を制
御すれば１画素分の走査期間における後半で露光時間の
制御することも可能である。

【００６９】また、上記実施例ではシステムクロックを
８分割する場合を示したが、これ以上に分割することも
可能である。

【００７０】また、分割最大数データ検出回路２０の出
力を図示しない制御バスと接続し、そのデータを元に分
割データを形成して、マルチプレクサ４０に供給するよ
うに構成してもよい。

【００７１】また、遅延ゲート回路１０に用意する遅延
ゲートの数（ｎ＋１）は最終段の遅延ゲートでシステム
クロックＣＫの１周期分以上遅れる個数でよい。その個
数は上記条件を満足する最低個数でもよいし、それ以上
であってもよい。すなわち、（システムクロックＣＫの
１周期）≦（ｎ＋１）×（１遅延ゲートの遅延時間）の
条件を満足すればよい。

【００７２】また、図２に示す１つの遅延ゲートを複数
の遅延ゲートから構成して各遅延ゲートＤＧ０〜ＤＧｎ
の遅延時間を大きくするように構成してもよい。

【００７３】また、上記実施例では、この発明をレーザ
ビームプリンタのレーザダイオードの駆動信号の制御に
適用する場合について述べてきたが、他のシステムにお
いても同様に適用することができる。例えば、１クロッ
ク内を分割してその各々の部分で複数のメモリのリード
／ライトを行うような多重制御を行うシステムにも同様
に適用することができる。

【００７４】また、図１に示したマルチプレクサ４０を
複数用意して同時に複数のタイミングクロックを利用で
きるように構成してもよい。

【００７５】また、レーザビームプリンタ以外にも、サ
ーマルプリンタ、インクジェットプリンタ、ＬＥＤプリ
ンタ、ＬＣＲプリンタなどの他の電子写真記録装置およ
び静電記録装置にも適用可能である。

【００７６】その他、この発明の要旨を逸脱しない範囲
において種々の変形、実施、応用が可能である。

【００７７】

【発明の効果】以上説明したようにこの発明によれば、
システムクロックをｎ倍にしなくともクロックのｎ分割
が可能になるので、むやみに回路の動作クロックを上げ
る必要がなくなり、高速動作のハードウエアを特に設け
る必要がなくなる。

【００７８】また、クロックのｎ分割を行う場合にシス
テムクロックをｎ倍にしなくてもよいので、本来のシス
テムクロックの高速化を図ることが可能になる。

【００７９】また、クロックの分割幅も遅延ゲートの遅
延時間まで小さくすることができるので、より細かな分
割制御が可能になる。

【図面の簡単な説明】

【図１】この発明に係わるパルス幅制御装置の一実施例
の全体構成を示すブロック図。

【図２】図１に示した遅延ゲート回路の詳細構成を示す
回路図。

【図３】図１に示した分割最大数データ検出回路の詳細
構成を示すブロック図。

【図４】図３に示した分割最大数データ検出回路の動作
を説明するためのタイミングチャート。

【図５】図３に示した分割最大数データ検出回路の動作
を説明するためのテーブルを示す図。

【図６】図１に示した分割データ形成回路の詳細構成を
示すブロック図。

【図７】図１に示したパルス発生回路の詳細構成を示す
ブロック図。

【符号の説明】 １０ 遅延ゲート回路 ２０ 分割最大数データ検出回路 ３０ 分割データ形成回路 ４０ マルチプレクサ ５０ パルス発生回路 ＤＧ０〜ＤＧｎ 遅延ゲート ２１ フリップフロップ回路 ２２ エンコーダ回路 ３１ 右３ビットシフト回路 ３２ 右２ビットシフト回路 ３３ 右１ビットシフト回路 ３４〜３７ 加算器 ３８ セレクタ ５１ フリップフロップ回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 それぞれ入力クロックの周期よりも短い
   遅延時間を有する複数の遅延ゲートをカスケード状に接
   続し、各遅延ゲートの出力から前記入力クロックを各遅
   延ゲートの遅延時間に対応して順次遅延した複数の出力
   信号を発生する遅延ゲート回路と、 前記遅延ゲート回路から出力される複数の出力信号の中
   から所望のタイミングで状態が変化する出力信号を選択
   する選択回路と、 前記選択回路により選択された前記出力信号の状態変化
   タイミングに対応してパルス幅が制御されたパルス信号
   を発生するパルス発生回路とを具備したことを特徴とす
   るパルス幅制御装置。
2. 【請求項２】 それぞれ入力クロックの周期よりも短い
   遅延時間を有する複数の遅延ゲートをカスケード状に接
   続し、各遅延ゲートの出力から前記入力クロックを各遅
   延ゲートの遅延時間に対応して順次遅延した複数の出力
   信号を発生する遅延ゲート回路と、 前記遅延ゲート回路から出力される複数の出力信号の中
   から前記入力クロックを一周期分遅延させた信号に最も
   近い信号を検出し、該検出した信号に対応する遅延ゲー
   トよりも前段の遅延ゲートの数に対応する分割最大数デ
   ータを出力する分割最大数データ検出回路と、 前記分割最大数データ検出回路から出力されるデータを
   所望の分割数に対応して分割して、所望の分割データを
   形成する分割データ形成回路と、 前記分割データ形成回路により形成された分割データに
   対応して前記遅延ゲート回路から出力される複数の出力
   信号の中から所望のタイミングで状態が変化する出力信
   号を選択する選択回路と、 前記選択回路により選択された前記出力信号の状態変化
   タイミングに対応してパルス幅が制御されたパルス信号
   を発生するパルス形成回路とを具備したことを特徴とす
   るパルス幅制御装置。
3. 【請求項３】 前記分割最大数データ検出回路は、 前記遅延ゲート回路に入力される入力クロックを反転し
   た反転信号を形成する反転回路と、 前記反転回路の出力の立上がりで前記遅延ゲート回路か
   ら出力される複数に出力信号をラッチするラッチ回路
   と、 前記ラッチ回路にラッチされた複数の信号を入力し、遅
   延時間の最大の信号から順次みて初めてハイレベルから
   ローレベルになる信号を検出し、該検出した信号に対応
   する遅延ゲートよりも前段の遅延ゲートの数に対応する
   分割最大数データを出力するエンコーダ回路とを具備す
   ることを特徴とする請求項２のパルス幅制御装置。
4. 【請求項４】 前記分割データ形成回路は、 前記分割最大数データ検出回路から出力される最大数デ
   ータをそれぞれ所定ビット下位側にシフトする複数のシ
   フト回路と、 前記複数のシフト回路の出力の内の少なくとも２つの出
   力を加算する複数の加算回路と、 所望のパルス幅に対応して前記複数のシフト回路および
   前記複数の加算回路の出力の内の１つから所望の分割デ
   ータを選択する分割データを選択回路とを具備すること
   を特徴とする請求項２のパルス幅制御装置。
5. 【請求項５】 前記選択回路は、 前記遅延ゲート回路から出力される複数の出力信号を入
   力し、前記分割データ形成回路から出力される分割デー
   タに対応して前記入力された遅延ゲート回路の複数の出
   力信号の中の１つの出力信号を選択するマルチプレクサ
   を具備することを特徴とする請求項２のパルス幅制御装
   置。
6. 【請求項６】 前記パルス発生回路は、 前記遅延ゲート回路の１段目遅延ゲートの出力に同期し
   て立上がり、前記選択回路により選択された信号の状態
   が変化するタイミングで立下がるパルス信号を発生する
   ことを特徴とする請求項２のパルス幅制御装置。
7. 【請求項７】 前記パルス発生回路は、 前記選択回路により選択された信号の状態が変化するタ
   イミングで立上がり、前記遅延ゲート回路の出力信号の
   中の前記入力クロックを一周期分遅延させた信号に最も
   近い信号の状態が変化するタイミングで立下がるパルス
   信号を発生することを特徴とする請求項２のパルス幅制
   御装置。