JPH0637608A - パルス幅変調回路 - Google Patents

Abstract

(57)【要約】 【目的】本発明は、パルス幅変調回路において、パルス
周期の任意の時点より任意の幅の出力パルスを出力させ
る。 【構成】パルス周期Ｔに対応する遅延手段を複数段の遅
延出力段５及び６に分割することにより、各遅延出力段
５及び６への制御パルスＣＬＫＰの入力前に各遅延出力
手段５及び６の遅延時間をそれぞれ設定することができ
る。この各遅延出力段５及び６より出力される遅延制御
パルスＲＳ１及びＲＳ２に基づいてラツチ手段４の立ち
上げ又は立ち下げを制御することにより、各パルス期間
の開始時にオフセツトパルスや空白期間を発生させるこ
となく任意の時点より任意のパルス幅の出力パルスを出
力することができる。

Description

【発明の詳細な説明】

【０００１】

【目次】以下の順序で本発明を説明する。 産業上の利用分野 従来の技術（図１３） 発明が解決しようとする課題（図１４及び図１５） 課題を解決するための手段（図１、図２、図５〜図８） 作用（図３、図４、図９〜図１２） 実施例（図１〜図１２） （１）第１の実施例（図１〜図４） （２）第２の実施例（図５〜図１２） （３）他の実施例 発明の効果

【０００２】

【産業上の利用分野】本発明はパルス幅変調回路に関
し、例えばレーザビームプリンタに用いられるものに適
用して好適なものである。

【０００３】

【従来の技術】従来、任意の文字や図形を高品質で印刷
するプリンタ装置にはいわゆるレーザビームプリンタが
あり、文字や図形に対応する出力情報をレーザ光によつ
て光導電体ドラムに書き込み、当該光導電体ドラムに書
き込まれた画像を電子写真方式によつて印刷するように
なされている。

【０００４】一般にこの種のレーザビームプリンタは出
力パルスの立ち上げ及び立ち下げのタイミングを制御す
るパルス発生回路を内蔵し、パルス周期Ｔごとに立ち上
げられるレーザパルスＰＯを設定データによつて指定さ
れるタイミングで立ち下げることによりパルス幅を調整
して階調を表現するようになされている。

【０００５】すなわちパルス発生回路は最大出力パルス
幅ＰＷ０（パルス周期Ｔの全期間に亘つてレーザ光を出
力した場合のパルス幅）を構成する２５６（＝２の８
乗）個の単位パルスＰ１〜Ｐ２５６のうち立ち下げ位置
を８ビツトで与えられる選択データをデコードすること
によつて選択し、任意のパルス幅の出力パルスを得るよ
うになされている（図１３）。

【０００６】因にこのレーザパルスＰＯの立ち下げ位置
の選択は直列接続された２５６段の遅延素子の各出力端
より出力される遅延出力より１つの遅延出力を選択する
ことによりなされており、一般にこの遅延出力の選択に
はプログラマブル遅延回路が広く用いられている。

【０００７】

【発明が解決しようとする課題】ところでこのようにプ
ログラマブル遅延回路を用いてパルス周期Ｔごとに出力
される出力パルスの立ち下げ位置を設定しようとする
と、選択データをデコードするために一定時間Δｔが必
要となり出力パルスがないにもかかわらず各期間の開始
位置より一定期間Δｔに亘つて出力パルスが出力された
り（図１４）、逆に出力パルスがあるにもかかわらず一
定期間Δｔに亘つて出力パルスが出力されないことがあ
つた（図１５）。

【０００８】そこで最大出力パルス幅ＰＷ０を有効に利
用するため２５６段の遅延素子が直列接続された遅延回
路段を複数段並列に設け、各遅延回路段を相補的に動作
させることによつてデコードに要する時間を確保するこ
とが考えられているが、この場合には同じ性能の遅延回
路段が複数必要になつて素子数や消費電力が増大すると
いう問題があつた。

【０００９】またこれらのレーザビームプリンタでは出
力パルスのパルス幅によつて階調を表現するようになさ
れているが、パルス幅の広い出力パルスに続いてパルス
幅の短い出力パルスが連続する場合には（図１６）、視
覚上パルス幅の短い出力パルスがパルス幅の広い出力パ
ルスと一体であるかのように錯覚され、正確な階調表現
ができないという問題があつた。

【００１０】本発明は以上の点を考慮してなされたもの
で、出力パルスのブランク期間やオフセツトパルスをな
くすと共に正確な階調表現を少ない素子数で実現するこ
とができるパルス幅変調回路を提案しようとするもので
ある。

【００１１】

【課題を解決するための手段】かかる課題を解決するた
め本発明においては、所定周期Ｔごと入力される制御パ
ルスＣＬＫＰを遅延手段を介して任意の時間遅延し、当
該遅延制御パルスに基づいてラツチ手段４の立ち上げ又
は立ち下げを制御することにより出力パルスＤＯのパル
ス幅を変調して出力するパルス幅変調回路１において、
遅延手段を複数段の遅延出力段５及び６に分割すること
によりパルス周期Ｔを複数区間に分割し、各遅延出力段
５及び６より出力される遅延制御パルスＲＳ１及びＲＳ
２に基づいてラツチ手段４の立ち上げ又は立ち下げを制
御するようにする。

【００１２】また本発明においては、所定周期Ｔごと入
力される制御パルスＣＬＫＰを遅延手段を介して任意の
時間遅延し、当該遅延制御パルスに基づいてラツチ手段
４に供給し、ラツチ手段４の立ち上げ又は立ち下げを制
御することにより出力パルスＤＯのパルス幅を変調して
出力するパルス幅変調回路１において、パルス周期Ｔを
ｎ分割し、当該各期間に入力される制御パルスを任意の
時間遅延して出力するｎ段の遅延出力段５及び６と、各
遅延出力段５及び６に該当する各期間の開始前に当該遅
延出力段５及び６の遅延時間を予め設定するｎ段のデコ
ーダ手段８及び９と、遅延出力段５及び６の各期間にお
ける遅延制御パルスの出力終了後、該当するデコーダ手
段８及び９に次周期の選択データＰＷＤをそれぞれ供給
するｎ＋１段のレジスタ手段１０、１１、１２とを備
え、ラツチ手段４は、初段のデコーダ手段５に入力され
る制御パルスＣＬＫＰ及びｎ段の遅延出力段５及び６に
より所定時間遅延された遅延制御パルスＲＳ１及びＲＳ
２に基づいてパルス周期Ｔの始点を基準とする任意のパ
ルス幅の出力パルスを出力するようにする。

【００１３】さらに本発明においては、所定周期Ｔごと
入力される制御パルスＣＬＫＰを遅延手段を介して任意
の時間遅延し、当該遅延制御パルスに基づいてラツチ手
段４の立ち上げ又は立ち下げを制御することにより出力
パルスＤＯのパルス幅を変調して出力するパルス幅変調
回路２１において、クロツク信号ＣＬＫのパルス幅を当
該パルス周期Ｔに対して十分狭く圧縮し、制御パルスＣ
ＬＫＰとして出力するパルス幅圧縮手段２２と、パルス
周期Ｔを前半周期及び後半周期にそれぞれ分割し、当該
各期間において入力端より入力される制御パルスＣＬＫ
Ｐを任意の時間遅延して遅延出力パルスＲＳ１及びＲＳ
２として出力する第１及び第２の遅延出力段２４及び２
５と、第１及び第２の遅延出力段２４及び２５の遅延時
間をそれぞれ設定する第１及び第２のデコーダ手段２７
及び２８と、出力パルスＤＯのパルス幅を設定する選択
データＰＷＤを入力し、当該選択パルスＰＷＤに対応す
る出力パルスＤＯをパルス周期Ｔの中点Ｔ／２を基準に
ほぼ対称となる位置に再配置する第１及び第２のパルス
位置変更データを第１及び第２のデコーダ手段２７及び
２８に供給する第１及び第２のパルス位置設定手段３０
及び３１とを備えるようにする。

【００１４】

【作用】パルス周期Ｔに対応する遅延手段を複数段の遅
延出力段５及び６に分割し、各遅延出力段５及び６より
出力される遅延制御パルスＲＳ１及びＲＳ２に基づいて
ラツチ手段４の立ち上げ又は立ち下げを制御することに
より各遅延出力段５及び６への制御パルスＣＬＫＰの入
力前に各遅延出力手段５及び６の遅延時間を設定するこ
とができ、任意の時点より任意のパルス幅の出力パルス
を出力することができる。これにより各パルス期間の開
始時におけるオフセツトパルスの発生や空白期間の発生
を有効に回避することができる。

【００１５】また第１及び第２のパルス位置設定手段３
０及び３１によつて設定された第１及び第２のパルス位
置変更データを第１及び第２のデコーダ手段２７及び２
８に供給し、当該第１及び第２のパルス位置変更データ
によつて与えられる遅延時間をパルス周期Ｔの前半周期
及び後半周期にそれぞれ対応する第１及び第２の遅延出
力段２４及び２５に供給することにより、第１及び第２
の遅延出力段２４及び２５に入力される制御パルスＣＬ
ＫＰの遅延時間を制御し、ラツチ手段４より出力される
出力パルスＤＯをパルス周期Ｔの中点Ｔ／２を基準とし
てほぼ対称となる位置に再配置することができる。これ
によりパルス幅の長い出力パルスに続いてパルス幅の短
い出力パルスが出力される場合にも出力パルスの階調を
忠実に再現することができる。

【００１６】

【実施例】以下図面について、本発明の一実施例を詳述
する。

【００１７】（１）第１の実施例 図１において１は全体としてパルス幅変調回路を示し、
パルス周期の前半期間と後半期間に対応して２段のプロ
グラマブル遅延回路を設けて直列接続し、各プログラマ
ブル遅延回路の遅延時間をそれぞれ他方の動作中に設定
することにより、パルス周期の開始点における空白期間
の発生やオフセツトパルスの発生をなくすようになされ
ている。

【００１８】すなわちパルス幅変調回路１は出力パルス
の最大出力パルス幅ＰＷ０を設定するパルス周期Ｔのク
ロツク信号ＣＬＫをパルスシエイパ２に入力するように
なされており、当該パルスシエイパ２において後段のＲ
Ｓ（リセツトセツト）−フリツプフロツプ回路の出力状
態を短時間で切り換えることができるようにパルス幅の
狭いクロツクパルスＣＬＫＰを生成するようになされて
いる。

【００１９】パルス幅変調回路１は当該クロツクパルス
ＣＬＫＰをアンド回路３を介してＲＳ−フリツプフロツ
プ回路４に供給することにより出力パルスＤＯを論理
「Ｈ」に立ち上げ、また２段のプログラマブル遅延回路
５、６及びオア回路７を介して所定時間遅延されたクロ
ツクパルスＣＬＫＰをＲＳ−フリツプフロツプ４に供給
することにより出力パルスＤＯを論理「Ｌ」に立ち下げ
るようになされている。

【００２０】このとき前段及び後段のプログラマブル遅
延回路５及び６は、それぞれ出力パルスＤＯの立ち下げ
位置を設定する１２８個の選択ゲートＧ１〜Ｇ１２８及
びＧ１２９〜Ｇ２５６とリセツトパルスの出力の禁止を
設定する禁止ゲートＧ２５７によつて構成されており、
各ゲートを選択する選択トランジスタＱＳ１〜ＱＳ２５
７のエミツタに電流源５Ａ及び６Ａを共通に接続するよ
うになされている（図２）。

【００２１】因に各選択ゲートＧ１〜Ｇ２５６及び禁止
ゲートＧ２５７は一対のＮＰＮ型トランジスタＱＮＡ、
ＱＮＢ（Ｎ＝１〜２５７）でなる差動対によつて構成さ
れ、入力信号を最小単位時間Ｔ０（＝Ｔ／２５６）づつ
遅延して出力するバツフアアンプＡＰ１〜ＡＰ２５６を
介して駆動されるようになされている。

【００２２】また各選択ゲートＧ１〜Ｇ２５６及び禁止
ゲートＧ２５７を構成する差動対のコレクタにはカスコ
ードトランジスタＱＣ１、ＱＣ２を介して負荷抵抗Ｒ１
及びＲ２が接続されており、遅延時間設定データＳ１、
Ｓ２によつて選択された選択ゲートより段数分遅延され
たクロツクパルスＣＬＫＰを負荷抵抗Ｒ２よりバツフア
アンプＡＰ０を介してオア回路７にリセツト入力ＲＳ１
及びＲＳ２としてそれぞれ供給するようになされてい
る。

【００２３】因にこの実施例の場合、禁止ゲートＧ２５
７には非反転入力端に常に論理「Ｌ」の電位が与えられ
る差動アンプＡＰ１２８より出力電位が与えられるよう
になされており、当該禁止ゲートＧ２５７が選択された
場合には常に論理「Ｌ」のリセツト信号ＲＳ１及びＲＳ
２が出力されるようになされている。

【００２４】このプログラマブル遅延回路５及び６の遅
延時間の切り換えは２組のデコーダ８及び９と当該デコ
ーダ８及び９に入力されるパルス幅設定データＰＷＤを
一時的に保持する３段のレジスタ１０、１１、１２によ
つて制御されるようになされている。

【００２５】このときのデコーダ８及び９は入力される
パルス幅設定データＰＷＤの最上位ビツトが論理「１」
か「０」かに基づいて出力パルスを立ち下げるリセツト
信号ＲＳ１又はＲＳ２をプログラマブル遅延回路５又は
６のいづれより出力するかを判別するようになされてい
る。

【００２６】すなわちパルス幅変調回路１は、クロツク
信号ＣＬＫの立ち上がりのタイミングで次の周期に出力
する出力パルスＤＯのパルス幅を設定する８ビツトのパ
ルス幅設定データＰＷＤを１段目のレジスタ１０に取り
込み、前段のプログラマブル遅延回路５の処理が終了し
た時点（現周期における出力パルスの前半周期が終了し
た時点）で２段目のレジスタ１１のデータ値を当該パル
ス幅設定データＰＷＤに書き換えるようになされてい
る。

【００２７】続いて前段のデコーダ８は当該第２のレジ
スタ１１に新たに記憶された次周期のパルス幅設定デー
タＰＷＤを順次入力し、パルス幅設定データＰＷＤの最
上位ビツトが論理「１」か否かを判別する。

【００２８】このとき最上位ビツトが論理「１」の場合
には前半周期で出力パルスが立ち下がるものと判別して
１２８（＝２の７乗）通りの選択ゲートのうち設定され
たタイミングに対応する選択トランジスタのみ論理
「Ｈ」に立ち上げる選択データＳ１を次周期のクロツク
パルスＣＬＫＰの入力前に前段のプログラマブル遅延回
路５に供給する。

【００２９】これに対して第３のレジスタ１２は後段の
プログラマブル遅延回路６の処理が終了した時点（前周
期における出力パルスの後半周期が終了した時点）、す
なわちクロツクパルスＣＬＫＰが入力される時点で第２
のレジスタ１１に記憶されているパルス幅設定データＰ
ＷＤを順次入力し、データ値を当該パルス幅設定データ
ＰＷＤに書き換えるようになされている。

【００３０】同様に後段のデコーダ９は第３のレジスタ
１２より新たに記憶されたパルス幅設定データＰＷＤを
読み込むと、最上位ビツトが論理「０」か否かを判別
し、論理「０」の場合には後半周期で出力パルスが立ち
下がるものと判別して１２８（＝２の７乗）通りの選択
ゲートのうち選択されたタイミングに対応する選択トラ
ンジスタのみを論理「Ｈ」に立ち上げる選択データＳ２
を前半周期の処理が終了する前に求めてプログラマブル
遅延回路６に供給する。

【００３１】このように出力パルスの立ち下げ位置の設
定を出力パルスの前半周期と後半周期に分割し、２分の
１周期づれた期間において一方の立ち下げ位置を交互に
デコードし、リセツト信号の立ち下げ位置を予め選択す
ることにより、特に出力パルスの開始時においてデコー
ドの遅れにより生じていたブランク期間をなくすことが
でき、図３（Ａ）及び（Ｂ）に示すようにクロツク周期
Ｔの全期間を有効に利用することができる。

【００３２】またパルス幅変調回路１は、第２のレジス
タ１１に記憶される８ビツトのパルス幅データＰＷＤの
オア論理積をオア回路１３を介してＲＳ−フリツプフロ
ツプ回路４のセツト入力端を制御するアンド回路３に供
給するようになされており、当該論理積の入力後続いて
入力されるクロツクパルスＣＬＫＰとの論理積をとるよ
うなされている。

【００３３】これによりパルス幅変調回路１は、出力パ
ルスの出力を禁止する８ビツト全てが論理「０」（すな
わち「００００００００」）のパルス幅データＰＷＤが
入力された場合には、アンド回路３の出力を論理「Ｌ」
としてＲＳ−フリツプフロツプ回路４をセツト状態に制
御させないことにより、各パルス周期の先頭位置に不要
な出力パルスが立ち上がるおそれを有効に回避すること
ができるようになされている。

【００３４】以上の構成おいて、パルス幅変調回路１は
図４に示すタイミングチヤートに従つて任意のパルス幅
の出力パルスＤＯをＲＳ−フリツプフロツプ４より出力
させる。

【００３５】すなわちパルス幅変調回路１は、周期Ｔの
クロツク信号ＣＬＫ（図４（Ａ））をパルスシエイパ２
及び第１のレジスタ１０に入力し、デユーテイ比を変更
してパルス幅の狭いクロツクパルスＣＬＫＰ（図４
（Ｂ））を発生させると共に次周期のパルス幅を設定す
るパルス幅データＰＷＤ（図４（Ｃ））を読み込んで記
憶させる（図４（Ｄ））。

【００３６】この実施例の場合、第１の期間Ｔ１におけ
るクロツク信号ＣＬＫの立ち上がり時には、第２のレジ
スタ１１には現周期の出力パルスＤＯのパルス幅を設定
する論理「００（Ｈ）」のパルス幅データＰＷＤが記憶
されており、次周期の出力パルスのパルス幅を設定する
論理「ＦＦ（Ｈ）」のパルス幅データＰＷＤがクロツク
信号ＣＬＫの立ち上がりのタイミングで第１のレジスタ
１０に新たに格納される。

【００３７】続いてパルス幅変調回路１は、クロツクパ
ルスＣＬＫＰがパルスシエイパ２より出力されると、第
３のレジスタ１２に当該クロツクパルスＣＬＫＰの立ち
上がりのタイミングで第２のレジスタに記憶されている
現周期のパルス幅を設定する論理「００（Ｈ）」のパル
ス幅データＰＷＤを読み込ませる（図４（Ｇ））。

【００３８】因に期間Ｔ１のクロツクパルスＣＬＫＰは
アンド回路３を介してＲＳ−フリツプフロツプ回路４に
供給されるが、第２のレジスタ１１に記憶されているパ
ルス幅データＰＷＤが論理「００（Ｈ）」（図４
（Ｆ））と出力パルスの出力を禁止しているためＲＳ−
フリツプフロツプ回路４はセツトされずパルス幅変調出
力ＤＯ（図４（Ｍ））は立ち下がつたままである。

【００３９】やがて期間Ｔ１の２分の１周期が経過する
と、前半周期に対応するプログラマブル遅延回路５より
プログラマブル遅延回路６及び第２のレジスタ１１に２
分の１周期遅延されたクロツクパルスＣＬＫＰ（図４
（Ｅ））が出力される。このとき第２のレジスタ１１は
第１のレジスタ１０より論理「ＦＦ（Ｈ）」のパルス幅
データＰＷＤ（図４（Ｆ））を読み込んで記憶し、これ
と同時にアンド回路３に入力されるクロツクパルスＣＬ
ＫＰを有効とする立上げ許可フラグＳ３（図４（Ｋ））
を論理「Ｈ」に立ち上げる。

【００４０】またこれと同時に前段のデコーダ８は第２
のレジスタ１１に新たに記憶された論理「ＦＦ（Ｈ）」
のパルス幅データＰＷＤを読み込む。そしてクロツクパ
ルスＣＬＫＰが第２プログラマブル遅延回路６内を順送
りされている間に、前段のデコーダ５は論理「ＦＦ
（Ｈ）」のパルス幅データＰＷＤをデコードし、デコー
ド結果を次の期間Ｔ２の開始前に設定データＳ１として
前段のプログラマブル遅延回路５に出力する。

【００４１】やがて次の期間Ｔ２がクロツク信号ＣＬＫ
の立ち上がりにより開始されると、パルス幅調整回路１
は上述の場合と同様、まず第１のレジスタ１０に記憶さ
れるパルス幅データＰＷＤを次周期のデータ、すなわち
論理「０８（Ｈ）」のパルス幅データＰＷＤに切り換
え、さらにクロツクパルスＣＬＫＰを発生させる。

【００４２】このときパルス幅調整回路１は当該クロツ
クパルスＣＬＫＰによつてＲＳ−フリツプフロツプ回路
４にセツトパルスを供給し（図４（Ｌ））、出力パルス
を立ち上げる（図４（Ｍ））。

【００４３】またこのときパルス幅調整回路１は、前周
期のクロツクパルスＣＬＫＰの出力が終了した第２のプ
ログラマブル遅延回路６の出力を切り換える第２のデコ
ーダ９に現周期のパルス幅データＰＷＤ（論理「ＦＦ
（Ｈ）」）を供給し（図４（Ｇ））、半周期後のクロツ
クパルスＣＬＫＰの入力に備える。

【００４４】ところでこの期間Ｔ２に対するパルス幅の
設定は、全期間における出力パルスの立ち上げであるた
め期間Ｔ２の全期間に亘つて前段及び後段のプログラマ
ブル遅延回路５及び６より出力されるリセツト信号ＲＳ
１及びＲＳ２が立ち上がることはなく、次の期間Ｔ３の
出力パルスは期間Ｔ２の出力パルスに連続したパルスが
出力されることになる。

【００４５】同様に次の期間Ｔ３が開始され、次のクロ
ツクパルスＣＬＫＰが前段のプログラマブル遅延回路５
に入力されるときときには、すでにこの期間Ｔ３におけ
る前半の出力パルスの立ち下げ位置の選択は第１のデコ
ーダ８によつて終了されている。

【００４６】このとき、期間Ｔ３のパルス幅は論理「０
８（Ｈ）」で与えられているため（すなわち最上位ビツ
トのみが論理「１」であため）、２５６分の１周期だけ
遅延されたクロツクパルスＣＬＫＰがリセツト入力ＲＳ
１としてオア回路７よりＲＳ−フリツプフロツプ回路４
に出力されることになり、期間の開始直後に出力パルス
を立ち下げる必要がある場合にもパルス幅データＰＷＤ
で設定された位置で正確に出力パルスを立ち下げること
ができる。以下期間Ｔ４、Ｔ５……についてパルス幅調
整回路１は同様の処理を繰り返す。

【００４７】以上の構成によれば、出力パルスＤＯの立
ち下げ位置の設定処理をパルス周期の前半と後半の２周
期に分け、一方の処理中に他方の立ち下げ位置の設定を
一連のパイプライン処理によつて予め実行しておくこと
により、立ち下げ位置の設定に要する空白期間を無くし
得、複数区間に股がつて立ち上がる出力パルスを出力す
る際に各期間の先頭位置で白抜きが生じるおそれを有効
に回避することができ、パルス周期の全期間を有効に利
用することができる。

【００４８】またこのときパルス周期の全期間に亘る出
力パルスの立ち下げをオア回路１３によつてＲＳ−フリ
ツプフロツプ回路４へのクロツクパルスＣＬＫＰの入力
前に判別できることにより、空白期間の先頭位置に黒い
線状のパルスが印刷されるおそれを有効に回避すること
ができる。

【００４９】さらにクロツクパルスＣＬＫＰが入力され
てからリセツト入力ＲＳ１及びＲＳ２がそれぞれ出力さ
れるまでの遅延時間の設定は、プログラマブル遅延回路
５に対するクロツクパルスＣＬＫＰの入力及び出力を基
準に設定するため、入力クロツク信号ＣＬＫのデユーテ
イ比に依存しない安定した動作を期待することができ
る。

【００５０】（２）第２の実施例 図５において２１は全体としてパルス幅変調回路を示
し、パルス周期の前半期間と後半期間に対応して設けら
れた２段のプログラマブル遅延回路を直列接続し、当該
２つのプログラマブル遅延回路をパルス周期の中点を基
準とした出力パルスの立ち上げ及び立ち下げ位置の設定
に用いることにより、忠実な階調表現ができるようにな
されている。

【００５１】ここでパルス幅変調回路２１は出力パルス
の全パルス幅ＰＷを設定する周期Ｔの入力クロツク信号
ＣＬＫをパルスシエイパ２２に入力するようになされて
おり、当該パルスシエイパ２２において後段のＲＳ（リ
セツトセツト）−フリツプフロツプの出力状態を短時間
で切り換えることができるようにパルス幅の狭いクロツ
クパルスＣＬＫＰを生成するようになされている。

【００５２】パルス幅変調回路２１は当該クロツクパル
スＣＬＫＰを遅延回路２３を介して後段に出力すること
によつてデコーダによる遅延時間の選択処理が確定する
のに要するセトリング時間分の時間を確保し、遅延され
たクロツクパルスＣＬＫＰを前段及び後段のプログラマ
ブル遅延回路２４及び２５を介してＲＳ−フリツプフロ
ツプ２６に供給することにより、出力パルスをパルス周
期Ｔの中点を基準に対称に立ち上げ、また立ち下げるよ
うになされている。

【００５３】ここで前段のプログラマブル遅延回路２４
はクロツクパルスＣＬＫＰを２分の１周期分遅延して後
段のプログラマブル遅延回路２５に供給するようになさ
れており、プログラマブル遅延回路２４及び２５はそれ
ぞれ設定データで設定されるタイミングでセツト信号Ｓ
Ｐ及びリセツト信号ＲＳを立ち上げるようになされてい
る。

【００５４】この実施例の場合、プログラマブル遅延回
路２４及び２５は、それぞれ図６に示すように構成され
ている。このプログラマブル遅延回路２４及び２５は負
荷抵抗Ｒ１及びＲ２を駆動してセツト信号ＳＰ及びリセ
ツト信号ＲＳを出力する８個の選択ゲートＧ１〜Ｇ８及
びＧ９〜Ｇ１６を有し、さらにプログラマブル遅延回路
２４にはセツトパルスの出力の禁止を設定する立上げ禁
止ゲートＧ１７が設けられている。

【００５５】この各選択ゲートＧ１〜Ｇ８及びＧ９〜Ｇ
１６はゲート選択用の選択トランジスタＱＳ１〜ＧＳ８
及びＧＳ９〜Ｇ１６を介して電流源２４Ａ及び２５Ａに
共通に接続されるようになされており、デコーダによつ
て選択された選択ゲートの出力のみがバツフアアンプＡ
Ｐ０を介して出力されるようになされている。

【００５６】因に各選択ゲートＧ１〜Ｇ８及びＧ９〜Ｇ
１６はそれぞれ一対のＮＰＮ型トランジスタＱＮＡ、Ｑ
ＮＢ（Ｎ＝１〜８）及びＱＭＡ、ＱＭＢ（Ｍ＝９〜１
６）でなる差動対によつて構成され、入力信号を一定時
間Ｔ０（＝Ｔ／１６）づつ遅延して出力するバツフアア
ンプＡＰ１〜ＡＰ７及びＡＰ８〜ＡＰ１５を介して互い
に接続されるようになされている。

【００５７】また各選択ゲートＧ１〜Ｇ８及びＧ９〜Ｇ
１６と負荷抵抗Ｒ１、Ｒ２との間にはカスコードトラン
ジスタＱＣ１、ＱＣ２が接続されており、コレクタ容量
を見かけ上小さく見せるようになされている。

【００５８】ところで前段のプログラマブル遅延回路２
４に設けられた立上げ禁止ゲートＧ１７には非反転入力
端に常に論理「Ｌ」の電位が与えられるバツフアアンプ
ＡＰ１７より出力電位が与えられるようになされてお
り、当該立上げ禁止ゲートＧ１７が選択された場合には
常に論理「Ｌ」のセツト信号が出力されるようになされ
ている。

【００５９】このプログラマブル遅延回路２４及び２５
の遅延時間の切り換えは２組のデコーダ２７及び２８に
よつて制御される。ここでパルス幅設定回路２１は、８
ビツトのパルス幅設定データＰＷＤを入力クロツク信号
ＣＬＫのタイミングでレジスタ２９に読み込んだ後、タ
イミング発生回路３０及び３１を介して４ビツト及び３
ビツトのタイミングデータをデコーダ２７及び２８に供
給するようになされている。

【００６０】このとき第１のデコーダ２７は４ビツトの
タイミングデータに基づいて９（＝２の３乗＋１）通り
の設定データを生成してプログラマブル遅延回路２４に
供給し、パルス幅設定データＰＷＤに応じた選択ゲート
を選択してセツトパルスを立ち上げると共に、パルス幅
設定データＰＷＤが全て値「０」の場合には、立ち上げ
禁止ゲートＧ１７を選択するようになされている。

【００６１】また第２のデコーダ２８は３ビツトのタイ
ミングデータに基づいて８（＝２の３乗）通りの設定デ
ータを生成してプログラマブル遅延回路２５にプログラ
マブル遅延回路２５に供給するようになされており、パ
ルス幅データＰＷＤに応じた選択ゲートを選択してリセ
ツトパルスを立ち上げるようになされている。ここで第
１及び第２のタイミング発生回路３０及び３１はそれぞ
れ図７及び図８に示すように構成されている。

【００６２】このときタイミング発生回路３０はインバ
ータ３０Ａを介して求めたパルス幅設定データＰＷＤの
上位３ビツトの補数とインバータ３０Ｂを介して求めた
最下位ビツトの補数を加算回路３０Ｃによつて加算し、
当該加算値をデコーダ２７に出力し、またタイミング発
生回路３１はバツフアアンプ３１Ａを介してパルス幅設
定データＰＷＤの上位３ビツトを第２のデコーダ２８に
出力するようになされている。因にタイミング発生回路
３０の加算回路３０Ｃは、パルス幅設定データＰＷＤが
偶数の場合にデータを補正するためのものである。

【００６３】すなわちタイミング発生回路３０は、パル
ス幅設定データＰＷＤのうち上位３ビツト分のデータを
インバータ３０Ａに入力することにより出力パルスＤＯ
のパルス幅の２分の１に対応する値を求め、また当該値
を反転して出力することにより図９に示すように最大出
力パルス幅ＰＷＯに対して出力パルスＤＯの２分の１の
値ＰＷ２を差し引いた位置ＰＷ１に対応する３ビツトの
データを得る。

【００６４】さらにタイミング発生回路３０は、上位３
ビツトのデータ加えて最下位ビツトのデータも同時に出
力することにより、パルス幅設定データの値が全て論理
「０」の場合には出力パルスが出力されないようになさ
れている。また同様にタイミング発生回路３１は、パル
ス幅設定データＰＷＤのうち上位３ビツト分のデータを
インバータ３１Ａに入力することにより出力パルスＤＯ
のパルス幅の２分の１に対応する値ＰＷ２を求めるよう
になされている。

【００６５】以上の構成おいて、パルス幅変調回路２１
は図１０に示すタイミングチヤートに従つて最大出力パ
ルス幅ＰＷＯの中点を基準に左右対称な任意のパルス幅
の出力パルスＤＯをＲＳ−フリツプフロツプ２６より出
力して用紙上に印刷する。

【００６６】すなわちパルス幅変調回路２１は、周期Ｔ
のクロツク信号ＣＬＫ（図１０（Ａ））をパルスシエイ
パ２及びレジスタ２９に供給し、デユーテイ比が変更さ
れたパルス幅の狭いクロツクパルスＣＬＫＰ（図１０
（Ｂ））を発生させる。

【００６７】またこのときパルス幅変調回路２１は、当
該クロツク信号ＣＬＫの立ち上がりのタイミングで出力
パルスのパルス幅を設定するパルス幅データＰＷＤ（図
１０（Ｃ））を読み込むと（図４（Ｄ））、同時に当該
パルス幅設定データのデコード値をタイミング発生回路
３０、３１及びデコーダ２７、２８を介してデコードし
プログラマブル遅延回路２４、２５に供給する。

【００６８】プログラマブル遅延回路２４は入力クロツ
ク信号ＣＬＫの入力からセトリング時間ｔ１経過後クロ
ツクパルスＣＬＫＰを遅延回路２３より入力すると（図
１０（Ｅ））、デコーダ２７によつて選択されたタイミ
ングでセツト信号ＳＰを立ち上げてＲＳ−フリツプフロ
ツプ２６に供給し（図１０（Ｆ））、出力パルスを立ち
上げる（図１０（Ｉ））。

【００６９】また後段のプログラマブル遅延回路２５は
前段のプログラマブル遅延回路２４よりクロツクパルス
ＣＬＫＰの入力より２分の１周期遅延されたパルス（図
１０（Ｇ））を入力すると、デコーダ２８によつて設定
されたタイミングでリセツト信号を立ち上げてＲＳ−フ
リツプフロツプ２６に供給し（図１０（Ｈ））、出力パ
ルスを立ち下げる（図１０（Ｉ））。

【００７０】例えば図１１（Ａ）に示すように４ビツト
の全てが論理「０」のパルス幅設定データＰＷＤ（すな
わち論理「００００」）が入力される場合、タイミング
発生回路３０は上位側のインバータ３０Ａを介して論理
「１１１」のデータを得、同時に下位側のインバータ３
０Ｂを介して入力される論理「１」を加算することによ
りデコーダ２７には論理「００００」のデータを与え
る。これによりデコーダ２７は立ち上げ禁止デコーダＧ
２５７を選択してセツト信号の出力を論理「Ｌ」に立ち
下げたままとする。

【００７１】またパルス幅設定データＰＷＤが最上位ビ
ツトより順に「０００１」である場合（すなわちビツト
幅が最大出力パルス幅の１６分の１の場合）、タイミン
グ発生回路３０は上位側のインバータ３０Ａを介して論
理「１１１」のデータを得、このとき下位側のインバー
タ３０Ｂの出力値が論理「０」であることにより第１の
デコーダ２７によるプログラマブル遅延回路２４の設定
値をデータ「１１１」をとして出力する。

【００７２】またこのとき他方のタイミング発生回路３
１はインバータ３１Ａを介して上位側の３ビツトのデー
タ（すなわち論理「０００」のデータ）を得て後段のプ
ログラマブル遅延回路２５のデータ値を設定することに
より、パルス幅調整回路２１は最大出力パルス幅の１６
分の１のパルス幅でなる出力を中点位置を基準に単位パ
ルス分前方に出力する（図１１（Ｂ））。

【００７３】同様にパルス幅設定データＰＷＤが最上位
ビツトより順に「００１０」、「００１１」、「０１０
０」……「１１１１」である場合（すなわちビツト幅が
全パルス幅の１６分の２、１６分の３、１６分の４……
１６分の１６の場合）、パルス幅調整回路２１はそれぞ
れ図１１（Ｃ）、図１１（Ｄ）、図１１（Ｅ）……図１
１（Ｆ）に示すようにパルス周期の半周期を基準とした
各出力パルスを出力する。

【００７４】この結果、図１２に示すように、最大出力
パルス幅ＰＷ０に近い出力パルスに続いて短い出力パル
スを出力する必要がある場合にも前側の出力パルスと後
側の出力パルスとの間にパルス幅の比に応じた空白がで
き、パルス幅の長さによつて表される画像の濃淡（すな
わち階調）を正確に再現することができる。

【００７５】以上の構成によれば、出力パルスＤＯの立
ち上げ位置と立ち下げ位置の設定処理をパルス周期の前
半と後半の２周期に分割し、前半周期における立ち上げ
位置を当該期間の先頭に対して出力される出力パルスの
パルス幅の２分の１で与えられる幅を差し引いた位置と
し、後半周期における立ち下げ位置を当該期間の先頭に
対して出力される出力パルスのパルス幅の２分の１で与
えられる位置とすることにより、各出力パルスをパルス
周期の半周期を中心として出力することができる。

【００７６】この結果、当該出力をレーザビームプリン
タに用いる際に隣接するパルス周期で長いパルスの出力
と短いパルスの出力が連続する場合にも従来のように長
いパルスの出力に短いパルスの出力が視覚上一体に見え
るおそれをなくすことができ、印刷時において階調を正
確に再現することができる。

【００７７】（３）他の実施例 なお上述の第１の実施例においては、パルス周期Ｔを２
分割する２つの周期に対応して２組のプログラマブル遅
延回路５及び６を用いて立ち下げ時点を設定する場合に
ついて述べたが、本発明はこれに限らず、パルス周期Ｔ
をｎ（ｎ＝３、４、５……）分割し、各周期に対応させ
てｎ組のプログラマブル遅延回路を直列接続するように
しても良い。この場合には各プログラマブル遅延回路に
対応するｎ個のデコーダをｎ個のレジスタと入力クロツ
ク信号ＣＬＫのタイミングでパルス幅データＰＷＤを記
憶する初段のレジスタの計ｎ＋１個のレジスタによつて
パイプライン処理させるようにすれば良い。

【００７８】また上述の第１の実施例においては、パル
ス周期Ｔの開始位置を基準に出力パルスＤＯのパルス幅
を設定する場合について述べたが、本発明はこれに限ら
ず、図３（Ｃ）に示すようにパルス周期Ｔの終了位置を
基準に出力パルスＰＯのパルス幅を設定するようにして
も良い。この場合にはＲＳ−フリツプフロツプ回路４に
入力される信号を入れ換えると共に選択データが全て論
理「１」のときリセツトがかからないようにすれば良
い。

【００７９】さらに上述の第１の実施例においては、図
２に示すプログラマブル遅延回路５及び６を用いてクロ
ツクパルスＣＬＫＰを遅延させる場合について述べた
が、本発明はこれに限らず、他の回路構成の遅延回路を
用いても良い。

【００８０】さらに上述の第２の実施例においては、前
段のプログラマブル遅延回路２４の遅延出力によつてＲ
Ｓ−フリツプフロツプ回路２６をセツトし、後段のプロ
グラマブル遅延回路２５の遅延出力によつてＲＳ−フリ
ツプフロツプ回路２６をリセツトする場合について述べ
たが、本発明はこれに限らず、プログラマブル遅延回路
２４及び２５の出力を入れ換えてＲＳ−フリツプフロツ
プ回路２６に供給し、実施例とは出力パルスの陰陽を反
転させても良い。

【００８１】さらに上述の第２の実施例においては、ク
ロツクパルスＣＬＫＰを遅延して出力するバツフアアン
プＡＰ１〜ＡＰ１５の遅延時間の分解能をパルス幅設定
データのビツト数で分割する値に設定する場合について
述べたが、本発明はこれに限らず、当該値の２分の１に
設定しても良い。この場合にはパルス幅設定データＰＷ
Ｄが奇数であるか偶数であるかに係わらずパルス周期の
中心に対して左右対称なパルスを出力することができ
る。因にこの場合にはタイミング発生回路の加算回路は
不要になり、回路構成も簡単にすることができる。

【００８２】さらに上述の実施例においては、図６に示
すプログラマブル遅延回路２４及び２５を用いてクロツ
クパルスＣＬＫＰを遅延させる場合について述べたが、
本発明はこれに限らず、他の回路構成の遅延回路を用い
ても良い。

【００８３】さらに上述の実施例においては、出力パル
スＰＯのパルス幅を８ビツト及び４ビツトのパルス幅デ
ータＰＷＤによつて設定する場合について述べたが、本
発明はこれに限らず、ビツト数は何ビツトでも良い。

【００８４】さらに上述の実施例においては、ＲＳ−フ
リツプフロツプ回路４より出力される出力パルスＰＯに
よつていわゆるレーザビームプリンタ用のレーザダイオ
ードを駆動する場合について述べたが、本発明はこれに
限らず、広く一般のパルス幅変調回路に適用し得る。

【００８５】

【発明の効果】上述のように本発明によれば、パルス周
期を複数段の遅延出力段に分割し、各遅延出力段より出
力される遅延制御パルスに基づいてラツチ手段の立ち上
げ又は立ち下げを制御することにより、各遅延出力段へ
の制御パルスの入力前に各遅延出力手段の遅延時間を設
定でき、各パルス期間の開始時にオフセツトパルスや空
白期間を発生させることなく任意の時点より任意のパル
ス幅の出力パルスを出力することができる。

【００８６】また第１及び第２のパルス位置設定手段に
よつて設定された第１及び第２のパルス位置変更データ
を第１及び第２のデコーダ手段に供給し、当該第１及び
第２のパルス位置変更データによつて与えられる遅延時
間をパルス周期の前半周期及び後半周期にそれぞれ対応
する第１及び第２の遅延出力段に供給することにより、
ラツチ手段より出力される出力パルスをパルス周期の中
点を基準としてほぼ左右対称となる位置に再配置でき
る。これにより長いパルス幅の出力パルスに続いて出力
される短いパルス幅の出力パルスが長いパルス幅の出力
パルスと一体に見えて階調が劣化するおそれを有効に回
避することができる。

【図面の簡単な説明】

【図１】本発明によるパルス幅変調回路における第１の
実施例を示すブロツク図である。

【図２】そのプログラマブル遅延回路５及び６の説明に
供する接続図である。

【図３】第１の実施例によつて出力される出力パルスを
示す信号波形図である。

【図４】その各処理回路の動作の説明に供するタイミン
グチヤートである。

【図５】本発明によるパルス幅変調回路における第２の
実施例を示すブロツク図である。

【図６】そのプログラマブル遅延回路２７及び２８の説
明に供する接続図である。

【図７】タイミング発生回路３０の構成を示すブロツク
図である。

【図８】タイミング発生回路３１の構成を示すブロツク
図である。

【図９】第２の実施例によつて出力される出力パルスを
示す信号波形図である。

【図１０】その各処理回路の動作の説明に供するタイミ
ングチヤートである。

【図１１】遅延時間の設定値と出力パルスの関係の説明
に供する信号波形図である。

【図１２】第２の実施例によつて出力される出力パルス
を示す略線図である。

【図１３】単位出力パルスの説明に供する略線図であ
る。

【図１４】オフセツトパルスの説明に供する略線図であ
る。

【図１５】ブランク期間の説明に供する略線図である。

【図１６】階調劣化の説明に供する略線図である。

【符号の説明】

１、２１……パルス幅変調回路、２……パルスシエイ
パ、４……ＲＳ−フリツプフロツプ回路、５、６、２
４、２５……プログラマブル遅延回路、８、９、２７、
２８……デコーダ、１０、１１、１２、２９……レジス
タ、３０、３１……タイミング発生回路。

Claims (11)

【特許請求の範囲】
1. 【請求項１】所定周期ごと入力される制御パルスを遅延
   手段を介して任意の時間遅延し、当該遅延制御パルスに
   基づいてラツチ手段の立ち上げ又は立ち下げを制御する
   ことにより出力パルスのパルス幅を変調して出力するパ
   ルス幅変調回路において、 上記遅延手段を複数段の遅延出力段に分割することによ
   り上記パルス周期を複数区間に分割し、各遅延出力段よ
   り出力される遅延制御パルスに基づいて上記ラツチ手段
   の立ち上げ又は立ち下げを制御することを特徴とするパ
   ルス幅変調回路。
2. 【請求項２】パイプライン処理により上記各遅延出力段
   の遅延時間を設定する複数段のデコーダ手段を有するこ
   とを特徴とする請求項１に記載のパルス幅変調回路。
3. 【請求項３】上記各遅延出力段は、 上記制御パルスに対して同相及び逆相の同相入力及び反
   転入力を同相入力端及び反転入力端にそれぞれ入力し、
   当該同相入力及び反転入力を所定時間づつ遅延して後段
   の同相入力端及び反転入力端に出力する複数段のバツフ
   ア手段と、 入力端及び上記各バツフア手段との間にそれぞれ接続さ
   れ、上記同相入力及び反転入力をそれぞれ差動入力端に
   入力する複数段の差動入力手段とを有し、 上記複数段の差動入力手段のコレクタはそれぞれ第１及
   び第２の負荷抵抗に共通に接続され、また共通接続され
   たエミツタは選択トランジスタにそれぞれ接続され、選
   択データによつて上記選択トランジスタのうちの１つが
   選択されたとき、上記負荷抵抗とコレクタとの接続中点
   に接続される出力バツフア手段を介して当該選択された
   選択トランジスタに対応する差動入力手段までの上記バ
   ツフア手段の段数及び上記出力バツフア手段の段数分遅
   延された制御パルスを遅延制御パルスとして出力するこ
   とを特徴とする請求項１に記載のパルス幅変調回路。
4. 【請求項４】上記複数段の遅延出力段は、ｎビツトの選
   択データの値が全て論理「１」又は論理「０」のとき上
   記各遅延出力段より出力される全ての遅延制御パルスの
   出力を禁止することを特徴とする請求項３に記載のパル
   ス幅変調回路。
5. 【請求項５】所定周期ごと入力される制御パルスを遅延
   手段を介して任意の時間遅延し、当該遅延制御パルスに
   基づいて上記ラツチ手段に供給し、上記ラツチ手段の立
   ち上げ又は立ち下げを制御することにより出力パルスの
   パルス幅を変調して出力するパルス幅変調回路におい
   て、 上記パルス周期をｎ分割し、当該各期間に入力される制
   御パルスを任意の時間遅延して出力するｎ段の遅延出力
   段と、 上記各遅延出力段に該当する各期間の開始前に当該遅延
   出力段の遅延時間を予め設定するｎ段のデコーダ手段
   と、 上記遅延出力段の各期間における遅延制御パルスの出力
   終了後、該当するデコーダ手段に次周期の選択データを
   それぞれ供給するｎ＋１段のレジスタ手段とを具え、 上記ラツチ手段は、初段のデコーダ手段に入力される上
   記制御パルス及び上記ｎ段の遅延出力段により所定時間
   遅延された遅延制御パルスに基づいて上記パルス周期の
   始点を基準とする任意のパルス幅の出力パルスを出力す
   ることを特徴とするパルス幅変調回路。
6. 【請求項６】上記ラツチ手段は、初段のデコーダ手段に
   入力される上記制御パルス及び上記ｎ段の遅延出力段よ
   り所定時間遅延された遅延出力パルスの論理演算結果に
   基づいて上記パルス周期の終点を基準とする任意のパル
   ス幅の出力パルスを出力することを特徴とする請求項５
   に記載のパルス幅変調回路。
7. 【請求項７】クロツク信号のパルス幅を当該パルス周期
   に対して十分狭く圧縮し、上記制御パルスとして出力す
   るパルス幅圧縮手段を具えることを特徴とする請求項
   １、２、３、４、５又は６に記載のパルス幅変調回路。
8. 【請求項８】所定周期ごと入力される制御パルスを遅延
   手段を介して任意の時間遅延し、当該遅延制御パルスに
   基づいてラツチ手段の立ち上げ又は立ち下げを制御する
   ことにより出力パルスのパルス幅を変調して出力するパ
   ルス幅変調回路において、 クロツク信号のパルス幅を当該パルス周期に対して十分
   狭く圧縮し、上記制御パルスとして出力するパルス幅圧
   縮手段と、 上記パルス周期を前半周期及び後半周期にそれぞれ分割
   し、当該各期間において入力端より入力される制御パル
   スを任意の時間遅延して遅延出力パルスとして出力する
   第１及び第２の遅延出力段と、 上記第１及び第２の遅延出力段の遅延時間をそれぞれ設
   定する第１及び第２のデコーダ手段と、 上記出力パルスのパルス幅を設定する選択データを入力
   し、当該選択パルスに対応する上記出力パルスを上記パ
   ルス周期の中点を基準にほぼ対称となる位置に再配置す
   る第１及び第２のパルス位置変更データを上記第１及び
   第２のデコーダ手段に供給する第１及び第２のパルス位
   置設定手段とを具えることを特徴とするパルス幅変調回
   路。
9. 【請求項９】上記第１及び第２のパルス位置設定手段に
   よる上記パルス位置変更データの設定に要する時間、上
   記制御パルスを遅延して上記第１の遅延出力段に供給す
   る遅延手段を具えることを特徴とする請求項８に記載の
   パルス幅変調回路。
10. 【請求項１０】上記第１のパルス位置設定手段は、上記
    選択データのうち上位複数ビツトを反転出力手段を介し
    て反転し、当該反転上位ビツトと最下位ビツトの反転出
    力を加算した加算結果を上記第１のパルス位置変更デー
    タとして出力し、 上記第２のパルス位置設定手段は上記選択データのうち
    上位複数ビツトを反転出力手段を介して反転し、反転結
    果を上記第２のパルス位置変更データとして出力するこ
    とを特徴とする請求項８又は９に記載のパルス幅変調回
    路。
11. 【請求項１１】上記第１及び第２のパルス位置設定手段
    は、上記選択データを下位ビツト側に１ビツト分シフト
    することにより当該選択データによつて与えられる出力
    パルスのパルス幅を２分割するパルス幅を求め、当該パ
    ルス幅を上記パルス周期を２分割するパルス幅より差し
    引いたパルス幅を上記第１のパルス位置変更データとし
    て出力し、また当該パルス幅を上記第２のパルス位置変
    更データとして出力することを特徴とする請求項８又は
    ９に記載のパルス幅変調回路。