KR20180026560A - 반도체 장치 - Google Patents

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KR20180026560A
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

반도체 장치(1)에 설치된 인터페이스 회로(5)는, 클록 신호(CK)에 근거하여 외부 메모리 장치(2)에 동작 클록을 공급하고, 외부 메모리 장치(2)로부터 데이터 신호(DQ) 및 스트로브 신호(DQS)를 수신한다. 인터페이스 회로(5)는, 수신한 스트로브 신호(DQS)를 지연시키는 지연 회로(25)를 포함한다. 지연 회로(25)는, 제1 조정 회로(26)와, 제1 조정 회로(26)와 직렬로 접속된 제2 조정 회로(27)를 포함한다. 제1 조정 회로(26)는, 스트로브 신호(DQS)의 지연량을, 클록 신호(CK)의 설정 주파수에 따른 복수 단계로 조정 가능하다. 제2 조정 회로(27)는, 스트로브 신호(DQS)의 지연량을, 제1 조정 회로(26)보다 미세한 정밀도로 조정가능하다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 메모리 장치와의 사이에서 데이터의 입출력을 행하는 인터페이스 회로를 구비한 반도체 장치에 관한 것으로, 특히, 더블 데이터 레이트(DDR：Double data rate)의 동기식 메모리(Synchronous Memory)와의 사이에서 데이터의 입출력을 행하는 반도체 장치에 관한 것이다.
더블 데이터 레이트로 데이터의 입출력을 행하는 동기식 메모리로서, 예를 들면, DDR-SDRAM(Synchronous Dynamic Random Access Memory)이 알려져 있다. DDR-SDRAM은, 클록 동기 방식의 고속 통신을 행하기 위해서, 데이터 신호와 그것에 동기한 스트로브 신호(strobe signal)를 출력한다. DDR-SDRAM이 출력하는 데이터 신호의 에지와 스트로브 신호의 에지는 일치한다.
DDR-SDRAM으로부터 출력된 데이터 신호 및 스트로브 신호를 받는 인터페이스 회로에는, 수신된 스트로브 신호를 1/4 주기만큼 지연시키는 지연 회로가 필요하다. 입력된 스트로브 신호를 1/4 주기만큼(90도의 위상) 지연시키는 것에 의해, 스트로브 신호의 상승 에지(rising edge) 및 하강 에지(falling edge) 모두의 타이밍에서 데이터 신호를 취할 수 있다.
스트로브 신호의 지연량을 조정하기 위한 회로로서, 예를 들면, 일본 특개 2008-311999호 공보(특허문헌 1)에 기재된 회로가 알려져 있다. 이 회로는, 지연량이 가변의 가변 지연부와, 위상 비교부와, 지연 제어부를 포함한다. 위상 비교부는, 입력 버퍼 게이트로부터의 스트로브 신호의 위상과 가변 지연부로부터의 지연 신호의 위상을 비교한다. 지연 제어부는, 위상 비교부의 비교 결과에 근거하여 가변 지연부의 지연량을 설정한다.
DDR-SDRAM의 동작 클록은, 상기 인터페이스 회로로부터 외부 클록으로서 공급된다. DDR-SDRAM은 이 외부 클록에 동기하여 데이터의 입출력을 행한다. 따라서, DDR-SDRAM에는, 외부 클록에 정확하게 동기한 내부 클록을 재생하는 재생 회로가 설치되어 있다. 이러한 재생 회로로서, 예를 들면, PLL(Phase lock loop)회로(예로써, 일본 특개 2000-323969호 공보(특허문헌 2 참조), 또는 DLL(Delay Lock Loop)회로(예로써, 일본 특개 2009-21706호 공보(특허문헌 3 참조), 또는 SMD(Synchronous Mirror Delay)회로(예로써, 일본 특개 2000-311028호 공보(특허문헌 4 참조) 등이 이용된다.
일본 특개 2008-311999호 공보 일본 특개 2000-323969호 공보 일본 특개 2009-21706호 공보 일본 특개 2000-311028호 공보
그런데, 상기 인터페이스 회로에 설치된 지연 회로에서는, 스트로브 신호의 주파수, 즉, 메모리 장치의 동작 주파수에 따른 목표 지연으로 지연 회로의 지연량을 정확하게 일치시킬 필요가 있다. 특히, 근래의 메모리 장치는, 저소비 전력화를 위해서, 메모리 장치의 동작 주파수를 변환하여 사용하는 경우가 있다. 이 때문에, 종래보다 넓은 주파수 범위에 대해서 지연량을 조정할 필요가 있다.
통상, 지연 회로(delay circuit)는, 종속 접속된 다수의 지연 소자(예로써, 인버터)로 구성된다. 스트로브 신호의 지연량은, 스트로브 신호가 통과하는 지연 소자의 단수를 변환하는 것에 의해 조정된다. 이 때문에, 종래에는, 광범위한 주파수 범위에 대응하기 위해 지연 소자 수의 증대가 불가피하여, 지연 회로의 면적 증대를 초래하고 있다.
한편, 단순히 개개의 지연 소자의 지연량을 크게 했을 경우에는, 메모리 장치의 동작 주파수에 따른 목표 지연에 대한 오차가 증대한다. 이 결과, 메모리 장치로부터의 데이터 판독시에 있어서의 셋업 타임(setup time) 또는 홀드 타임(hold time)의 마진(margin) 감소라고 하는 문제가 생긴다.
본 발명의 목적은, 메모리 장치로부터 데이터 신호 및 스트로브 신호를 받는 인터페이스 회로를 구비한 반도체 장치에 있어서, 스트로브 신호를 지연시키는 지연 회로의 면적 증대를 가능한 한 억제하면서, 보다 넓은 주파수 범위에 대해서 정확한 지연량의 조정을 가능하게 하는 것에 있다.
본 발명의 일 실시 형태에 따른 반도체 장치는, 설정된 주파수의 클록 신호를 생성하는 클록 생성기와, 인터페이스 회로를 구비한다. 인터페이스 회로는, 클록 신호에 근거하여 외부 메모리 장치에 동작 클록을 공급하고, 외부 메모리 장치로부터 데이터 신호 및 스트로브 신호를 수신한다. 인터페이스 회로는, 수신한 스트로브 신호를 지연시키는 지연 회로와, 지연 회로에 의해서 지연된 스트로브 신호의 에지 타이밍에서, 데이터 신호를 샘플링하는 데이터 검출 회로를 포함한다. 지연 회로는, 제1 조정 회로와, 제1 조정 회로와 직렬로 접속된 제2 조정 회로를 포함한다. 제1 조정 회로는, 스트로브 신호의 지연량을, 클록 신호의 설정 주파수에 따른 복수 단계로 조정 가능하다. 제2 조정 회로는, 스트로브 신호의 지연량을, 제1 조정 회로보다 미세한 정밀도로 조정 가능하다.
상기한 실시 형태에 따르면, 스트로브 신호를 지연시키는 지연 회로가, 제1 조정 회로와, 제1 조정 회로보다 미세한 정밀도의 조정이 가능한 제2 조정 회로로 구성된다. 제1 조정 회로의 지연량은, 클록 신호의 설정 주파수에 따라 복수 단계로 조정되므로, 지연 회로의 면적 증대를 억제하면서, 보다 넓은 주파수 범위에 대해서 정확한 지연량의 조정이 가능하게 된다.
[도 1] 본 발명의 실시 형태 1에 따른 반도체 장치(1)의 구성을 나타내는 블록도이다.
[도 2] 도 1의 인터페이스 회로(5)의 일부 구성을 나타내는 블록도이다.
[도 3] 스트로브 신호(DQS), 데이터 신호(DQ), 및 지연 후의 스트로브 신호(DQS90)의 파형을 모식적으로 나타내는 도이다.
[도 4] 클록 신호(CLKa, CLKb) 및 지연 펄스(DQS90)의 파형을 모식적으로 나타내는 도이다.
[도 5] 도 2의 지연량 조정 회로(27)의 구성의 일례를 나타내는 도이다.
[도 6] 도 2의 오프셋 조정 회로(26)의 구성의 일례를 나타내는 도이다.
[도 7] 도 1의 메모리 컨트롤러(4)에 기억된 변환 테이블의 일례를 나타내는 도이다.
[도 8] 비교예의 DQS 지연 회로에서, 지연 코드와 지연량의 관계를 모식적으로 나타내는 도이다(지연량의 변환폭이 비교적 큰 경우).
[도 9] 비교예의 DQS 지연 회로에서, 지연 코드와 지연량의 관계를 모식적으로 나타내는 도이다(지연량의 변환폭이 비교적 작은 경우).
[도 10] 도 6의 DQS 지연 회로(25)에서, 지연 코드(41)와 지연량의 관계를 모식적으로 나타내는 도이다.
[도 11] 개개의 지연 소자(DE)의 지연량이 변화한 경우에 있어서의, 지연 코드와 DQS 지연 회로(25)의 지연량의 관계를 나타낸 도이다.
[도 12] DQS 지연 회로(25)를 구성하는 각 회로의 면적 비율의 일례를 나타내는 도이다.
[도 13] 도 1의 반도체 장치(1)의 동작 순서의 일례를 나타내는 도이다.
[도 14] 본 발명의 실시 형태 2에 따른 반도체 장치에 설치된 DQS 지연 회로(25A)의 구성을 나타내는 도이다.
[도 15] 도 14의 오프셋 조정 회로(26A)의 경우, 메모리 컨트롤러(4)에 기억된 변환 테이블의 일례를 나타내는 도이다.
[도 16] 도 14의 DQS 지연 회로(25A)에서, 지연 코드와 지연량의 관계를 나타낸 도이다.
[도 17] 각 지연선에 설치된 지연 소자의 단수를 결정하는 순서에 대해 설명하기 위한 도이다.
[도 18] 도 17의 비교예로서, 각 지연선에 설치된 지연 소자의 단수가 부적절한 경우를 설명하기 위한 도이다.
[도 19] 본 발명의 실시 형태 3에 따른 반도체 장치에 설치된 DQS 지연 회로(25B)의 구성을 나타내는 도이다.
[도 20] 도 19의 DQS 지연 회로(25B)에서, 오프셋값이 0인 경우의 지연 코드와 지연 회로 전체의 지연량의 관계를 나타내는 도이다.
이하, 본 발명의 실시 형태에 대해 도면을 참조하여 자세하게 설명한다. 또한, 동일 또는 상응하는 부분에는 동일한 참조 부호를 부여하고, 그 설명을 반복하지 않는다.
<실시 형태 1>
[반도체 장치(1)의 전체 구성]
도 1은, 본 발명의 실시 형태 1에 따른 반도체 장치(1)의 구성을 나타내는 블록도이다. 도 1을 참조하여, 반도체 장치(1)는, 다수의 기능 블록이 반도체 기판상에 집적된 SoC(System on Chip)로서 구성된다. 구체적으로, 반도체 장치(1)는, 반도체 장치 전체를 제어하는 중앙처리장치(CPU：Central Processing Unit)(3), 인터페이스 회로(5), 메모리 컨트롤러(MEMC：Memory Controller)(4), PLL 회로(6), 및 클록 생성기(7) 등을 포함한다.
인터페이스 회로(5)는, 외부의 DRAM(Dynamic Random Access Memory) 장치(2)(DDR-SDRAM)와 접속된다. 인터페이스 회로(5)는, DRAM 장치(2)를 더블 데이터 레이트로 액세스하기 위한 물리 인터페이스(Physical Interface：DDR-PHY)이다. 구체적으로, 인터페이스 회로(5)는, DRAM 장치(2)를 향해서, 클록, 각종 커맨드, 어드레스 신호(로우 어드레스, 컬럼 어드레스), 및 데이터 마스크(data mask) 신호 등을 출력한다.
인터페이스 회로(5)는, 또한, DRAM 장치(2)와의 사이에서 데이터 신호(DQ) 및 스트로브 신호(DQS)의 입출력을 행한다. DRAM 장치(2)로부터 인터페이스 회로(5)로의 데이터 판독시에는, DRAM 장치(2)는, 데이터 신호(DQ)의 에지와 스트로브 신호(DQS)의 에지를 일치시켜 출력한다. 이 경우, 인터페이스 회로(5)에서 스트로브 신호(DQS)의 위상을 90도(1/4 주기) 지연시키는 것에 의해, 스트로브 신호(DQS)의 상승 에지 및 하강 에지의 양쪽 모두에서 데이터 샘플링이 행해진다. 반대로, 인터페이스 회로(5)로부터 DRAM 장치(2)로의 데이터 기록시에는, 인터페이스 회로(5)는, 스트로브 신호(DQS)의 에지를 데이터 아이(data eye)의 중앙에 맞추어 DRAM 장치(2)를 향해서 출력한다.
메모리 컨트롤러(4)는, 인터페이스 회로(5)에 접속되는 것과 함께, 버스(8)를 통하여 CPU(3)와 접속된다. 메모리 컨트롤러(4)는, CPU(3)의 지령에 따라, 인터페이스 회로(5)의 동작을 제어한다. 구체적으로, 메모리 컨트롤러(4)는, 인터페이스 회로(5)를 향해서 커맨드, 어드레스, 기록 데이터, 및 동작 설정을 위한 신호 등을 출력하고, 인터페이스 회로(5)로부터 판독 데이터를 받는다. 메모리 컨트롤러(4)는, 또한, 인터페이스 회로(5)에 설치된 오프셋 조정 회로(26)(도 2에서 설명)에 대해서 오프셋 설정값(14)을 출력한다.
PLL 회로(6)는 기준 클록을 생성하고, 클록 생성기(7)는 PLL 회로(6)로부터 출력된 기준 클록에 근거하여 시스템 클록(CK)을 생성한다. PLL 회로(6) 및 클록 생성기(7)의 동작은, CPU(3)로부터의 제어 신호(11, 12)에 의해서 제어된다. 이에 따라, 시스템 클록(CK)의 주파수가 설정된다. 생성된 시스템 클록(CK)은, 반도체 장치(1)의 각부(CPU(3), 메모리 컨트롤러(4), 및 인터페이스 회로(5) 등)로 공급된다. 인터페이스 회로(5)는, 이 시스템 클록(CK)에 근거하여 DRAM 장치(2)의 동작 클록을 공급한다. 따라서, DRAM 장치(2)의 동작 주파수는, 시스템 클록(CK)의 설정 주파수에 따라 결정된다.
시스템 클록(CK)의 설정 주파수에 관한 정보(클록 정보)(13)는, 클록 생성기(7)로부터 메모리 컨트롤러(4)로 공급된다. 메모리 컨트롤러(4)에는, 시스템 클록(CK)의 설정 주파수(DRAM 장치(2)의 동작 주파수)를 오프셋 설정값(14)으로 변환하기 위한 변환 테이블(4A)이 저장되어 있다. 메모리 컨트롤러(4)는, 변환 테이블(4A)에 근거하여 설정 주파수에 대응하는 오프셋 설정값(14)을 결정하고, 결정한 오프셋 설정값(14)을 인터페이스 회로(5)에 설치된 도 2의 오프셋 조정 회로(26)로 출력한다.
[인터페이스 회로(5)의 구성 및 동작의 개요]
도 2는, 도 1의 인터페이스 회로(5)의 일부 구성을 나타내는 블록도이다. 도 2에는, 도 1의 인터페이스 회로(5) 중, DRAM 장치(2)로부터의 데이터 판독에 관계하는 구성이 나타나 있다. 또한, 도 2에는, 도 1의 메모리 컨트롤러(4), 및 데이터 신호(DQ)와 스트로브 신호(DQS)를 각각 입출력하기 위한 단자(20, 21)도 나타나 있다.
도 2를 참조하여, 인터페이스 회로(5)는, 입출력(I/O) 버퍼 앰프(22, 23)와, 셀렉터 회로(selector circuit: 24)와, DQS 지연 회로(25)와, 데이터 검출 회로(28)와, 오프셋 제어 회로(30)와, 캘리브레이션 제어 회로(31)를 포함한다.
도 1의 DRAM 장치(2)로부터 단자(20)에 입력된 데이터 신호(DQ)는, 버퍼 앰프(22)를 통하여 데이터 검출 회로(28)로 입력된다. DRAM 장치(2)로부터 단자(21)에 입력된 스트로브 신호(DQS)는, 버퍼 앰프(23)를 통하여 셀렉터 회로(24)로 입력된다.
셀렉터 회로(24)는, 인터페이스 회로(5)의 통상 동작(normal operation)시에는, 버퍼 앰프(23)를 통하여 입력된 스트로브 신호(DQS)를 선택하고, 후단의 DQS 지연 회로(25)로 출력한다. 한편, 셀렉터 회로(24)는, 인터페이스 회로(5)의 캘리브레이션 동작(calibration operation)시에는, 캘리브레이션 제어 회로(31)로부터 출력된 펄스 신호를 후단의 DQS 지연 회로(25)로 출력한다.
상기 인터페이스 회로(5)의 동작 모드(통상 모드 및 캘리브레이션 모드)와, 동작 모드에 대응한 셀렉터 회로(24)의 선택 동작은, 메모리 컨트롤러(4)에 의해 제어된다. 캘리브레이션 모드시 DQS 지연 회로(25)의 지연량이 조정되고, 통상 모드시에는, 캘리브레이션 모드시 조정된 지연량으로 스트로브 신호(DQS)가 지연된다.
DQS 지연 회로(25)는, 스트로브 신호(DQS)의 위상을 90도(1/4 파장) 지연시키기 위해 설치된다. DQS 지연 회로(25)는, 서로 직렬로 접속된 오프셋 조정 회로(제1 조정 회로)(26)와, 지연량 조정 회로(제2 조정 회로)(27)를 포함한다. 오프셋 조정 회로(26)는, 스트로브 신호(DQS)의 지연량을, 오프셋 설정값(14)(시스템 클록(CK)의 설정 주파수에 대응)에 따라 복수 단계로 거친 조정(coarse adjustment) 가능하다. 지연량 조정 회로(27)는, 스트로브 신호(DQS)의 지연량을, 캘리브레이션 제어 회로(31)로부터 출력된 지연 코드(delay code: 41)에 따라, 오프셋 조정 회로(26)보다 미세한 정밀도로 미세 조정(fine adjustment) 가능하다. 오프셋 조정 회로(26) 및 지연량 조정 회로(27)의 접속 순서를 도 2와는 역순으로, 즉, 오프셋 조정 회로(26)가 지연량 조정 회로(27)의 후단에 설치되도록 해도 좋다.
데이터 검출 회로(28)는, 데이터 신호(DQ)와, DQS 지연 회로(25)에 의한 지연 후의 스트로브 신호(DQS90)를 받는다. 데이터 검출 회로(28)는, 지연 후의 스트로브 신호(DQS90)의 상승 에지 및 하강 에지의 양쪽 모두의 타이밍에서, 데이터 신호(DQ)를 샘플링한다.
도 3은, 스트로브 신호(DQS), 데이터 신호(DQ), 및 지연 후의 스트로브 신호(DQS90)의 파형을 모식적으로 나타내는 도이다.
도 2, 도 3을 참조하여, 도 1의 DRAM 장치(2)로부터 입력된 데이터 신호(DQ)의 에지(시각 t1, t3, t5, t7)와 스트로브 신호(DQS)의 에지는 일치하고 있다. DQS 지연 회로(25)는, 스트로브 신호(DQS90)를 1/4 주기만큼(90도의 위상) 지연시킨다. 데이터 검출 회로(28)는, 도 2의 DQS 지연 회로(25)로부터 출력된 지연 후의 스트로브 신호(DQS90)에 의해서 데이터 신호(DQ)를 샘플링한다. 이 결과, 데이터 검출 회로(28)는, 각 데이터(D0, D1, D2, D3)를 데이터 아이의 중앙 위치(시각 t2, t4, t6, t8)에서 취할 수 있다.
다시, 도 2를 참조하여, 오프셋 제어 회로(30)는, 시스템 클록(CK)의 설정 주파수에 대응한 오프셋 설정값(14)을 오프셋 조정 회로(26)로 출력한다. 전술한 바와 같이, 시스템 클록(CK)의 설정 주파수(도 1의 DRAM 장치(2)의 동작 주파수)와 오프셋 설정값(14)의 대응 관계는, 메모리 컨트롤러(4)에 변환 테이블(4A)로서 저장되어 있다. 이 변환 테이블(4A)에 근거한 오프셋 설정값(14)이, 오프셋 조정 회로(26)에 입력된다. 오프셋 조정 회로(26)의 지연량은 오프셋 설정값(14)에 따라 결정된다.
캘리브레이션 제어 회로(31)는, 캘리브레이션 모드시, 오프셋 조정 회로(26)의 지연량이 오프셋 설정값(14)에 대응하여 설정된 후에, DQS 지연 회로(25) 전체의 지연량이 시스템 클록(CK)에 따라 정해지는 목표 지연(구체적으로는, DRAM 장치(2)의 동작 주파수에 대응하는 주기의 1/4)에 일치하도록, 지연량 조정 회로(27)의 지연량을 조정한다.
구체적으로, 캘리브레이션 제어 회로(31)는, 펄스 생성기(34) 및 위상 비교기(35)를 가지는 신호 처리부(33)와, 제어 모듈(32)을 포함한다. 펄스 생성기(34)는, 클록 신호(CLKa)를 트리거로서 원샷 펄스(one-shot pulse)를 발생한다. 위상 비교기(35)는, 펄스 생성기(34)로부터 출력된 펄스가 DQS 지연 회로(25)를 통과함으로써 생성된 지연 펄스(DQS90)의 위상과, 클록 신호(CLKb)의 위상을 비교한다.
펄스 생성기(34) 및 위상 비교기(35)는 D플립 플롭(F/F：Flip Flop)으로 구성할 수 있다. 본 명세서에서는, 펄스 생성기(34)를 구성하는 D플립 플롭을 발사 플립 플롭(Launch F/F)이라고도 칭하며, 위상 비교기(35)를 구성하는 D플립 플롭을 포착 플립 플롭(Capture F/F)이라고도 칭한다.
클록 신호(CLKb)의 위상은, 클록 신호(CLKa)의 위상보다 90도 늦도록 조정되어 있다. 클록 신호(CLKa, CLKb)는, 도 1의 클록 생성기(7)로부터 공급되도록 해도 좋고, 시스템 클록(CK)에 근거하여 인터페이스 회로(5)가 생성하도록 해도 좋다. 시스템 클록(CK)을 클록 신호(CLKa)로서 이용해도 좋다.
제어 모듈(32)은, 캘리브레이션 모드시, 위상 비교기(35)에 의한 비교 결과에 근거하여, DQS 지연 회로(25)로부터 출력된 지연 펄스(DQS90)의 위상과, 클록 신호(CLKb)의 위상이 일치하도록 지연 코드(41)를 조정한다. 지연 코드(41)는, 지연량 조정 회로(27)의 지연량에 대응한다.
도 4는, 클록 신호(CLKa, CLKb) 및 지연 펄스(DQS90)의 파형을 모식적으로 나타내는 도이다.
도 2, 도 4를 참조하여, 클록 신호(CLKb)의 위상은, 클록 신호(CLKa)의 위상보다 90도 뒤처져 있다. 즉, 클록 신호(CLKa)가 상승하는 시각 t1 보다 90도 위상이 늦은 시각 t2에 클록 신호(CLKb)가 상승한다.
펄스 생성기(34)로부터의 출력 펄스의 위상은, 클록 신호(CLKa)의 위상과 일치한다. 한편, DQS 지연 회로(25)로부터 출력된 지연 펄스(DQS90)의 위상은, 지연 코드(41)에 따라 펄스 생성기(34)로부터의 출력 펄스보다 뒤처져 있다.
위상 비교기(35)는, 지연 펄스(DQS90)의 위상과 클록 신호(CLKb)의 위상을 비교한다. 도 4의 경우, 위상 비교기(35)의 출력은, 시각 t2에서의 지연 펄스(DQS90)의 논리 레벨에 따라 정해진다. 지연량 조정 회로(27)의 지연량이 비교적 작을 때에는, 위상 비교기(35)의 출력은 하이 레벨(H레벨)인 것에 대하여, 지연량 조정 회로(27)의 지연량이 비교적 클 때에는 위상 비교기(35)의 출력은 로우 레벨(L레벨)이 된다. 따라서, 위상 비교기(35)의 출력이 H레벨로부터 L레벨 또는 L레벨로부터 H레벨로 변환하는 것을 검출함으로써, 지연 펄스(DQS90)의 위상과 클록 신호(CLKb)의 위상의 일치를 판정할 수 있다.
제어 모듈(32)은, 이 위상 비교기(35)의 출력 논리 레벨의 변환을 이용하여, 2분 탐색법으로 지연 코드(41)를 결정한다. 예를 들어, 지연량 조정 회로(27)의 지연량이 32 단계(5비트)로 변환 가능할 경우, 최종적인 지연 코드(41)를 결정하기까지 펄스 생성기(34)는, 원샷 펄스를 5회 출력하게 된다.
[지연량 조정 회로(27)의 구성예]
도 5는, 도 2의 지연량 조정 회로(27)의 구성의 일례를 나타내는 도이다. 도 5를 참조하여, 지연량 조정 회로(27)는, 지연선(60)과 셀렉터 회로(61)를 포함한다. 도 5의 입력 노드(IN)에 신호가 입력되고, 출력 노드(OUT)로부터 지연된 신호가 출력된다.
지연선(60)은, 종속 접속된 복수의 지연 소자를 포함하며, 도 5의 예에서는, 복수의 지연 소자로서 96개의 인버터(INV)를 포함한다. 이러한 인버터(INV)는, 직렬 접속된 2개 또는 4개의 인버터로 이루어진 32개의 블록으로 분할된다. 각 블록으로부터 신호의 출력이 가능하게 되어 있다.
셀렉터 회로(61)는, 지연 코드(41)에 따라 상기 32개의 블록 중 하나를 선택하여, 선택한 블록으로부터의 신호를 출력한다. 이에 따라, 스트로브 신호(DQS)가 지연량 조정 회로(27)에 입력되고 나서 출력되기까지 통과하는 지연 소자(인버터(INV))의 개수가 바뀐다.
구체적으로, 셀렉터 회로(61)는, 복수의 논리 게이트(NAND 게이트 및 NOR 게이트)로 구성되고, 계층화된 제1 ∼ 제5의 논리 게이트군(62∼66)을 포함한다.
제1 논리 게이트군(62)은, 지연선(60)을 구성하는 32개의 블록에 각각 대응하는 32개의 NAND 게이트로 구성된다. 각 NAND 게이트의 제1 입력 단자에는 대응하는 블록으로부터의 신호가 입력되고, 제2 입력 단자에는 지연 코드(41)가 입력된다. 또한, 지연 코드(41)는, 선택된 블록에 대응하는 NAND 게이트에 입력되는 신호만 "1"(H레벨)이고, 그외 선택되지 않은 블록에 대응하는 NAND 게이트에 입력되는 신호는 "0"(L레벨)이며, 통상의 바이너리 코드(binary code)와는 다르다. 통상의 바이너리 코드를 지연 코드(41)로 변환하는 디코더는, 도 2의 제어 모듈(32)에 설치된다.
제1 논리 게이트군(62)을 구성하는 32개의 NAND 게이트는 2개씩 그룹을 이루고, 이러한 그룹이 제2 논리 게이트군(63)을 구성하는 16개의 NAND 게이트에 각각 접속된다. 마찬가지로, 제2 논리 게이트군(63)을 구성하는 16개의 NAND 게이트는 2개씩 그룹을 이루고, 이러한 그룹이 제3 논리 게이트군(64)을 구성하는 8개의 NOR 게이트에 각각 접속된다. 제3 논리 게이트군(64)을 구성하는 8개의 NOR 게이트는 2개씩 그룹을 이루고, 이러한 그룹이 제4 논리 게이트군(65)을 구성하는 4개의 NAND 게이트에 각각 접속된다. 제4 논리 게이트군(65)을 구성하는 4개의 NAND 게이트는 2개씩 그룹을 이루고, 이러한 그룹이 제5 논리 게이트군(66)을 구성하는 2개의 NOR 게이트에 각각 접속된다. 셀렉터 회로(61)의 최종단에 설치된 NAND 게이트(67)는, 제5 논리 게이트군(66)에 설치된 2개의 NOR 게이트에 각각 접속된다.
[오프셋 조정 회로(26)의 구성예]
도 6은, 도 2의 오프셋 조정 회로(26)의 구성의 일례를 나타내는 도이다. 도 6에는, 오프셋 조정 회로(26)의 주변 회로도 함께 나타내고 있다.
도 6을 참조하여, 오프셋 조정 회로(26)는, 입력 노드(NI)와 출력 노드(N3)간에 직렬 접속된 복수의 지연 소자(DE)로 이루어진 지연선과, 셀렉터 회로(59)를 포함한다. 이러한 복수의 지연 소자(DE)는, M개(도 6의 경우, M=4)의 블록(50, 51, 52, 53)으로 구분된다. 각 블록은, 직렬 접속된 N단의 지연 소자(DE)를 포함한다.
또한, 오프셋 조정 회로(26)에 설치된 각 지연 소자(DE)를 구성하는 MOS 트랜지스터의 역치 전압은, 지연량 조정 회로(27)에 설치된 각 지연 소자를 구성하는 MOS 트랜지스터의 역치 전압보다 크게 되도록 한다. 이에 따라, 보다 작은 면적으로, 오프셋 조정 회로(26)에 설치된 각 지연 소자(DE)의 지연량을, 지연량 조정 회로(27)의 각 지연 소자의 지연량보다 크게 할 수 있다.
셀렉터 회로(59)는, 블록(50∼53)의 접속 노드(N0, N1, N2) 및 출력 노드(N3) 중 어느 하나를 선택하고, 선택한 노드의 신호를 출력한다. 구체적으로 도 6에 있어서, 셀렉터 회로(59)는, 오프셋 설정값이 0일 때 접속 노드(N0)의 신호를 출력한다. 이 경우, 오프셋 조정 회로(26)에서는 블록(50)을 통과한 스트로브 신호(DQS)가 출력된다. 마찬가지로, 셀렉터 회로(59)는, 오프셋 설정값이 1일 때 접속 노드(N1)의 신호를 출력한다. 이 경우, 오프셋 조정 회로(26)에서는 블록(50, 51)을 통과한 스트로브 신호(DQS)가 출력된다. 셀렉터 회로(59)는, 오프셋 설정값이 2일 때 접속 노드(N2)의 신호를 출력한다. 이 경우, 오프셋 조정 회로(26)에서는 블록(50, 51, 52)을 통과한 스트로브 신호(DQS)가 출력된다. 셀렉터 회로(59)는, 오프셋 설정값이 3일 때 출력 노드(N3)의 신호를 출력한다. 이 경우, 오프셋 조정 회로(26)에서는 블록(50, 51, 52, 53)을 통과한 스트로브 신호(DQS)가 출력된다. 셀렉터 회로(59)의 구체적 구성은, 예를 들면, 도 5에서 나타낸 셀렉터 회로(61)와 같은 구성이다.
이와 같이, 셀렉터 회로(59)는, 스트로브 신호(DQS)가 오프셋 조정 회로(26)에 입력되고 나서 출력될 때까지의 사이에 통과하는 블록 수(즉, 지연 소자 수)를, 오프셋 설정값에 따라 변환하는 것이 가능하다. 또한, 설정 주파수와 오프셋 설정값의 대응 관계는, 도 1의 시스템 클록(CK)의 설정 주파수가 작을수록, 스트로브 신호(DQS)가 오프셋 조정 회로(26)에서 출력될 때까지 통과하는 블록 수가 커지도록 정해진다.
도 7은, 도 1의 메모리 컨트롤러(4)에 기억된 변환 테이블의 일례를 나타내는 도이다. 도 7의 예에서는, 대략 266 Mbps에서 533 Mbps까지의 비트 레이트(DRAM 장치의 동작 주파수와 동일)에 대해서 오프셋 설정값이 정해져 있다. 즉, 이 동작 주파수의 범위에서 지연량의 조정이 가능하다.
또한, 오프셋 조정 회로(26)의 구성은, 도 6에 나타낸 구성으로 한정되지 않고, 예를 들어, 셀렉터 회로(59) 대신에 입력 노드(NI)의 근방에 별개의 셀렉터 회로를 배치하고, 이 셀렉터 회로에 의해 입력 노드(NI)에 입력된 스트로브 신호(DQS)의 경로를 변환하도록 해도 좋다. 이와 같이 하면, 블록(50∼53) 배열 순서를 도 5와는 역순으로 할 수 있다.
상기한 점을 고려하여, 셀렉터 회로(59)의 기능을 보다 일반적으로 설명하면 다음과 같이 된다. 오프셋 조정 회로(26)에 설치된 복수의 지연 소자(DE)가 제1 번째부터 제M 번째까지의 M개의 블록으로 구분된다고 하면, 이 경우, 1 이상 M 이하의 정수를 i로 했을 때, 셀렉터 회로(59)는, 오프셋 설정값에 따라, M개의 블록을 모두 통과하지 않거나, 혹은, M개의 블록 중 제1 번째부터 제i 번째까지의 i개의 블록을 차례로 통과한 스트로브 신호(DQS)를 출력한다. 스트로브 신호가 M개의 블록을 모두 통과하지 않은 경우에는, 스트로브 신호의 지연량이, 지연량 조정 회로(27)만으로 설정된다.
[종래의 DQS 지연 회로의 문제점]
도 6에 나타내는 구성의 DQS 지연 회로(25)의 효과에 대해 설명하기에 앞서, 종래의 DQS 지연 회로의 문제점에 대해 설명한다. 이하, 도 8, 도 9를 참조하여, 지연량의 거친 조정을 행하기 위한 오프셋 조정 회로(26)가 설치되지 않은 경우에 대해 설명한다.
DRAM 장치에서는, 저소비 전력화를 위해서, DRAM 장치의 동작 주파수를 변환하여 사용하는 경우가 있다. 구체적으로, 최대 동작 주파수를 증대하는 것에 의해 주파수 범위를 확대했다고 하면, 지연선을 구성하는 지연 소자 수를 증가시킬 필요가 생긴다. 예를 들어, DRAM 장치와의 전송 레이트를 최대 400 Mbps까지 대응하고 있던 것을, 533 Mbps까지 대응 가능하게 하면, 지연선의 변환 단수를 32단에서 64단 또는 그 이상으로 증가시킬 필요가 생긴다. 이 결과, 회로 면적의 증대를 초래한다.
도 8은, 비교예의 DQS 지연 회로에 있어서, 지연 코드와 지연량의 관계를 모식적으로 나타내는 도이다. 도 8의 예에서는, 지연선을 구성하는 지연 소자의 개수 및 지연량의 변환 단수(도 8에서는, 8단의 경우를 나타냄)를 바꾸지 않고, 단위 지연 소자의 지연량을 증대시키는 것에 의해서, 지연량의 변환폭(Δdelay)을 크게 했을 경우를 나타낸다.
도 8과 같이, 넓은 주파수 범위에 대응시키는 목적으로, 단순히 지연선을 구성하는 단위 지연 소자의 지연량을 크게 설정하면, 목표 지연(target delay)에 대한 오차가 증대한다. 이에 따라, DRAM 장치로부터의 데이터 판독시에 있어서의 셋업 타임의 마진 감소 또는 홀드 타임의 마진 감소라고 하는 문제를 일으킨다.
도 9는, 비교예의 DQS 지연 회로에 있어서, 지연 코드와 지연량의 관계를 모식적으로 나타내는 도이다. 도 9의 예에서는, 단위 지연 소자의 지연량을 작게 하는 것에 의해, 지연량의 변환폭(Δdelay)을 작게 했을 경우를 나타낸다.
도 9와 같이, 지연선을 구성하는 단위 지연 소자의 지연량이 작은 경우에 있어서, 넓은 주파수 범위에 대응시키기 위해서는, 지연 소자 수의 증가나 지연량의 변환 단수의 증가(도 9에서는 16단)를 피할 수 없다. 이 때문에, 회로 면적이 증대해 버린다. 특히, 지연 소자의 지연량은, 반도체 장치의 제조 조건이나 동작 온도 및 동작 전압이 변동하는데 따라 변동하므로, 지연 소자의 상정되는 지연량이 가장 작은 경우에는, 목표 지연량의 실현이 어렵게 되는 경우도 있을 수 있다.
[실시 형태 1의 DQS 지연 회로(25)의 동작 및 효과]
도 6에 나타내는 DQS 지연 회로(25)의 경우에는, 지연량의 변환폭(Δdelay)을 작게 한 채로 광범위한 주파수에 대응할 수 있고, 게다가, 회로 면적의 증대를 억제할 수 있다.
도 10은, 도 6의 DQS 지연 회로(25)에 있어서, 지연 코드(41)와 지연량의 관계를 모식적으로 나타내는 도이다. 도 10의 예에서는, 도 6의 지연량 조정 회로(27)의 구성을 도 5에 예시한 구성보다 단순화한 경우를 나타내고 있다. 즉, 지연량 조정 회로(27)의 지연량을 8단계로 조정 가능하게 하고, 각 단계마다의 지연량의 변환폭(Δdelay)을 동일하게 하고 있다.
도 10에 나타내는 바와 같이, 오프셋 설정값을 변화시키는 것에 의해(도 10의 경우, 오프셋=0∼3), 도 6의 DQS 지연 회로(25)의 지연량과 지연 코드(41)의 관계를 나타내는 직선은, 그 기울기를 유지한 채로 상하로 이동한다. 이에 따라, 목표 지연(TG90)의 설정 범위를 확대할 수 있다.
또한, 개개의 지연 소자(DE)의 지연량은, 반도체 장치의 제조 조건의 변동, 및 지연 회로의 동작 전압 및 동작 온도의 변동에 따라 변동한다. 오프셋 조정 회로(26)의 설계시에는, 이 변동도 고려하며, 개개의 지연 소자의 지연량이 가장 작은 경우에도 동작 주파수에 대응한 지연량이 얻어지도록, 각 블록(50∼53)에 설치하는 지연 소자(DE)의 단수(N)를 결정할 필요가 있다.
도 11은, 개개의 지연 소자(DE)의 지연량이 변화한 경우에 있어서의, 지연 코드와 DQS 지연 회로(25)의 지연량의 관계를 나타낸 도이다. 도 11에 있어서, 각 지연 소자(DE)의 상정되는 지연량이 최소인 경우를 MIN 조건으로 하고, 각 지연 소자(DE)의 상정되는 지연량이 최대인 경우를 MAX 조건으로 하고 있다.
도 6, 도 11을 참조하여, 비트 레이트(bit rate)가 533 Mbps 일 때, 오프셋 설정값(offset)을 0으로 설정하면, MAX 조건 및 MIN 조건의 어느 경우에서도 DQS 지연 회로(25) 전체의 지연량을 목표 지연(90°지연)으로 설정할 수 있다. 마찬가지로, 비트 레이트가 400 Mbps, 333 Mbps, 266 Mbps 일 때에는, 오프셋 설정값(offset)을 각각 1, 2, 3으로 설정하면, MAX 조건 및 MIN 조건의 어느 경우에서도 DQS 지연 회로(25) 전체의 지연량을 목표 지연(90°지연)으로 설정할 수 있다.
목표 지연의 설정 범위의 하한값은, 오프셋 조정 회로(26)의 지연량이 가장 작고(오프셋 설정값(offset)=0), 또한, 지연량 조정 회로(27)의 지연량이 가장 작은(지연 코드가 최소) 경우에 있어서, 각 지연 소자(DE)의 상정되는 지연량이 최대인 경우(MAX 조건)로서 주어진다. 목표 지연의 설정 범위의 상한값은, 오프셋 조정 회로(26)의 지연량이 가장 크고(오프셋 설정값(offset)=3), 또한, 지연량 조정 회로(27)의 지연량이 가장 큰(지연 코드가 최대) 경우에 있어서, 각 지연 소자(DE)의 상정되는 지연량이 최소인 경우(MIN 조건)로서 주어진다.
도 12는, DQS 지연 회로(25)를 구성하는 각 회로의 면적 비율의 일례를 나타내는 도이다. 도 12에서는, 도 6에 나타내는 오프셋 조정 회로(26)의 면적, 도 5에 나타내는 지연량 조정 회로(27)를 구성하는 지연선(60)의 면적, 도 5의 셀렉터 회로(61)의 면적, 및 도 6의 제어 모듈(32)에 설치되는 디코드 회로의 면적의 상호 비율이 나타나 있다. 디코드 회로는, 바이너리 코드를 셀렉터 회로(61)에 입력되는 지연 코드(41)로 변환하기 위한 것이다. 도 12에 나타내는 바와 같이, 오프셋 조정 회로(26)의 면적은, 다른 회로의 면적에 비해 작고, 회로 면적의 증대가 억제되고 있는 것을 알 수 있다.
[반도체 장치(1)의 동작 시퀀스]
도 13은, 도 1의 반도체 장치(1)의 동작 순서의 일례를 나타내는 도이다. 도 13에는, DRAM 장치의 동작 주파수를 f0로부터 f1으로 변경하는 예가 나타나 있다.
도 1, 도 13을 참조하여, 초기 상태(시각 t0)에서는, 시스템 클록(CK)의 설정 주파수가 f0이다. 이 설정 주파수 f0에 대응하는 오프셋 설정값(offset)을 X로 한다.
시각 t1에 있어서, 메모리 컨트롤러(4)는, 셀프 리플래시 개시(SREF：Self Refresh Entry) 커맨드를 발행한다. 이에 따라, 셀프 리플래시(Self Refresh) 기간이 개시된다. 이때 동시에, 클록 인에이블 신호(CKE)가 무효화(negate)된다.
다음의 기간 t2에 있어서, CPU(3)는, 시스템 클록(CK)의 설정 주파수를 변경한다. 클록 인에이블 신호(CKE)가 무효화되어 있으므로, 주파수 변경 도중에 시스템 클록(CK)이 정지해도 문제가 생기지 않는다. 다음의 기간 t3는, 시스템 클록(CK)의 주파수가 f1으로 안정될 때까지의 대기 시간이다.
다음의 시각 t4에, 메모리 컨트롤러(4)는, 셀프 리플래시 종료(SRE：Self Refresh Exit) 커맨드를 발행한다. 이에 따라 셀프 리플래시 기간이 종료한다. 이때 동시에, 클록 인에이블 신호(CKE)가 유효화(assert)된다.
다음의 시각 t5에, 메모리 컨트롤러(4)는, 오프셋 설정값을 설정 주파수 f1에 대응하는 값(Y)으로 변환한다. 메모리 컨트롤러(4)는, 또한, 이 시점에서 DRAM 장치(2)가 실행 가능한 처리 커맨드(예를 들어, 프리차지 커맨드 등)를 발행한다.
다음의 시각 t6에, 메모리 컨트롤러(4)는, 오토 리플래시(REF：Auto Refresh) 커맨드를 발행한다. 또한, 메모리 컨트롤러(4)는 캘리브레이션 신호를 유효화하고, 이에 따라, 인터페이스 회로(5)의 동작 상태가 캘리브레이션 모드로 된다. 도 6의 캘리브레이션 제어 회로(31)는, 변경 후의 오프셋 설정값(Y)에 근거하여, 도 6의 DQS 지연 회로(25)에 설치된 지연량 조정 회로(27)의 캘리브레이션을 실시한다. 지연량 조정 회로(27)의 캘리브레이션에는 15 사이클(cycle) 이상 걸린다.
DRAM 장치(2)의 리플래시 및 지연량 조정 회로(27)의 캘리브레이션이 종료된 시각 t7 이후에 통상의 DRAM 액세스가 개시된다.
[정리]
이와 같이, 실시 형태 1에 따른 반도체 장치(1)에 의하면, 도 2, 도 6에 나타내는 바와 같이, 오프셋 설정값에 따라 지연량을 조정가능한 오프셋 조정 회로(26)를 구비한 DQS 지연 회로(25)가 제공된다. 이에 따라, 지연량 조정 회로(27)에 설치된 지연선을 증가시키는 일 없이, 최대 동작 주파수의 증가와 대응 가능한 주파수 범위의 확대를 실현할 수 있다.
또한, 지연량 조정 회로(27)에 설치된 지연선을 구성하는 단위 지연 소자의 지연량을 비교적 작게 설계하는 것으로, 목표 지연에 대한 지연 오차의 저감이 가능해진다. 캘리브레이션 실행시에는, 지연량 조정 회로(27)에 설치된 지연량이 비교적 작은 지연 소자를 이용해 지연량을 정밀도 좋게 조정할 수 있다.
오프셋 조정 회로(26)의 각 블록의 지연량(지연 소자(DE)의 개수)은, 제조 조건, 동작 온도 및 동작 전압의 변동에 따른 단위 지연 소자(DE)의 지연량의 변동을 고려하여 결정된다. 따라서, 지연량 조정 회로(27)에 설치하는 지연 소자의 개수를 증가시킬 필요는 없다.
또한, 오프셋 조정 회로(26)에 설치된 각 지연 소자(DE)를 구성하는 MOS 트랜지스터의 역치 전압은, 지연량 조정 회로(27)에 설치된 각 지연 소자를 구성하는 MOS 트랜지스터의 역치 전압보다 크게 되도록 한다. 이에 따라, 오프셋 조정 회로(26)에 설치된 각 지연 소자(DE)의 지연량을, 지연량 조정 회로의 각 지연 소자의 지연량보다 크게 할 수 있으므로, 오프셋 조정 회로(26)를 새롭게 설치한 것에 의한 회로 면적의 증대를 억제할 수 있다.
<실시 형태 2>
도 14는, 본 발명의 실시 형태 2에 따른 반도체 장치에 설치된 DQS 지연 회로(25A)의 구성을 나타내는 도이다.
도 14의 DQS 지연 회로(25A)는, 오프셋 조정 회로(26A)의 구성이 도 6의 DQS 지연 회로(25)의 경우와 다르다. 도 6의 오프셋 조정 회로(26)에서는 각 블록(50∼53)에 설치된 지연 소자의 개수가 같았다. 이에 대해, 도 14의 오프셋 조정 회로(26A)에서는, 지연선을 구성하는 각 블록(51A, 52A, 53A)에 설치된 지연 소자의 개수가 다르다.
구체적으로, 도 14의 블록(51A, 52A, 53A)은, 도 6의 블록(51, 52, 53)에 각각 대응한다. 예를 들어, 블록(51A)에는 4N단의 지연 소자(DE)가 설치되고, 블록(52A)에는 2N단의 지연 소자(DE)가 설치되며, 블록(53A)에는 N단의 지연 소자(DE)가 설치된다. 자세한 것은 후술하는 바와 같이, 각 블록을 구성하는 지연 소자의 개수를 다르게 하는 것에 의해서, 실시 형태 1의 경우에 비해, 동작 주파수의 설정 범위를 확대할 수 있다.
또한, 도 14의 오프셋 조정 회로(26A)에는, 도 6의 블록(50)에 대응하는 블록이 설치되어 있지 않다. 도 14에 있어서 오프셋 설정값으로서 0이 설정된 경우에는, 스트로브 신호(DQS)는, 지연 소자(DE)를 거치지 않고 지연량 조정 회로(27)로 입력된다. 이 경우, DQS 지연 회로(25A) 전체의 지연량은, 지연량 조정 회로(27)에 의해서 조정된다. 도 14의 그 밖의 구성은 도 6의 경우와 같기 때문에, 동일 또는 상응하는 부분에는 동일한 참조 부호를 부여하여 설명을 반복하지 않는다.
도 15는, 도 14의 오프셋 조정 회로(26A)의 경우에 있어서, 메모리 컨트롤러(4)에 기억된 변환 테이블의 일례를 나타내는 도이다. 도 15의 예에서는, 대략 200 Mbps에서 800 Mbps까지의 비트 레이트(DRAM 장치의 동작 주파수(f)와 동일)에 대해 오프셋 설정값이 정해져 있고, 동작 주파수의 설정 범위가 도 7의 경우에 비해 확대되어 있다.
도 16은, 도 14의 DQS 지연 회로(25A)에 있어서, 지연 코드와 지연량의 관계를 나타낸 도이다. 도 16을 참조하여, 반도체 장치의 제조 조건, 동작 온도 및 동작 전압이 변동했을 때, 상정되는 각 지연 소자(DE)의 지연량이 최대인 경우를 MAX 조건으로 기재하고, 상정되는 각 지연 소자(DE)의 지연량이 최소인 경우를 MIN 조건으로 기재하고 있다. 오프셋 설정값(offset)이 0∼3 일 때의 목표 지연의 설정 범위를 각각 R0∼R3으로 하면, 목표 지연의 설정 범위(R0∼R3)는 중복 없이 연속되고 있다.
상기와 같이 목표 지연의 설정 범위(R0 ∼ R3)를 중복 없이 연속적으로 늘어놓기 위해서는, MIN 조건에서 오프셋 설정값이 0 일 때 지연량 조정 회로(27)의 지연량이 최대인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R0)의 상한)과, MAX 조건에서 오프셋 설정값이 1 일 때 지연량 조정 회로(27)의 지연량이 최소인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R1)의 하한)을 일치시킨다. 마찬가지로, MIN 조건에서 오프셋 설정값이 1 일 때 지연량 조정 회로(27)의 지연량이 최대인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R1)의 상한)과, MAX 조건에서 오프셋 설정값이 2 일 때 지연량 조정 회로(27)의 지연량이 최소인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R2)의 하한)을 일치시킨다. 또한, MIN 조건에서 오프셋 설정값이 2 일 때 지연량 조정 회로(27)의 지연량이 최대인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R2)의 상한)과, MAX 조건에서 오프셋 설정값이 3 일 때 지연량 조정 회로(27)의 지연량이 최소인 경우에서의 지연 회로 전체의 지연량(목표 지연 설정 범위(R3)의 하한)을 일치시킨다.
상기를 보다 일반적으로 말하면 다음과 같이 된다. 오프셋 조정 회로(26)에 설치된 직렬 접속된 복수의 지연 소자(DE)가 제1 번째부터 제M 번째까지의 M개의 블록으로 구분된다고 하면, 이 경우, 1 이상 M 이하의 정수를 i로 했을 때, 셀렉터 회로(59)는, 오프셋 설정값에 따라, M개의 블록을 어느 것도 통과하지 않거나, 혹은, M개의 블록 중 제1 번째부터 제i 번째까지의 i개의 블록을 차례로 통과한 스트로브 신호(DQS)를 출력한다. 여기서, 1 이상 M-1 이하의 정수를 j로 했을 때, 제1 번째부터 제j 번째까지의 j개의 블록을 통과한 신호가 오프셋 조정 회로(26)로부터 출력되는 경우이며 또한 MIN 조건일 때 지연 회로 전체에서 설정가능한 지연량의 최대값은, 제1 번째부터 제j+1 번째까지의 j+1개의 블록을 통과한 신호가 오프셋 조정 회로(26)로부터 출력되는 경우이며 또한 MAX 조건일 때 지연 회로 전체에서 설정가능한 지연량의 최소값과 동일하거나 그것보다 크다. 전자가 후자와 동일한 경우는, 각 오프셋 설정값에 대한 목표 지연 설정 범위가 중복 없이 연속하고 있는 경우이다. 전자가 후자보다 큰 경우는, 각 오프셋 설정값에 대한 목표 지연 설정 범위가 서로 중복되고 있는 경우이다.
이와 같이 오프셋 설정값에 대응하는 목표 지연 설정 범위(R0∼R3)를 서로 중복시키지 않는 것에 의해, 실시 형태 1의 경우보다, DQS 지연 회로(25A) 전체에서의 목표 지연의 설정 범위를 확대할 수 있다. 그 밖의 실시 형태 2에 의한 효과는, 실시 형태 1의 경우와 같다. 예를 들어, 지연량 조정 회로(27)에 설치되는 단위 지연 소자(DE)의 지연량을 비교적 작게 설정함으로써, 지연 오차의 저감 효과가 얻어진다. 이하, 도 17, 도 18을 참조하여, 목표 지연의 설정 범위에 관해서 더 설명한다.
도 17은, 각 지연선에 설치된 지연 소자의 단수를 결정하는 순서에 대해서 설명하기 위한 도이다.
도 17(A)을 참조하여, 우선, 오프셋 설정값이 0인 경우의 지연 특성(DQS 지연 회로 전체의 지연량과 지연 코드의 관계)을 구성(plot)하고, 목표 지연 설정 범위(R0)를 확인한다. MIN 조건에서 지연 코드가 최대일 때가, 목표 지연 설정 범위(R0)의 상한이 된다.
다음으로, 도 17(B)을 참조하여, 목표 지연 설정 범위(R0)의 상한값과, 오프셋 설정값이 1인 경우에 있어서 MAX 조건에서 지연 코드가 최소일 때의 지연량이 일치하도록, 도 14의 블록(51A)의 지연량(지연 소자의 개수)을 결정한다. 블록(51A)의 지연량(지연 소자의 개수)에 따라, 도 17(B)의 오프셋 추가분이 정해진다. 이와 같이 블록(51A)의 지연량을 결정하는 것에 의해서, 오프셋 설정값이 0인 경우의 목표 지연의 설정 범위(R0)와, 오프셋 설정값이 1인 경우의 목표 지연의 설정 범위(R1)가 중복되는 일 없이, 이들 영역(R0, R1)의 경계가 일치한다.
다음으로, 도 17(C)을 참조하여, 목표 지연 설정 범위(R1)의 상한값과, 오프셋 설정값이 2인 경우에 있어서 MAX 조건에서 지연 코드가 최소일 때의 지연량이 일치하도록, 도 14의 블록(52A)의 지연량(지연 소자의 개수)을 결정한다. 블록(52A)의 지연량(지연 소자의 개수)에 따라, 도 17(C)의 오프셋 추가분이 정해진다. 이상을 반복함으로써, DQS 지연 회로 전체에서의 목표 지연의 설정 범위를 확대할 수 있다.
또한, 도 17(B)의 오프셋 추가분보다 도 17(C)의 오프셋 추가분이 작게 되어 있다. 바꾸어 말하면, 도 14의 블록(51A)의 지연량(지연 소자 수)보다 블록(52A)의 지연량(지연 소자 수)이 작다. 이 관계를 보다 일반적으로 말하면 다음과 같이 된다.
오프셋 조정 회로(26A)에 설치된 직렬 접속된 복수의 지연 소자(DE)가 제1 번째부터 제M 번째까지의 M개의 블록으로 구분된다고 하면, 이 경우, 1 이상 M 이하의 정수를 i로 했을 때, 셀렉터 회로(59)는, 오프셋 설정값에 따라, M개의 블록을 어느 것도 통과하지 않거나, 혹은, M개의 블록 중 제1 번째부터 제i 번째까지의 i개의 블록을 차례로 통과한 스트로브 신호(DQS)를 출력한다. 여기서, 1 이상 M-1 이하의 정수를 j로 했을 때, 제j 번째의 블록에 포함되는 지연 소자의 개수는, 제j+1 번째의 블록에 포함되는 지연 소자의 개수보다 크다.
도 18은, 도 17의 비교예로서, 각 지연선에 설치된 지연 소자의 단수가 부적절한 경우를 설명하기 위한 도이다. 도 18(A)은 도 17(A)과 같다. MIN 조건에서 지연 코드가 최대일 때가, 목표 지연 설정 범위(R0)의 상한이 된다.
도 18(B)을 참조하여, 목표 지연 설정 범위(R0)의 상한값보다, 오프셋 설정값이 1인 경우의 MAX 조건에서 지연 코드가 최소일 때의 지연량(목표 지연 설정 범위(R1)의 하한값)이 크게 되면, 목표 지연 설정 범위(R0)와 목표 지연 설정 범위(R1)에 간격이 생긴다. 이 간격 부분에는, 지연량을 설정할 수 없다. 도 17(B)의 경우와 비교하면, 도 18(B)의 경우가 블록(51A)의 지연량(지연 소자의 개수)을 크게 설정하고 있다. 이 때문에, 오프셋 추가분이 너무 커져 버려, 영역(R0, R1) 사이에 간격이 생긴다.
마찬가지로, 도 18(C)을 참조하여, 목표 지연 설정 범위(R1)의 상한값보다, 오프셋 설정값이 2인 경우의 MAX 조건에서 지연 코드가 최소일 때의 지연량(목표 지연 설정 범위(R2)의 하한값)이 크게 되면, 목표 지연 설정 범위(R1)와 목표 지연 설정 범위(R2)에 간격이 생긴다. 도 17(C)의 경우와 비교하면, 도 18(C)의 경우가 블록(52A)의 지연량(지연 소자의 개수)을 크게 설정하고 있다. 이 때문에, 오프셋 추가분이 너무 커져 버려, 영역(R1, R2) 사이에 간격이 생긴다.
<실시 형태 3>
실시 형태 3에 있어서의 인터페이스 회로(5)는, 동작 모드로서 테스트 모드를 더 가진다. 테스트 모드에서는, DQS 지연 회로의 지연량을 통상 모드의 지연량(90°)보다 작게 하고, 셋업 마진 테스트(setup margin test)를 실시할 수 있도록 한다. 통상 모드와 테스트 모드의 변환은, 바이패스 인에이블 신호(bypass_en)를 이용하여 행해진다. 이하, 도 19, 도 20을 참조하여 구체적으로 설명한다.
도 19는, 본 발명의 실시 형태 3에 따른 반도체 장치에 설치된 DQS 지연 회로(25B)의 구성을 나타내는 도이다. 도 19의 DQS 지연 회로(25B)의 오프셋 조정 회로(26B)에는, 테스트 모드용으로서 하나 또는 복수의 바이패스 선로가 설치된다. 각 바이패스 선로는, 통상 모드시에 사용되는 지연선의 일부와 병렬로 설치된다. 바이패스 선로의 지연량은, DQS 지연 회로(25B) 전체의 특성에 근거하여 결정된다.
구체적으로 도 19의 오프셋 조정 회로(26B)의 경우에는, 도 6에서 설명한 블록(50∼53)의 각각과 병렬로 바이패스 선로가 설치된다. 각 바이패스 선로는 1개의 지연 소자(DE)만을 포함하므로, 바이패스 선로의 지연량은 병렬 접속된 대응하는 블록의 지연량보다 작다.
오프셋 조정 회로(26B)는, 또한, 셀렉터 회로(54∼57)를 포함한다. 셀렉터 회로(54)는, 바이패스 인에이블 신호(43)가 활성화되어 H레벨("1")을 나타낼 때, 블록(50)을 통과한 신호 대신에 대응하는 바이패스 선로를 통과한 신호를 셀렉터 회로(59)로 출력한다. 마찬가지로, 셀렉터 회로(55)는, 바이패스 인에이블 신호(43)가 활성화되어 있을 때, 블록(51)을 통과한 신호 대신에 대응하는 바이패스 선로를 통과한 신호를 셀렉터 회로(59)로 출력한다. 셀렉터 회로(56)는, 바이패스 인에이블 신호(43)가 활성화되어 있을 때, 블록(52)을 통과한 신호 대신에 대응하는 바이패스 선로를 통과한 신호를 셀렉터 회로(59)로 출력한다. 셀렉터 회로(57)는, 바이패스 인에이블 신호(43)가 활성화되어 있을 때, 블록(53)을 통과한 신호 대신에 대응하는 바이패스 선로를 통과한 신호를 셀렉터 회로(59)로 출력한다.
도 19의 DQS 지연 회로(25B)는, 또한, 도 6의 오프셋 제어 회로(30) 대신에, 오프셋 바이패스 제어 회로(30A)를 포함한다. 오프셋 바이패스 제어 회로(30A)는, 상기 바이패스 인에이블 신호(43)와 앞서 설명한 오프셋 설정값(14)을, 메모리 컨트롤러(4)의 제어에 근거하여 출력한다.
상기 구성에 의하면, 오프셋 설정값이 0이며 또한 바이패스 인에이블 신호(43)가 활성화되어 있는 경우에는, 블록(50)과 병렬 접속된 바이패스 선로를 통과한 스트로브 신호(DQS)가 후단의 지연량 조정 회로(27)로 공급된다. 오프셋 설정값이 1이며 또한 바이패스 인에이블 신호(43)가 활성화되어 있는 경우에는, 블록(50) 및 블록(51)과 병렬 접속된 바이패스 선로를 통과한 스트로브 신호(DQS)가 후단의 지연량 조정 회로(27)로 공급된다. 마찬가지로, 오프셋 설정값이 2이며 또한 바이패스 인에이블 신호(43)가 활성화되어 있는 경우에는, 블록(50, 51) 및 블록(52)과 병렬 접속된 바이패스 선로를 통과한 스트로브 신호(DQS)가 후단의 지연량 조정 회로(27)로 공급된다. 오프셋 설정값이 3이며 또한 바이패스 인에이블 신호(43)가 활성화되어 있는 경우에는, 블록(50∼52) 및 블록(53)과 병렬 접속된 바이패스 선로를 통과한 스트로브 신호(DQS)가 후단의 지연량 조정 회로(27)로 공급된다.
도 20은, 도 19의 DQS 지연 회로(25B)에 있어서, 오프셋값이 0인 경우의 지연 코드와 지연 회로 전체의 지연량의 관계를 나타내는 도이다.
도 20을 참조하여, 통상 모드시의 90도의 지연량(TG90) 대신에, 45도의 지연량(TG45)으로 셋업 마진 테스트를 실시하는 경우에 대해 설명한다. 이 경우, 지연량이 대략 45도가 되도록, 각 바이패스 선로의 지연량이 미리 설정된다.
바이패스 인에이블 신호가 활성화하면, DQS 지연 회로(25B)의 지연량과 지연 코드(41)의 관계를 나타내는 직선은, 그 기울기를 유지한 채로 아래 방향으로 이동한다. 이에 따라, 통상 모드에서는 지연 코드를 최소값으로 설정해도 생성할 수 없었던 45도 지연 상태를 생성할 수 있어, 셋업 마진 테스트가 가능해진다.
이번 개시된 실시 형태는 모든 점에서 예시적인 것이며 제한적인 것이 아니라고 이해해야 한다. 본 발명의 범위는 상기한 설명이 아니라 청구범위에 의해 나타내며, 청구범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 이해해야 한다.
1 반도체 장치, 2 DRAM 장치, 4 메모리 컨트롤러, 4A 변환 테이블, 5 인터페이스 회로, 7 클록 생성기, 14 오프셋 설정값, 24 셀렉터 회로, 25, 25A, 25B DQS 지연 회로, 26, 26A, 26B 오프셋 조정 회로, 27 지연량 조정 회로, 28 데이터 검출 회로, 30 오프셋 제어 회로, 30A 오프셋 바이패스 제어 회로, 31 캘리브레이션 제어 회로, 32 제어 모듈, 33 신호 처리부, 34 펄스 생성기, 35 위상 비교기, 41 지연 코드, 43 바이패스 인에이블 신호, 50∼53, 51A∼53A 블록, 60 지연선, 59, 61 셀렉터 회로, CK 시스템 클록, DE 지연 소자, DQ 데이터 신호, DQS 스트로브 신호.

Claims (12)

  1. 인터페이스 회로를 포함하여 구성되는 반도체 장치로서,
    상기 인터페이스 회로는,
    외부 메모리 장치로부터 데이터 신호 및 스트로브 신호를 수신하도록 구성된 버퍼;
    수신된 스트로브 신호를 지연시키도록 구성된 지연 회로; 및
    상기 지연 회로에 의해 지연되는 스트로브 신호의 에지 타이밍에서 데이터 신호를 샘플링하도록 구성된 데이터 검출 회로를 포함하여 구성되며,
    상기 지연 회로는,
    복수의 지연 소자들을 포함하고 또한 스트로브 신호의 지연량을 복수의 단계들로 조정하도록 구성된 제1 조정 회로; 및
    상기 제1 조정 회로와 직렬로 접속되고 또한 스트로브 신호의 지연량을 상기 제1 조정 회로보다 더 정밀하게 조정할 수 있는 제2 조정 회로를 포함하여 구성되며,
    상기 제1 조정 회로는,
    복수의 지연 소자들의 일부와 병렬로 접속되고 또한 병렬로 접속되는 지연 소자들의 일부의 전체로서의 지연량보다 작은 지연량을 가지는 바이패스 선(bypass line); 및
    복수의 지연 소자들의 일부를 통과한 스트로브 신호 또는 복수의 지연 소자들의 일부와 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택 및 출력하도록 구성된 셀렉터(selector)를 더 포함하여 구성되는, 반도체 장치.
  2. 청구항 1에 있어서,
    설정 주파수를 가지는 클록 신호를 생성하도록 구성된 클록 생성기를 더 포함하여 구성되며,
    상기 인터페이스 회로는 클록 신호에 근거하여 동작 클록을 외부 메모리 장치에 공급하도록 구성되어 있고,
    상기 제1 조정 회로는 클록 신호의 설정 주파수에 따라 스트로브 신호의 지연량을 복수의 단계들로 조정하도록 구성되어 있는, 반도체 장치.
  3. 청구항 1에 있어서,
    상기 셀렉터는, 인터페이스 회로의 동작 모드에 따라, 복수의 지연 소자들의 일부를 통과한 스트로브 신호 또는 복수의 지연 소자들의 일부와 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택하도록 구성되어 있는, 반도체 장치.
  4. 청구항 1에 있어서,
    제1 조정 회로에 구비된 복수의 지연 소자들은 서로 직렬로 접속되어 있고, 또한 제1 번째부터 제M 번째까지의 각각의 블록들이 복수의 지연 소자들을 포함하는 M개의 블록들로 구분되어 있으며,
    바이패스 선은 M개의 블록들의 적어도 하나와 병렬로 접속되어 있는, 반도체 장치.
  5. 청구항 1에 있어서,
    제1 조정 회로에 구비된 복수의 지연 소자들은 서로 직렬로 접속되어 있고, 또한 제1 번째부터 제M 번째까지의 각각의 블록들이 복수의 지연 소자들을 포함하는 M개의 블록들로 구분되어 있으며,
    바이패스 선은 M개의 블록들의 각각과 병렬로 접속되어 있고,
    셀렉터는 M개의 블록들의 각각에 구비되어 있고, 또한 M개의 블록들 중 연관된 제i 번째(i는 1에서 M까지의 정수) 블록을 통과한 스트로브 신호 또는 M개의 블록들 중 제i 번째 블록과 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택하도록 구성되어 있는, 반도체 장치.
  6. 청구항 5에 있어서,
    설정 주파수를 가지는 클록 신호를 생성하도록 구성된 클록 생성기를 더 포함하여 구성되며,
    상기 인터페이스 회로는 클록 신호에 근거하여 동작 클록을 외부 메모리 장치에 공급하도록 구성되어 있고,
    상기 제1 조정 회로는, 클록 신호의 설정 주파수에 따라, 각각의 M개의 블록들과 연관되어 있는 셀렉터들의 출력들의 하나를 선택하도록 구성된 선택 회로를 더 포함하는, 반도체 장치.
  7. 청구항 6에 있어서,
    클록 신호의 주파수를 설정하도록 구성된 중앙처리장치; 및
    클록 신호의 설정 주파수에 대응하는 지연량 설정값을 출력하도록 구성된 제어 회로를 더 포함하여 구성되며,
    상기 선택 회로는, 지연량 설정값에 근거하여, 각각의 M개의 블록들과 연관되어 있는 셀렉터들의 출력값들의 하나를 선택하도록 구성되어 있는, 반도체 장치.
  8. 청구항 7에 있어서,
    상기 제어 회로는 설정 주파수가 더 낮을 때 스트로브 신호가 통과하는 지연 소자들의 수가 더 많아지도록 지연량 설정값을 결정하도록 구성되어 있는, 반도체 장치.
  9. 인터페이스 회로를 포함하여 구성되는 반도체 장치로서,
    상기 인터페이스 회로는,
    외부 메모리 장치로부터 데이터 신호 및 스트로브 신호를 수신하도록 구성된 버퍼;
    수신된 스트로브 신호를 지연시키도록 구성된 지연 회로; 및
    상기 지연 회로에 의해 지연되는 스트로브 신호의 에지 타이밍에서 데이터 신호를 샘플링하도록 구성된 데이터 검출 회로를 포함하여 구성되며,
    상기 지연 회로는,
    복수의 지연 소자들을 포함하고 또한 스트로브 신호의 지연량을 복수의 단계들로 조정하도록 구성된 제1 조정 회로; 및
    상기 제1 조정 회로와 직렬로 접속되고 또한 스트로브 신호의 지연량을 상기 제1 조정 회로보다 더 정밀하게 조정할 수 있는 제2 조정 회로를 포함하여 구성되며,
    상기 제1 조정 회로는,
    복수의 지연 소자들의 일부와 병렬로 접속되고 또한 병렬로 접속되는 지연 소자들의 일부의 전체로서의 지연량보다 작은 지연량을 가지는 바이패스 선(bypass line); 및
    복수의 지연 소자들의 일부를 통과한 스트로브 신호 또는 복수의 지연 소자들의 일부와 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택 및 출력하도록 구성된 셀렉터를 더 포함하여 구성되며,
    상기 반도체 장치는,
    설정 주파수를 가지는 클록 신호를 생성하도록 구성된 클록 생성기;
    클록 신호의 주파수를 설정하는 중앙처리장치; 및
    클록 신호의 설정 주파수에 관한 정보를 수신하고 또한 설정 주파수와 지연량 설정값 사이의 소정의 상관관계에 근거하여 지연량 설정값을 셀렉터에 출력하는 제어 회로를 더 포함하여 구성되며, 상기 상관관계는 설정 주파수가 더 낮을 때 스트로브 신호가 제1 조정 회로로부터 출력되기 전에 통과하는 지연 소자들의 수가 더 많아지도록 결정되는, 반도체 장치.
  10. 청구항 9에 있어서,
    상기 셀렉터는, 인터페이스 회로의 동작 모드에 따라, 복수의 지연 소자들의 일부를 통과한 스트로브 신호 또는 복수의 지연 소자들의 일부와 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택하도록 구성되어 있는, 반도체 장치.
  11. 청구항 9에 있어서,
    제1 조정 회로에 구비된 복수의 지연 소자들은 서로 직렬로 접속되어 있고, 또한 제1 번째부터 제M 번째까지의 각각의 블록들이 복수의 지연 소자들을 포함하는 M개의 블록들로 구분되어 있으며,
    바이패스 선은 M개의 블록들의 적어도 하나와 병렬로 접속되어 있는, 반도체 장치.
  12. 청구항 9에 있어서,
    제1 조정 회로에 구비된 복수의 지연 소자들은 서로 직렬로 접속되어 있고, 또한 제1 번째부터 제M 번째까지의 각각의 블록들이 복수의 지연 소자들을 포함하는 M개의 블록들로 구분되어 있으며,
    바이패스 선은 M개의 블록들의 각각과 병렬로 접속되어 있고,
    셀렉터는 M개의 블록들의 각각에 구비되어 있고, 또한 M개의 블록들 중 연관된 제i 번째(i는 1에서 M까지의 정수) 블록을 통과한 스트로브 신호 또는 M개의 블록들 중 제i 번째 블록과 병렬로 접속된 바이패스 선을 통과한 스트로브 신호를 선택하도록 구성되어 있는, 반도체 장치.
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