KR20030072407A - 반도체 집적회로 - Google Patents

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KR20030072407A
KR20030072407A KR10-2003-7010550A KR20037010550A KR20030072407A KR 20030072407 A KR20030072407 A KR 20030072407A KR 20037010550 A KR20037010550 A KR 20037010550A KR 20030072407 A KR20030072407 A KR 20030072407A
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clock signal
phase
circuit
signal generation
generation circuit
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KR10-2003-7010550A
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오카무라준이치
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쟈인 에레쿠토로닉스 가부시키가이샤
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
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Abstract

직렬 전송 데이터의 수신시에 전송로에 있어서의 신호 지연의 편차에 의해 직렬 전송 데이터의 위상이 샘플링 클록신호에 대해서 시프트되거나 직렬 전송 데이터의 파형이 열화한 경우에 있어서도 심벌 값을 안정하게 검출할 수 있는 수신회로를 실현하는 반도체 집적회로를 제공함을 목적으로 한다. 이를 위해 반도체 집적회로는 입력 클록신호에 동기한 N상의 클록신호를 발생하는 제 1 클록신호 발생회로; 제 1 클록신호 발생회로에 의해 발생된 N상의 클록신호중에서 선택된 1위상 동기한 M상의 클록신호를 발생하는 제 2 클록신호 발생회로로서, 상기 N≠M인 제 2 클록신호 발생회로; 및 N상의 클록신호 및 M 상의 클록신호를 이용하여 샘플링된 직렬 전송 데이터의 논리 값에 의거하여 N상의 클록신호중에서 1 위상을 선택하기 위해 이용되는 제어값을 구하는 계산회로를 포함한다.

Description

반도체 집적회로{SEMICONDUCTOR INTERGRATED CIRCUIT}
종래, 디지털 신호(데이터)의 고속 직렬 전송에 있어서 직렬 전송 데이터를 수신할 때에는 직렬 전송 데이터의 비트 레이트와 같은 주파수를 가지며, 직렬 전송 데이터와 동기적인 샘플링 클록신호를 이용하여 직렬 전송 데이터를 샘플링하는 방법이 일반적으로 이용되고 있다.
그러나, 이와 같이 단순한 샘플링 방법에 의하면, 샘플링 클록신호를 이용하여 직렬 전송 데이터를 샘플링 할 때에 전송로에 있어서의 신호 지연 편차로 인해 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대하여 시프트되거나[이 현상을 "스큐(skew)라 함] 직렬 전송 데이터 자체의 파형이 열화함으로써 심벌 값을 어떤 경우에도 완전히 검출할 수 없게 된다.
따라서, 고속 직렬 전송된 디지털 신호를 수신하는 수신회로의 설계에 있어서는 이와 같이 열화한 직렬 전송 데이터를 수신한 경우에도 심벌 값을 안정하게 검출할 수 있는 회로 기술이 중요하게 되었다.
최근, 전송로에 있어서 파형이 열화한 직렬 전송 데이터를 수신하는 경우에도 심벌 값을 안정하게 검출하기 위해 유효한 샘플링 방식으로서 직렬 전송 데이터의 비트수보다도 많은 다수의 샘플링 점에서 심벌 값을 검출하는 오버샘플링 방식이 이용되고 있다.
예컨대, U.S.P. 5,802,103호는 고속 직렬 전송에 있어서 오버샘플링 방식을 이용하여 수신데이터를 검출하는 전이중(fully duplexed) 전송 시스템의 일례를 개시하고 있다. 이 문헌에 개시되어 있는 바와 같이, 3배 오버샘플링 방식을 이용하면 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대하여 시프트될 때 조차도 심벌 피리어드(symbol period)(클록 주파수에 1개의 데이터 클록의 비트수를 곱한 수의 역수에 대응함)에 대하여 최대 ±30% 위상의 시프트를 허용할 수 있도록 된다.
도 1은 오버샘플링 방식을 이용한 종래의 수신회로의 일례를 도시한 블록도이다. 이 예에 있어서는 1개의 데이터 블록의 비트수가 8비트이고, 직렬 전송 데이터의 비트 레이트에 대해서 3배의 오버샘플링을 하고 있다.
도 1에 도시한 바와 같이, 이 수신회로는 입력 클록신호로부터 직렬 전송 데이터의 비트 레이트의 3배의 샘플링 레이트를 부여하는 다중 위상 클록신호를 발생하는 PLL(Phase locked loop) 또는 DLL(delay locked loop) 회로(210)와, 이 다중 위상 클록신호를 이용하여 직렬 전송 데이터를 오버샘플링하는 샘플링 레지스터(220)와, 오버샘플링의 결과에 의거하여 1개의 데이터 블록에 포함되는 8비트의 심벌 값을 결정하는 논리 값 결정회로(230)을 포함하고 있다.
샘플링 레지스터(220)에 입력된 1 블록(8비트)의 직렬 전송 데이터는 심벌비트수의 3배의 24개 샘플링 점에 있어서 오버샘플링되어 24비트의 병렬 데이터로서 출력된다.
논리 값 결정회로(230)는 이들 병렬 데이터를 이용하여 확률계산을 함으로써 직렬 전송 데이터의 변환점을 구한다. 더욱이, 논리 값 결정회로(230)는 이들 변환 점에 의거하여 오버샘플링에 의해 얻어진 24 비트의 병렬 데이터 중에서 적정한 8비트의 병렬 데이터를 선택하는 재샘플링을 함으로써 최종적으로 8비트의 심벌 값을 결정한다.
도 2는 도 1에 도시하는 수신회로의 동작을 논리 값으로 설명하기 위한 도면이다. 수신회로에 입력된 직렬 전송 데이터의 1 데이터 블록은 이 비트 레이트의 3배의 주파수를 갖는 다중 위상 클록신호로 오버샘플링된 결과 직렬 전송 데이터의 논리 값을 반영한 24비트의 병렬 데이터로서 출력된다.
이들 병렬 데이터를 이용하여 확률계산을 함으로써 변환점(201~205)이 결정된다. 예컨대, 샘플링된 병렬 데이터에 있어서 동일 논리 값이 2회 연속하면 변환점이 존재하는 것으로 결정된다. 이와 같이 하여 결정된 변환점에 의거하여 24비트의 병렬 데이터중에서 8비트의 심벌 값이 결정된다.
그러나, 오버샘플링 방식에 의하면 샘플링 클록수 및 샘플링 회로수가 증가함으로써 반도체 집적회로에 있어서 필요한 기판 면적이나 소비 전류가 증대하여 버린다. 이 때문에 3~4 배 이상의 오버샘플링 방식을 이용하는 반도체 집적회로의 설계에 있어서는 보다 정밀한 반도체 기술을 이용함으로써 이 문제점에 대처하고 있는데 제조 코스트가 증대되여 버린다는 문제가 있었다.
따라서, 상기의 점을 감안하여 본 발명의 목적은 직렬 전송 데이터의 수신시에 전송로에 있어서의 신호의 지연에 의해 직렬 전송 데이터의 위상이 샘플링 클록신호에 대하여 시프트되거나 직렬 전송 데이터의 파형이 열화한 경우에 있어서도 심벌 값을 안정하게 검출할수 있음과 아울러 샘플링 클록신호의 수 및 샘플링 회로수의 증가를 억제할 수 있는 수신회로를 실현하는 반도체 집적회로를 제공하는 데에 있다.
본 발명은 일반적으로 반도체 집적회로에 관한 것으로, 특히 직렬 전송 데이터를 수신하는 수신회로를 실현하기 위한 반도체 집적회로에 관한 것이다.
도 1은 오버샘플링 방식을 이용한 종래 기술의 수신회로의 일례를 도시하는 블록도,
도 2는 도 1에 도시한 수신회로의 동작을 논리 값으로 설명하기 위한 도면,
도 3은 본 발명의 제 1 실시형태에 의한 반도체 집적회로에 의해 실현되는 수신회로의 배치를 도시하는 블록도,
도 4는 도 3에 도시한 수신회로의 동작을 논리 값으로 설명하기 위한 도면,
도 5는 도 3에 도시한 수신회로에 있어서 입력된 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대하여 시트프되어 있는 경우의 동작을 논리 값 레벨로 설명하기 위한 도면,
도 6은 도 5에 도시한 위상 시프트를 조정한 후의 동작을 논리 값 레벨로 설명하기 위한 도면,
도 7A는 본 발명에 있어서 이용되는 샘플링 방식에 있어서 최소한 필요한 샘플 수와 직렬 전송 데이터의 위상 조정 범위를 도시하는 도면이며, 도 7B는 종래 기술의 예에 있어서 이용되는 오버샘플링 방식에 있어서 최소한 필요한 샘플 수와 직렬 전송 데이터의 위상 조정 범위를 도시하는 도면,
도 8은 도 3에 도시한 수신회로에 있어서 입력되는 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대해서 불 평형으로 시프트되는 경우의 동작을 논리 값 레벨로 설명하기 위한 도면,
도 9는 도 8에 도시하는 불 평형한 위상 시프트를 조정한 후의 동작을 논리 값 레벨로 설명하기 위한 도면,
도 10은 본 발명의 제 2 실시형태에 의한 반도체 집적회로에 의해 실현되는 수신회로의 배치를 도시하는 블록도.
이상의 과제를 해결하기 위해 본 발명의 제 1 실시형태에 의한 반도체 집적회로는, 입력 클록신호에 동기한 N 상의 클록신호를 발생하는 제 1 클록신호 발생회로; 제 1 클록신호 발생회로에 의해 발생된 N상의 클록신호 중에서 선택된 1개에 동기한 M상의 클록신호를 발생하는 제 2 클록신호 발생회로로서, 상기 N≠M인 제 2 클록신호 발생회로; 및 N상의 클록신호 및 M상의 클록신호를 이용하여 샘플링된 직렬 전송 데이터의 논리값에 의거하여 N상의 클록신호 중 1개를 선택하는데 이용하는 제어값을 구하는 계산회로를 포함한다.
또한, 본 발명의 제 2 실시형태에 의한 반도체 집적회로는, 입력 클록신호에 동기한 N상의 클록신호를 발생하는 제 1 클록신호 발생회로; 상기 입력 클록신호에 동기한 M상의 클록신호를 발생하는 제 2 클록신호 발생회로; 및 N상의 클록신호 및 M 상의 클록신호를 이용하여 샘플링된 직렬 전송 데이터의 논리 값에 의거하여 N상의 클록신호와 M 상의 클록신호의 위상관계를 변화시키는데 이용하는 제어값을 구하는 계산회로를 포함한다.
본 발명은 입력 클록신호에 동기하고, 단위 시간당 펄스수가 상이한, 즉 주파수가 상이한 두 군의 다중 위상 클록신호를 이용하는 것을 특징으로 한다. 제 1 군의 다중 위상 클록신호는 직렬 전송 데이터의 위상 얼라인먼트를 측정하기 위해 이용되는 한편, 제 2 군의 다중 위상 클록신호는 직렬 전송 데이터의 위상 얼라인먼트를 측정하기 위해 그리고, 직렬 전송 데이터의 심벌 값을 구하기 위해 이용된다. 위상 얼라인먼트의 측정 결과를 이용하여 제 2 군의 다중 위상 클록신호의 위상을 조정함으로써 전송 데이터에 대해서 항상 최적의 샘플링 클록신호의 위상을 확보할 수 있다.
그 결과, 직렬 전송 데이터의 수신시 전송로에 있어서의 신호 지연 편차에 의해 직렬 전송 데이터의 위상이 샘플링 클록신호에 대해서 시프트되거나 직렬 전송 데이터의 파형이 열화된 경우에 있어서도 심벌 값을 안정하게 검출할 수 있음과 아울러 샘플링 클록수나 샘플링 회로수의 증가를 억제할 수 있다.
본 발명의 이점 및 특징은 이하의 상세한 설명과 도면을 참조할 때 명백해진다. 이들 도면에 있어서 동일 참조번호는 동일 구성요소를 나타내고 있다.
도 3은 본 발명의 제 1 실시형태에 의한 반도체 집적회로에 의해 실현되는 수신회로의 배치를 도시하는 블록도이다. 본 실시형태에 있어서는 1개의 데이터 블록의 비트수가 8비트이며, 직렬 전송 데이터의 비트레이트에 대해서 3배의 오버샘플링을 하는 경우와 동등 이상의 위상 조정 능력을 실현하고 있다.
이 수신회로는 입력 클록신호로부터 등간격의 N상의 클록신호를 발생하는 제 1 PLL 또는 DLL 회로(10)와, N상의 클록신호중 하나와 동기하는 동일 간격의 M상의 클록신호를 발생하는 제 2 PLL 또는 DLL 회로(20)를 포함하고 있다. N상의 클록신호는 직렬 전송 데이터의 위상 얼라인먼트를 측정하기 위해 이용되며, M상의 클록신호는 직렬 전송 데이터의 위상 얼라인먼트를 측정하고 직렬 전송 데이터의 심벌 값을 구하기 위해 사용된다. 본 실시형태에 있어서는 N상의 클록신호로서 7상 클록신호를 이용하며, M상의 클록신호로서 8상 클록신호를 이용하고 있다.
또한, 이 수신회로는 7상 클록신호와 8상 클록신호사이에서 중복하지 않은 14(=N+M-1)개의 샘플링점에 있어서 직렬 전송 데이터를 샘플링하는 샘플링 레지스터(30)를 포함하고 있다. 샘플링 레지스터(30)에 입력된 직렬 전송 데이터는 심벌 비트 수의 1.75배의 비트레이트로 병렬화되고, 이 병렬 데이터는 14 비트의 샘플 데이터로서 출력된다.
더욱이, 이 수신회로는 입력된 14 비트의 샘플 데이터를 이용하여 확률 계산을 함으로써 최종적으로 8비트의 심벌 값과, 얼라인먼트 시프트 값과, 전송 품질 값을 결정하는 얼라인먼트 계산회로(40)를 포함하고 있다. 얼라인먼트 계산회로(40)로부터 출력되는 얼라인먼트 시프트 값은 제 2 PLL 또는 DLL 회로(20)에 공급된다.
도 4는 도 3에 도시하는 수신회로의 동작을 논리 값으로 설명하기 위한 도면이다. 입력된 직렬 전송 데이터는 1 데이터 블록(8비트)의 기간을 7등분하는 제 1 군의 샘플링 점(11~17)과, 1 데이터 블록의 기간을 8등분하는 제 2 군의 샘플링 점(21~28)에 있어서 샘플링된 결과 14비트의 샘플데이터(31, 32a, 32b, 33a, 33b, 34a, 34b, 35, 36a, 36b, 37a, 37b, 38a, 38b)로서 출력된다.
도 3에 도시하는 얼라인먼트 계산회로(40)는 이들 14 비트의 샘플 데이터를 이용하여 직렬 전송 데이터의 적정한 위상 얼라인먼트 위치로부터의 시프트 값을 계산한다.
이하, 직렬 전송 데이터의 적정한 위상 얼라인먼트 위상으로부터의 시프트 값을 계산하는 방법의 일례에 대해서 설명한다.
우선, 얼라인먼트 계산회로의 내부 레지스터(41~47)에 있어서의 값이 「0」으로 리셋된다. 이어서, 얼라인먼트 계산회로는 샘플데이터(32a)의 논리 값이 샘플 데이터(32b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「-1」을 내부 레지스터(42)에 저장한다. 마찬가지로, 얼라인먼트 계산회로는 샘플데이터(33a)의 논리 값이 샘플데이터(33b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「-1」을 내부 레지스터(43)에 저장한다. 마찬가지로, 얼라인먼트 계산회로는 샘플데이터(34a)의 논리 값이 샘플데이터(34b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「-1」을 내부 레지스터(44)에 저장한다.
한편, 얼라인먼트 계산회로는 샘플데이터(36a)의 논리 값이 샘플데이터(36b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「+1」을 내부레지스터(45)에 저장한다. 마찬가지로, 얼라인먼트 계산회로는 샘플데이터(37a)의 논리 값이 샘플데이터(37b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「+1」을 내부 레지스터(46)에 저장한다. 마찬가지로 얼라인먼트 계산회로는 샘플데이터(38a)의 논리 값이 샘플데이터(38b)의 논리 값과 동일한지의 여부를 판정하고, 이들이 서로 동일하면 「+1」을 내부 레지스터(47)에 저장한다.
내부 레지스터(41~47)에 각각 저장되어 있는 값의 합계를 구함으로써 직렬 전송 데이터의 적절한 위상 얼라인먼트 위치로부터의 시프트량을 표시하는 얼라인먼트 시프트 값을 계산할 수 있다. 직렬 전송 데이터가 적절한 위상 얼라인먼트 위치로 존재할 경우에는 얼라인먼트 시프트 값이 「0」으로 된다. 또한, 내부 레지스터(41~47)에 각각 저장되어 있는 값의 절대값의 합계를 구함으로써 전송로의 품질을 표시하는 품질 값을 계산할 수 있다. 전송로의 품질이 양호한 경우에는 전송 품질 값이 「6」으로 된다.
마찬가지로, 1 데이터 블록의 기간을 8등분하는 제 2 군의 샘플링 점(21~28)에 있어서 직렬 전송 데이터를 샘플링함으로써 얻어진 심벌 값이 검출신호로서 출력된다.
이어서, 직렬 전송 데이터의 적절한 위상 얼라인먼트 위치로부터의 시프트값을 계산하는 방법의 기타 예에 대해서 설명한다.
앞의 예에 있어서는 내부 레지스터(41~47) 각각에 「0」, 「-1」, 또는 「+1」을 저장하였으나 본 실시예에 있어서는 내부 레지스터(41~47)에 「0」 또는 「1」을 각각 저장한다. 특히, 얼라인먼트 계산회로는 비교될 2개의 샘플 데이터의 논리 값이 서로 동일하면 「1」을 각각의 내부 레지스터에 저장한다. 이후, 얼라인먼트 계산회로는 내부 레지스터(41~44)에 각각 저장되어 있는 값의 합(SUM1)과 내부 레지스터(45~47)에 각각 저장되어 있는 값의 합(SUM2)를 구하여 이들의 차(SUM2-SUM1)를 구함으로써 직렬 전송 데이터의 적정한 위상 얼라인먼트 위치로부터의 시프트량을 나타내는 얼라인먼트 시프트 값을 계산한다.
도 5는 본 실시형태에 의한 수신회로에 있어서 입력되는 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대해서 시프트되어 있을 경우의 동작을 논리 값 레벨로 설명하기 위한 도면이다. 이와 같은 상황은 전송로에 있어서의 신호 지연시간이 직렬 전송 데이터와 클록신호의 사이에서 상이함으로써 발생되는 열화의 일례이다.
입력된 직렬 전송 데이터는 1개의 샘플링점을 공유하는 제 1 군의 샘플링 점(11~17)과 제 2 군의 샘플링 점(21~28)에 있어서 샘플링된 결과, 14비트의 샘플데이터(51, 52a, 52b, 53a, 53b, 54a, 54b, 55, 56a, 56b, 57a, 57b, 58a, 58b)로서 출력된다.
직렬 전송 데이터의 샘플링 클록신호에 대한 위상 얼라인먼트가 시프트되어 있기 때문에 얼라인먼트 계산회로에 있어서 내부 레지스터(41~47)에 각각 저장되어 있는 값의 합계, 즉, 얼라인먼트 시프트 값을 구하면 얼라인먼트 시프트 값이 「0」으로 되지 않고 「+2」로 된다. 이 얼라인먼트 시프트 값에 의거하여 샘플링 클록신호를 발생하는 제 2 PLL 또는 DLL 회로(20)(도 3)에 있어서 입력되는 7상 클록신호 중에서 기준위상으로서 선택되는 클록신호를 변경함으로써 위상 얼라인먼트의조정이 이루어진다. 또한, 얼라인먼트 계산 회로에 있어서 내부 레지스터(41~47)에 각각 저장되어 있는 값의 절대값의 합계, 즉, 전송품질값이 「6」으로 되지 않고,「4」로 된다. 이것은 전송로등의 영향에 의해 수신데이터의 품질이 저하하고 있음을 나타내고 있다.
도 6은 도 5에 도시하는 위상 시프트를 조정한 후의 동작을 논리 값 레벨로 설명하기 위한 도면이다. 도 5에 있어서 계산된 얼라인먼트 시프트값이 「+2」이므로 제 2 PLL 또는 DLL 회로(20)(도 3)에 있어서 선택되는 클록신호를 「-2」만큼 시프트하여 샘플링 점(11)을 부여하는 클록신호로부터 샘플링 점(16)을 부여하는 클록신호로 변경함과 아울러 내부 레지스터(41~47)를 리셋한다. 대안으로, 계산된 얼라인먼트 시프트값을 소정의 시간에 걸쳐 적분하여 평균화한 후에 선택되는 클록신호를 결정하도록 하여도 좋다.
입력된 직렬 전송 데이터는 새롭게 배열된 샘플링 점에 있어서 샘플링된 결과, 14비트의 샘플 데이터(63a, 63b, 64a, 64b, 65, 66a, 66b, 67a, 67b, 68a, 68b, 61, 62a, 62b)로서 출력된다. 이후, 내부 레지스터(41~47)에 각각 저장된 값을 이용하여 얼라인먼트 시프트 값을 재차 계산한다. 기준 샘플링점이 「-2」만큼 시프트됨으로써 얼라인먼트 시프트 값은 재차 「0」으로 된다. 또한, 전송품질 값이 「6」으로 다시 시작된다.
이상과 같이, 얼라인먼트 계산회로의 계산결과를 이용하여 직렬 전송 데이터와 샘플링 클록신호의 위상 관계를 항상 조정함으로써 적은 데이터 샘플링수에 의거해 전송로에 있어서의 신호 파형의 열화(스큐등)에 대해서 심벌 값을 안정하게검출할 수 있게 된다.
도 7A는 본 발명에 있어서 이용되는 N상 클록신호 및 M상 클록신호를 이용한 샘플링 방식에 있어서 최소한 필요한 샘플수와 직렬 전송 데이터의 위상 조정범위를 도시하고 있다. 한편, 도 7B는 종래 기술의 예에 있어서 이용되는 X 배의 오버샘플링 방식에 있어서 최소한 필요한 샘플 수와 직렬 전송 데이터의 위상 조정범위를 도시하고 있다. 양자를 비교하면 N≤M의 경우에 (M/N-1)가 1/3보다도 작으면 본 발명에 있어서 이용되는 방식이 종래예에 있어서 이용되는 3배 오버샘플링 방식보다도 정밀한 위상 조정이 가능해짐을 알수 있다. 또한, N>M으로 설정될 수도 있으며, 그 경우에는 (N/M-1)가 1/3보다도 작으면 본 발명에 있어서 이용되는 방식이 종래예에 있어서 이용되는 3배 오버샘플링 방식보다도 정밀한 위상 조정이 가능해진다.
도 8은 도 3에 도시하는 수신회로에 있어서 입력되는 직렬 전송 데이터의 위상이 샘플링 클록신호의 위상에 대해서 불 평형식으로 시프트될 경우의 동작을 논리 값 레벨로 설명하기 위한 도면이다. 이와 같은 상황은 평형 전송로에 있어서 신호 지연시간이 직렬 전송 데이터와 클록신호의 사이에서 상이하고, 그리고 평형 전송로에 포함되는 2개의 전송로 간에 있어서도 신호 지연시간에 차이가 발생함으로써 발생하는 열화의 일례이다.
입력된 직렬 전송 데이터는 1 데이터 블록의 기간을 7등분하는 제 1 군의 샘플링 점(11~17)과, 그중 1개의 샘플링 점(도 8에 있어서는 샘플링점 11)에 동기하여 1 데이터 블록의 기간을 8등분하는 제 2 군의 샘플링 점(21~28)에 있어서 샘플링된 결과, 14 비트의 샘플 데이터(71, 72a, 72b, 73a, 73b, 74a, 74b, 75, 76a, 76b, 77a, 77b, 78a, 78b)로서 출력된다.
도 8에 있어서는 입력된 직렬 전송 데이터의 후미 에지(trailing edge)가 샘플링 클록신호의 위상에 대해서 시프트되어 있으므로 얼라인먼트 계산 회로(40)(도 3)에 있어서, 입력된 14 비트의 샘플 데이터에 의거하여 얼라인먼트 시프트 값을 계산한 결과 얼라인먼트 시프트값이 「0」으로 되지 않고 「+1」로 된다. 이 얼라인먼트 시프트값에 의거해서 샘플링 클록신호를 발생하는 제 2 PLL 또는 DLL 회로(20)에 있어서의 클록신호의 선택을 변경함으로써 위상 얼라인먼트의 조정이 이루어진다.
도 9는 도 8에 도시하는 불 평형 위상 시프트를 조정한 후의 동작을 논리 값 레벨로 설명하기 위한 도면이다. 계산된 얼라인먼트 시프트값이 「+1」이므로 샘플링 점(11~17)을 부여하는 7상 클록신호 중에서 선택되는 클록신호를 「-1」만큼 시프트하여 샘플링 점(11)을 부여하는 클록신호로부터 샘플링점(17)을 부여하는 클록신호로 변경한다. 대안으로, 계산된 얼라인먼트 시프트 값을 소정 시간에 걸쳐 적분하여 평균화한 후에 선택되는 클록신호를 결정하여도 좋다.
입력된 직렬 전송 데이터는 새롭게 배열된 샘플링 점에 있어서 샘플링된 결과 14비트의 샘플데이터(82a, 82b, 83a, 83b, 84a, 84b, 85, 86a, 86b, 87a, 87b, 88a, 88b, 81)로서 출력된다. 이들 샘플데이터를 이용하여 얼라인먼트 시프트 값을 계산하면 샘플링 클록신호의 위상이 「-1」만큼 시프트됨으로써 얼라인먼트 시프트값은 재차 「0」이 된다.
도 9에 있어서 얼라인먼트 시프트 값은 「0」으로 되나 내부 레지스터(41~47)에 유지되어 있는 값의 절대 값의 합계인 전송 품질값이 도 4 및 도 6에 있어서의 「6」과 상이하게 되고, 「4」인 것에 주의해야 한다. 평형 전송로에 있어서 직렬 전송 데이터가 단지 샘플링 클록신호에 대해서 지연하고 있는 도 5에 도시하는 경우와 달리, 평형 전송로에 포함되는 2개의 전송로간에 있어서도 지연시간에 차이가 발생하고 있기 때문에 열화한 파형을 갖는 직렬 전송 데이터를 수신하고 있는 경우에는 위상 얼라인먼트가 유지된 상태에 있어서도 전송 품질 값이 작아지게 된다.
이와 같이, 본 실시형태에 의하면 얼라인먼트 계산회로의 내부 레지스터에 저장되어 있는 값의 합계를 구함으로써 위상 얼라인먼트의 수정방향을 알수 있고, 추가적으로 얼라인먼트 계산회로의 내부 레지스터에 저장되어 있는 값의 절대값의 합계를 구함으로써 전송로의 품질을 파악하는 것이 가능해진다.
일반 직렬 전송로에 있어서는 그 전송로의 품질이 다이나믹하게 변동함이 용이하게 일어날 수 있다. 이 경우에 간단한 방법으로 전송로의 품질(열화정도)를 측정하는 것이 가능하면 전송로의 품질에 대응한 송신방법을 선택하는 것이 가능해진다. 예컨대, 열화가 심한 전송에 있어서는 비트레이트를 낮추어 직렬 전송 데이터를 송신하도록 송신회로를 제어함으로써 직렬 전송 데이터를 안정하게 송신하는 것이 가능해 진다. 마찬가지로, 전송로의 품질에 대응한 수신방법을 선택하는 것도 가능하다. 예컨대, 열화가 심한 전송로에 있어서는 수신회로에 있어서 증폭기 초단의 이득을 증가시키거나 파형등화를 함으로써 직렬 전송 데이터를 안정하게 수신할수 있게 된다.
본 실시형태에 의하면, 종래 기술의 오버샘플링 방법과 동등이상의 위상 조정 능력을 갖는 수신회로를 오버샘플링 방법으로 필요한 클록신호 수보다도 대폭 적은 클록신호를 이용하여 실현할 수 있게 된다. 이에 따라서, 오버샘플링 방법과 동등이상의 성능을 보다 작은 소비전력으로 실현할 수 있다.
더욱이, 종래 기술의 오버샘플링 방법에 있어서는 직렬 전송 데이터의 품질을 다이나믹하게 측정함은 곤란하지만 본 실시형태에 의하면 이것이 용이하게 가능해 진다. 따라서, 본 실시예는 전송로의 품질에 다이나믹하게 적응할 수 있다.
본 실시형태에 있어서는 입력 클록신호에 동기하는 N상의 클록신호를 발생하기 위해 PLL 또는 DLL회로를 이용함과 아울러 N상의 클록신호중에서 선택된 1개의 클록신호에 동기하는 M상의 클록신호를 발생하기 위해 PLL 또는 DLL 회로를 이용한 예를 설명하였으나 등 위상 간격의 다중 위상 클록신호를 발생할 수 있는 기타 회로를 이용하여도 본 발명은 실현가능하고 또한 유효하다. 또한, 다중 위상 클록신호의 수에 대해서는 N≠M이면 N과 M을 위한 어떠한 값을 이용하여도 본 발명은 실현가능하며 유효하다.
이어서, 본 발명의 제 2 실시형태에 의한 반도체 집적회로에 대해서 설명한다. 본 실시형태는 본 발명을 RGB 디지털 화상신호용의 3채널의 수신회로에 적용한 것이다. 본 실시형태에 있어서는 1 데이터 블록의 비트수가 10비트이고, 4배의 오버샘플링과 동등이상의 위상 조정능력을 부여하고 있다.
도 10은 본 발명의 제 2 실시형태에 의한 반도체 집적회로에 의해 실현되는수신회로의 배치를 도시하는 블록도이다.
이 수신회로는 공통회로 블록(100C), R 채널 회로 블록(100R), G 채널 회로블록(100G), 및 B 채널회로 블록(100B)을 포함하고 있다.
입력된 평형 클록신호와 3채널의 평형 직렬 전송 데이터는 차동 증폭기(90~93)에 의해 각각 증폭된다. 차동증폭기(90~93) 각각은 제어회로(50)로부터 공급되는 제어신호에 따라서 초단의 게인을 조정하는 기능을 가진다. 증폭된 평형 클록신호는 제 1 DLL 회로(110)에 있어서 입력된 평형 클록신호와 동기한 등간격의 9상 얼라인먼트 측정용 클록 신호로 변환된다.
위상 얼라인먼트 회로(60)에 의해 제어되는 클록신호 선택회로(70)에 있어서 제 1 DLL 회로(110)로부터 출력되는 9상 클록신호중에서 1개의 클록신호가 선택된다. 제 2 DLL 회로(120)는 선택된 클록신호에 의거하여 입력된 평형 클록신호에 동기한 10상의 심벌 샘플링용 클록신호를 출력한다.
로컬 버퍼(80)에 있어서 파형 정형된 9상 클록신호와. 제 2 DLL 회로(120)로부터 출력된 10상 클록신호는 샘플링 회로(130)에 입력된다. 샘플링 회로(130)는 이들 입력된 클록신호에 의거해서 차동 증폭기(120)에 의해 증폭된 직렬 전송 데이터를 샘플링하여, 18(=10+9-1) 비트의 샘플링 데이터를 출력한다.
위상 얼라인먼트 회로(60)는 18비트의 샘플링 데이터에 의거해서 직렬 전송 데이터의 위상 얼라인먼트에 관한 정보를 표시하는 얼라인먼트 시프트값을 구하고, 클록신호 선택 회로(70)에 이 얼라인먼트 시프트 값을 피드백한다.
동시에, 위상 얼라이먼트 회로(60)는 18비트의 샘플링 데이터에 의거해서 직렬 전송 데이터의 전송 품질에 관한 정보를 나타내는 전송 품질값을 구하고, 제어회로(50)에 이 전송 품질 값을 피드백한다. 제어회로(50)는 3채널 분의 전송 품질값에 의거해서 차동증폭기(90~93)의 초단 이득을 설정함으로써 직렬 전송 데이터의 전송 품질에 따른 이득 조정을 할 수 있다.
한편, 제 2 DLL 회로(120)로부터 출력되는 샘플링 클록신호를 이용하여 샘플링된 10비트의 데이터는 워드 얼라인먼트 회로(90)에 의해 비트 위치결정된 후 병렬 데이터로서 출력된다.
이상, R,G,B의 3 채널의 회로 블록 내의 R 채널 회로 블록에 대해서 설명하였으나 나머지 2개의 채널도 마찬가지의 회로 블록으로 구성되어 있음으로써 3채널의 직렬 전송 데이터가 독립적으로 클록신호에 대해서 위상 지연을 발생하여도 본 실시형태에 의한 수신장치를 이용함으로써 안정하게 전송 데이터를 수신할 수 있다.
이상, 본 발명을 실시형태에 의거하여 설명하였으나 본 발명은 이들 실시형태로 한정되는 것은 아니고, 청구범위에 기재되어 있는 범위내에서 자유롭게 변형 및 변경이 가능하다.
본 발명에 의한 반도체 집적회로는 직렬 전송 데이터를 수신하는 수신회로를 갖는 액정 디스플레이 등의 장치에 적용될 수 있다.

Claims (17)

  1. 입력 클록신호에 동기한 N 상의 클록신호를 발생하는 제 1 클록신호 발생회로;
    상기 제 1 클록신호 발생회로에 의해 발생된 N상의 클록신호중 선택된 1개에 동기한 M상의 클록신호를 발생하는 제 2 클록신호 발생회로로서, 상기 N≠M인 제 2 클록신호 발생회로; 및
    상기 N상의 클록신호 및 M상의 클록신호를 이용하여 샘플링된 직렬 전송 데이터의 논리값에 의거하여 상기 N상의 클록신호중 1개를 선택하기 위해 이용되는 제어값을 구하는 계산회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  2. 제 1 항에 있어서,
    상기 제 2 클록신호 발생회로는 상기 계산회로가 구한 제어값에 의거하여 상기 제 1 클록신호 발생회로에 의해 발생된 N상의 클록신호중 1개를 기준 위상을 규정하는 클록신호로서 선택하는 것을 특징으로 하는 반도체 집적회로.
  3. 제 1 항에 있어서,
    상기 제 1 클록신호 발생회로는 등간격의 N상 클록신호를 발생하고, 상기 제 2 클록신호 발생회로는 등간격의 M상 클록신호를 발생하는 것을 특징으로 하는 반도체 집적회로.
  4. 제 1 항에 있어서,
    상기 제 1 클록신호 발생회로와 상기 제 2 클록신호 발생회로중 하나이상은 PLL 회로와 DLL 회로 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적회로.
  5. 제 1 항에 있어서,
    상기 제 1 클록신호 발생회로는 PLL 회로를 포함하고, 상기 제 2 클록신호 발생회로는 DLL 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  6. 제 1 항에 있어서,
    상기 제 1 클록신호 발생회로는 DLL 회로를 포함하고, 상기 제 2 클록신호 발생회로는 PLL 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  7. 입력클록신호에 동기한 N상의 클록신호를 발생하는 제 1 클록신호 발생회로;
    상기 입력클록신호에 동기한 M상의 클록신호를 발생하는 제 2 클록신호 발생회로; 및
    상기 N상의 클록신호 및 M 상의 클록신호를 이용하여 샘플링된 직렬 전송 데이터의 논리 값에 의거하여 상기 N상의 클록신호와 상기 M상의 클록신호 사이의 위상 관계를 변화시키기 위해 이용되는 제어값을 구하는 계산회로를 포함하는 것을특징으로 하는 반도체 집적회로.
  8. 제 7 항에 있어서,
    상기 제 2 클록신호 발생회로는 상기 계산회로가 구한 제어값에 의거하여 상기 M상의 클록신호의 위상을 상기 N상의 클록신호의 1위상차 기간을 단위 시간으로 이용하여 시프트하는 것을 특징으로 하는 반도체 집적회로.
  9. 제 7 항에 있어서,
    상기 제 1 및 제 2 클록신호 발생회로가 각각 발생하는 N상의 클록신호 및 M 상의 클록신호는 입력 클록신호의 1 주기에 있어서 1개의 공통 샘플링 점을 포함하는 (N+M-1)개의 상이한 샘플링 점을 규정하는 것을 특징으로 하는 반도체 집적회로.
  10. 제 9 항에 있어서,
    상기 계산회로는 상기 (N+M-1)개의 상이한 샘플링 점에 있어서 직렬 전송 데이터를 샘플링함으로써 얻어진 병렬 데이터의 (N+M-1) 비트 내의 소정의 2 비트의 복수의 조합에 각각 대응하는 값의 합계를 구함으로써 상기 직렬 전송 데이터의 M상의 클록신호에 대한 위상 얼라인먼트의 시프트를 표시하는 제어값을 구하는 것을 특징으로 하는 반도체 집적회로.
  11. 제 10 항에 있어서,
    상기 계산회로는 상기 병렬 데이터의 소정의 2비트로서 상기 N상의 클록신호가 표시하는 N개의 샘플링 점내의 제 1 샘플링 점과, 상기 M상의 클록신호가 표시하는 M개의 샘플링 점 내의 상기 제 1 샘플링점에 인접하는 제 2 샘플링점에 있어서 샘플링된 2 비트를 이용하는 것을 특징으로 하는 반도체 집적회로.
  12. 제 9 항에 있어서,
    상기 계산회로는 상기 (N+M-1)개의 상이한 샘플링점에 있어서 상기 직렬 전송 데이터를 샘플링함으로써 얻어진 병렬 데이터의 (N+M-1) 비트내의 소정의 2 비트의 복수의 조합에 각각 대응하는 값의 절대값의 합계를 구함으로써 상기 직렬 전송 데이터의 품질에 관한 값을 구하는 것을 특징으로 하는 반도체 집적회로.
  13. 제 12 항에 있어서,
    가변 이득을 갖는 증폭기; 및
    상기 계산회로가 구한 상기 직렬 전송 데이터의 품질에 관한 값에 의거해서 상기 증폭기의 이득을 변화시키는 제어회로를 추가로 포함하는 것을 특징으로 하는 반도체 집적회로.
  14. 제 7 항에 있어서,
    상기 제 1 클록신호 발생회로는 등간격의 N상 클록신호를 발생하고, 상기 제2 클록신호 발생회로는 등간격의 M상 클록신호를 발생하는 것을 특징으로 하는 반도체 집적회로.
  15. 제 7 항에 있어서,
    상기 제 1 클록신호 발생회로와 상기 제 2 클록신호 발생회로 중 하나 이상은 PLL 회로 및 DLL 회로 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 집적회로.
  16. 제 7 항에 있어서,
    상기 제 1 클록신호 발생회로는 PLL 회로를 포함하고, 상기 제 2 클록신호 발생회로는 DLL 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
  17. 제 7 항에 있어서,
    상기 제 1 클록신호 발생회로는 DLL 회로를 포함하고, 상기 제 2 클록신호 발생회로는 PLL 회로를 포함하는 것을 특징으로 하는 반도체 집적회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863781B1 (ko) * 2004-08-19 2008-10-16 가부시끼가이샤 르네사스 테크놀로지 위상 동기 회로

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004153712A (ja) * 2002-10-31 2004-05-27 Thine Electronics Inc 受信装置
CN1698330B (zh) * 2003-01-15 2010-04-28 日本电信电话株式会社 非接触rf id系统的通信方法,非接触rf id系统,发报机以及接收机
KR100574938B1 (ko) * 2003-02-20 2006-04-28 삼성전자주식회사 고속 직렬 링크에서 데이터 복원시 에러 발생을감소시키는 데이터 복원장치 및 그 복원방법
US7321648B2 (en) * 2003-08-13 2008-01-22 International Business Machines Corporation Drift compensation system and method in a clock device of an electronic circuit
WO2005101773A1 (ja) * 2004-04-16 2005-10-27 Thine Electronics, Inc. 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
CN101567778B (zh) * 2004-04-16 2011-05-18 哉英电子股份有限公司 接收电路
US7221201B2 (en) * 2004-08-11 2007-05-22 Micron Technology, Inc. Fast-locking digital phase locked loop
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
US7702059B2 (en) * 2005-02-09 2010-04-20 Analog Devices, Inc. Adaptable phase lock loop transfer function for digital video interface
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
JP4886276B2 (ja) * 2005-11-17 2012-02-29 ザインエレクトロニクス株式会社 クロックデータ復元装置
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
US7813297B2 (en) * 2006-07-14 2010-10-12 Dft Microsystems, Inc. High-speed signal testing system having oscilloscope functionality
US20080192814A1 (en) * 2007-02-09 2008-08-14 Dft Microsystems, Inc. System and Method for Physical-Layer Testing of High-Speed Serial Links in their Mission Environments
JP4666393B2 (ja) * 2007-03-29 2011-04-06 富士通テン株式会社 タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法
JP4774005B2 (ja) * 2007-04-11 2011-09-14 ザインエレクトロニクス株式会社 受信装置
CN102055442B (zh) * 2007-11-01 2013-05-01 钰创科技股份有限公司 全频率宽度的多重相位延迟锁定回路锁定频率的方法
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
JP6034273B2 (ja) 2013-10-04 2016-11-30 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
CN113204504B (zh) * 2020-01-31 2024-03-12 瑞昱半导体股份有限公司 串行数据处理装置与数据偏移修正方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430759A (en) * 1992-08-20 1995-07-04 Nexus 1994 Limited Low-power frequency-hopped spread spectrum reverse paging system
US5714904A (en) * 1994-06-06 1998-02-03 Sun Microsystems, Inc. High speed serial link for fully duplexed data communication
US5950115A (en) * 1997-08-29 1999-09-07 Adaptec, Inc. GHz transceiver phase lock loop having autofrequency lock correction
JP3504119B2 (ja) * 1997-09-12 2004-03-08 三菱電機株式会社 復調装置、クロック再生装置、復調方法及びクロック再生方法
JP3731313B2 (ja) 1997-09-19 2006-01-05 ソニー株式会社 クロック再生回路およびデータ伝送装置
JP2000031951A (ja) 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100863781B1 (ko) * 2004-08-19 2008-10-16 가부시끼가이샤 르네사스 테크놀로지 위상 동기 회로

Also Published As

Publication number Publication date
WO2002065690A1 (fr) 2002-08-22
US6864734B2 (en) 2005-03-08
TW529280B (en) 2003-04-21
JPWO2002065690A1 (ja) 2004-06-17
US20040051571A1 (en) 2004-03-18
CN1489846A (zh) 2004-04-14
JP3756485B2 (ja) 2006-03-15
CN1285190C (zh) 2006-11-15

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