WO2002065690A1 - Circuit integre a semi-conducteurs - Google Patents

Circuit integre a semi-conducteurs Download PDF

Info

Publication number
WO2002065690A1
WO2002065690A1 PCT/JP2001/011358 JP0111358W WO02065690A1 WO 2002065690 A1 WO2002065690 A1 WO 2002065690A1 JP 0111358 W JP0111358 W JP 0111358W WO 02065690 A1 WO02065690 A1 WO 02065690A1
Authority
WO
WIPO (PCT)
Prior art keywords
clock signal
phase
circuit
signal generation
semiconductor integrated
Prior art date
Application number
PCT/JP2001/011358
Other languages
English (en)
French (fr)
Inventor
Junichi Okamura
Original Assignee
Thine Electronics, Inc.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Thine Electronics, Inc. filed Critical Thine Electronics, Inc.
Priority to KR10-2003-7010550A priority Critical patent/KR20030072407A/ko
Priority to JP2002564881A priority patent/JP3756485B2/ja
Priority to US10/467,666 priority patent/US6864734B2/en
Publication of WO2002065690A1 publication Critical patent/WO2002065690A1/ja

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H04L7/0338—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals the correction of the phase error being performed by a feed forward loop

Definitions

  • the present invention generally relates to a semiconductor integrated circuit, and more particularly, to a semiconductor integrated circuit for realizing a receiving circuit for receiving serial transmission data.
  • circuit technology that can stably detect symbol values even when such deteriorated serial transmission data is received is important.
  • US Pat. No. 5,802,103 discloses an example of a fully-duplexed transmission system for detecting received data using an oversampling method in high-speed serial transmission. You. As disclosed in this document, if the 3x oversampling method is used, even if the phase of the serial transmission data is shifted with respect to the phase of the sampling clock signal, the symbol period (the bit of one data block at the clock frequency) is used. Phase difference of up to ⁇ 30% can be tolerated.
  • FIG. 1 is a block diagram showing an example of a conventional receiving circuit using an oversampling method.
  • the number of bits of one data block is 8 bits, and oversampling is performed three times the bit rate of serial transmission data.
  • the receiving circuit includes a PLL or DLL circuit 210 that generates a polyphase clock signal that provides a sampling rate three times the bit rate of serial transmission data from an input clock signal; A sampling register 220 for oversampling serial transmission data using this polyphase clock signal, and a logical value for determining an 8-bit symbol value included in one data block based on the result of oversampling.
  • a decision circuit 230 is included.
  • One block (8 bits) of serial transmission data input to the sampling register 220 is oversampled at 24 sampling points, three times the number of symbol bits, and output as 24-bit parallel data.
  • the logical value determination circuit 230 obtains a transition point of serial transmission data by performing probability calculation using these parallel data. Further, based on these transition points, the logical value decision circuit 230 converts the appropriate 8-bit parallel data from the 24-bit parallel data obtained by oversampling. Finally, an 8-bit symbol value is determined by resampling.
  • FIG. 2 is a diagram for explaining the operation of the receiving circuit shown in FIG. 1 using logical values.
  • One data block of serial transmission data input to the receiving circuit is oversampled by a multi-phase clock signal having a frequency three times the bit rate, and as a result, a 24-bit parallel data reflecting the logical value of serial transmission data is obtained. Output as data.
  • Transition points 201 to 205 are determined by performing probability calculation using these parallel data. For example, if the same logical value is repeated twice in the sampled parallel data, it is determined that a transition point exists. Based on the transition points determined in this way, an 8-bit symbol value is determined from the 24-bit parallel data.
  • an object of the present invention to provide a method for receiving serial transmission data due to the bias of signal delay in the transmission path. Even if the phase of the data is shifted from the sampling clock signal or the waveform of the serial transmission data is degraded, the symbol value can be detected stably, and the increase in the number of sampling clocks and sampling circuits is suppressed.
  • An object of the present invention is to provide a semiconductor integrated circuit that realizes a receiving circuit.
  • a semiconductor integrated circuit includes a first clock signal generation circuit that generates an N-phase clock signal synchronized with an input clock signal, and a first clock signal.
  • a second clock signal generation circuit for generating an M-phase clock signal synchronized with a selected one of the N-phase clock signals generated by the signal generation circuit, where N ⁇ M
  • a second clock signal generation circuit for generating an M-phase clock signal synchronized with a selected one of the N-phase clock signals generated by the signal generation circuit, where N ⁇ M
  • a second clock signal generation circuit and one of the N-phase clock signals based on a logical value of serial transmission data sampled using the N-phase clock signal and the M-phase clock signal.
  • a calculation circuit for obtaining a control value used to select one of them.
  • the semiconductor integrated circuit includes a first clock signal generation circuit for generating an N-phase clock signal synchronized with the input clock signal, and a semiconductor integrated circuit synchronized with the input clock signal.
  • a second clock signal generating circuit for generating an M-phase clock signal; and an N-phase clock based on a logical value of serial transmission data sampled using the N-phase clock signal and the M-phase clock signal.
  • a calculation circuit for determining a control value used to change the phase relationship between the signal and the M-phase clock signal.
  • the present invention is characterized in that two types of polyphase clock signals which are synchronized with an input clock signal and have different frequencies are used.
  • the first group of polyphase clock signals is used to measure the phase alignment of serial transmission data
  • the second group of polyphase clock signals is used to measure the phase alignment of serial transmission data and the serial transmission data. Used to determine the symbol value of.
  • the second group of polyphase By adjusting the phase of the acknowledgment signal, it is possible to always secure the optimal sampling clock signal phase for the transmission data.
  • FIG. 1 is a block diagram showing an example of a conventional receiving circuit using an oversampling method.
  • FIG. 2 is a diagram for explaining the operation of the receiving circuit shown in FIG. 1 using logical values.
  • FIG. 3 is a block diagram showing a configuration of a receiving circuit realized by the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram for explaining the operation of the receiving circuit shown in FIG. 3 using logical values.
  • FIG. 5 is a diagram for describing an operation in a case where the phase of the input serial transmission data is shifted with respect to the phase of the sampling clock signal in the receiving circuit shown in FIG. 3 at a logical value level.
  • FIG. 6 is a diagram for explaining the operation after adjusting the phase shift shown in FIG. 5 at a logical value level.
  • FIG. 7A shows the minimum sampling method used in the present invention.
  • FIG. 7B is a diagram showing the minimum required number of samples and the phase adjustment range of serial transmission data, and FIG. 7B shows the minimum number of samples and the phase adjustment range of serial transmission data in the oversampling method used in the conventional example.
  • FIG. 7B shows the minimum number of samples and the phase adjustment range of serial transmission data in the oversampling method used in the conventional example.
  • Fig. 8 is used to explain the operation when the phase of the input serial transmission data is unbalanced with respect to the phase of the sampling clock signal in the receiving circuit shown in Fig. 3, using logical values.
  • FIG. 9 is a diagram for explaining an operation after adjusting the unbalanced phase shift shown in FIG. 8 at a logical value level.
  • FIG. 10 is a block diagram showing a configuration of a receiving circuit realized by the semiconductor integrated circuit according to the third embodiment of the present invention.
  • FIG. 3 is a block diagram showing a configuration of a receiving circuit realized by the semiconductor integrated circuit according to the first embodiment of the present invention.
  • the number of bits in one data block is eight, and a phase adjustment capability equal to or higher than that obtained when oversampling is performed three times the bit rate of serial transmission data is realized.
  • the receiving circuit includes a first PLL or DLL circuit 10 for generating N-phase clock signals at equal intervals from the input clock signal, and one of the N types of phases of these N-phase clock signals. And a second PLL or DLL circuit 20 that generates M-phase clock signals at regular intervals synchronized with the second PLL.
  • the N-phase clock signal is used to measure the phase alignment of the serial transmission data
  • the M-phase clock signal is used to measure the phase alignment of the serial transmission data and the symbol of the serial transmission data.
  • the N-phase clock is used.
  • a 7-phase clock signal is used as the clock signal
  • an 8-phase clock signal is used as the M-phase clock signal.
  • the serial transmission data input to the sampling register 30 is parallelized at a bit rate of 1.75 times the number of symbol bits and output as 14-bit sample data.
  • the receiver circuit calculates the probability using the input 14-bit sample data, and finally determines the 8-bit symbol value, the alignment displacement value, and the transmission quality value.
  • An alignment calculation circuit 40 is included. The alignment displacement value output from the alignment calculation circuit 40 is supplied to the second PLL or DLL circuit 20.
  • FIG. 4 is a diagram for explaining the operation of the receiving circuit shown in FIG. 3 using logical values.
  • the input serial transmission data consists of a first group of sampling points 11 to 17 that divide the period of one data block (8 bits) into seven, and a second group that divides the period of one data block into eight.
  • the alignment calculation circuit 40 shown in FIG. 3 calculates a displacement value of the serial transmission data from an appropriate phase alignment position using the 14-bit sample data.
  • the values in the internal registers 41 to 47 of the alignment calculation circuit are Reset to '0'.
  • the alignment calculation circuit determines whether or not the logical value of the sample data 32a is equal to the logical value of the sample data 32b, and if they are equal, "1 1" is stored in the internal register 42. Store.
  • the alignment calculation circuit determines whether or not the logical value of the sample data 33a is equal to the logical value of the sample data 33b.
  • the alignment calculation circuit determines whether the logical value of the sample data 34a is equal to the logical value of the sample data 34b, and if they are equal, sets "1 1" to the internal register 4.
  • the alignment calculation circuit determines whether the logical value of the sample data 36a is equal to the logical value of the sample data 36b, and if these are equal, "+1" is set to the internal register 45. To be stored. Similarly, the alignment calculation circuit determines whether or not the logical value of the sample data 37a is equal to the logical value of the sample data 37b, and if they are equal, sets "+1" to the internal register 4. Store in 6. Similarly, the alignment calculation circuit determines whether the logical value of the sample data 38a is equal to the logical value of the sample data 38b, and if they are equal, "+1" is stored in the internal register 47. Store.
  • sampling of the second group that divides the period of one data block into eight At points 21 to 28 the symbol values obtained by sampling the serial transmission data are output as detection signals.
  • the alignment calculation circuit stores “1” in each of the internal registers. After that, the alignment calculation circuit obtains the sum SUM1 of the values stored in the internal registers 41 to 44 and the sum SUM2 of the values stored in the internal registers 45 to 47, respectively, and finds the difference between them. By calculating (SUM2-SUM1), it is possible to calculate the alignment displacement value that indicates the displacement amount of the serial transmission data from the appropriate phase alignment position. '
  • FIG. 5 is a diagram for describing, in a logical value level, an operation in a case where the phase of input serial transmission data is shifted from the phase of a sampling clock signal in the receiving circuit according to the present embodiment. It is. Such a situation is an example of degradation caused by a difference in signal delay time between a serial transmission data and a clock signal in a transmission path.
  • the input serial transmission data is sampled at sampling points 11 to 17 of the first group and sampling points 21 to 28 of the second group that share one sampling point.
  • Output as 51, 52a, 52b, 53a, 53b, 54a, 54b, 55, 56a, 56b, 57a, 57b, 58a, 58b.
  • the internal register Since the phase alignment of the serial transmission data with respect to the sampling clock signal is out of alignment, the internal register is used in the alignment calculation circuit.
  • the alignment displacement value becomes “+2” instead of “0”.
  • the second PLL or DLL circuit 20 (FIG. 3) that generates the sampling clock signal changes the clock signal selected as the reference phase from the input seven-phase clock signals.
  • the transmission quality value S is not obtained as S “6”. Becomes “4”. This indicates that the quality of the received data is degraded due to the effects of the transmission path and the like.
  • FIG. 6 is a diagram for explaining the operation after adjusting the phase shift shown in FIG. 5 at a logical value level.
  • the clock signal selected in the second PLL or DLL circuit 20 (FIG. 3) is shifted by “1 2”, and sampling is performed. Change the clock signal giving point 11 to the clock signal giving sampling point 16 and reset the internal registers 41-47.
  • the selected clock signal may be changed after the calculated alignment displacement value is integrated over a predetermined time and averaged.
  • the input serial transmission data is sampled at the newly arranged sampling points, resulting in 14-bit sample data 63a, 63b, 64a, 64b, 65, 66a, 66b, 67a , 67b, 68a, 68b, 61, 62a, 62b.
  • the alignment displacement value is calculated again using the values stored in the internal registers 41 to 47, respectively. Since the reference sampling point is shifted by “1”, the alignment displacement value becomes “0” again. Also, the transmission quality value returns to “6”.
  • the signal waveform degradation in the transmission path can be achieved with a small number of data samplings. (Skew, etc.), the symbol value can be detected stably.
  • FIG. 7A shows a minimum required number of samples and a phase adjustment range of serial transmission data in a sampling method using an N-phase clock signal and an M-phase clock signal used in the present invention.
  • FIG. 7B shows the minimum required number of samples and the phase adjustment range of serial transmission data in the X-times oversampling method used in the conventional example. Comparing the two, if (MZ N ⁇ 1) is smaller than 1 Z 3, the method used in the present invention has a finer phase than the triple oversampling method used in the conventional example. It turns out that adjustment is possible. It should be noted that N may be larger than M. In that case, if the (N / M-1) force is smaller than S 1/3, the method used in the present invention is more than the three-fold oversampling used in the conventional example. Finer phase adjustment is possible than in the system.
  • FIG. 8 is a diagram for describing, in a logical value level, an operation when the phase of the input serial transmission data is unbalanced with respect to the phase of the sampling clock signal in the receiving circuit shown in FIG. is there.
  • the signal delay time in addition to the difference in signal delay time between serial transmission data and the clock signal in the balanced transmission line, the signal delay time also differs between the two transmission lines included in the balanced transmission line. This is an example of the degradation caused by the occurrence of the crack.
  • the input serial transmission data consists of a first group of sampling points 11 to 17 that divide the period of one data block into seven equal parts, and one of the sampling points. 14 bits as a result of sampling at sampling points 21 to 28 of the second group that divides the period of one data block into eight in synchronization with the sampling point (sampling point 11 in Fig. 8).
  • the alignment calculation circuit 40 (FIG. 3) since the falling edge of the input serial transmission data is shifted with respect to the phase of the sampling clock signal, in the alignment calculation circuit 40 (FIG. 3), the input 14-bit sample is output. As a result of calculating the alignment displacement value based on the data, the alignment displacement value force S becomes “+1 J” instead of “0”. Based on this alignment displacement value, the second sampling signal is generated. The phase alignment is adjusted by changing the selection of the clock signal in the PLL or DLL circuit 20 of FIG.
  • FIG. 9 is a diagram for explaining an operation after adjusting the unbalanced phase shift shown in FIG. 8 at a logical value level. Since the calculated alignment displacement value was “11,” the clock signal selected from among the 7-phase clock signals giving sampling points 11 to 17 was shifted by “1 1”, and the sampling point was changed. Change the clock signal giving 1 to a clock signal giving sampling point 17. Alternatively, the clock signal to be selected may be changed after the calculated alignment displacement value is integrated over a predetermined time and averaged.
  • the input serial transmission data is sampled at the newly arranged sampling points, resulting in 14-bit sample data 82a, 82b, 83a, 83b, 84a, 84b , 85, 86a, 86b, 87a, 87b, 88a, 88b, 81 are output.
  • the alignment displacement value is calculated using these sample data, the sampling Since the phase of the clock signal is shifted by “1 1”, the alignment displacement value becomes “0” again.
  • the sum of the values stored in the internal registers of the alignment calculation circuit can be obtained, so that the correction direction of the phase alignment can be known.
  • the quality of the transmission path can be ascertained.
  • the quality of the transmission line can easily fluctuate dynamically.
  • the quality (degree of deterioration) of the transmission path can be measured by a simple method, it becomes possible to select a transmission method corresponding to the quality of the transmission path.
  • a transmission method corresponding to the quality of the transmission path For example, on a transmission line with severe deterioration, it is possible to transmit serial transmission data stably by controlling the transmission circuit to transmit the serial transmission data at a reduced bit rate.
  • a receiving method corresponding to the quality of the transmission path For example, on a transmission line with severe deterioration, it is possible to stably receive serial transmission data by increasing the gain of the first stage of the amplifier or performing waveform equalization in the receiving circuit.
  • the oversampling method is equal to or more than the conventional oversampling method. It becomes possible to realize a receiving circuit having phase adjustment capability using clock signals that are significantly less than the number of clock signals required for the oversampling method. As a result, performance equal to or higher than that of the oversampling method can be realized with less power consumption.
  • a PLL or a DLL circuit is used to generate an N-phase clock signal synchronized with the input clock signal, and the N-phase clock signal is synchronized with a selected one of the N-phase multiphase clock signals.
  • a PLL or DLL circuit is used to generate an M-phase clock signal.
  • the present invention can be applied to a case where another circuit capable of generating a multi-phase clock signal at equal intervals is used. Feasible and effective.
  • the present invention is feasible and effective no matter what value of N and M is used.
  • the present invention is applied to a three-channel receiving circuit for RGB digital image signals.
  • the number of bits in one data block is set to 10 bits, and a phase adjustment capability equal to or more than four times oversampling is provided.
  • FIG. 10 is a block diagram showing a configuration of a receiving circuit realized by the semiconductor integrated circuit according to the third embodiment of the present invention.
  • This receiving circuit includes a common circuit block 100 C, an R channel circuit block 100 R, a G channel circuit block 100 G, and a B channel circuit block 100 B.
  • the input balanced cook signal and three-channel balanced serial transmission data are amplified by differential amplifiers 90 to 93, respectively.
  • Each of the differential amplifiers 90 to 93 has a function of adjusting the gain of the first stage according to the control signal supplied from the control circuit 50.
  • the amplified balanced clock signal is converted into a nine-phase alignment measurement clock signal that is synchronized with the input balanced clock signal in the first: DLL circuit 110.
  • the clock signal selection circuit 70 controlled by the phase alignment circuit 60 one of the nine-phase clock signals output from the first DLL circuit 110 is selected.
  • the second DLL circuit 120 outputs a 10-phase symbol sampling clock signal synchronized with the input balanced clock signal based on the selected clock signal.
  • the 9-phase clock signal whose waveform has been shaped in the local buffer 80 and the 10-phase clock signal output from the second DLL circuit 120 are input to the sampling circuit 130.
  • the phase alignment circuit 60 obtains an alignment displacement value representing information on phase alignment of the serial transmission data based on the 18-bit sampling data, and feeds it to the clock signal selection circuit 70.
  • the phase alignment circuit 60 obtains a transmission quality value representing information on the transmission quality of the serial transmission data based on the 18-bit sampling data, and feeds it back to the control circuit 50.
  • the control circuit 50 sets the gain of the first stage of the differential amplifiers 60 to 63 based on the transmission quality values of the three channels, thereby controlling the transmission quality of the serial transmission data. Can be adjusted according to the above.
  • the 10-bit data sampled by the sampling clock signal output from the second DLL circuit 120 is bit-aligned by the word alignment circuit 90 and then output as parallel data.
  • the R channel channel block of the circuit block of three channel channels of RGB has been described, but the remaining two channels are also configured with the same circuit block.
  • the data can be stably received by using the receiving device according to the present embodiment.
  • the semiconductor integrated circuit according to the present invention can be used in a device such as a liquid crystal display having a receiving circuit for receiving serial transmission data.

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Description

明 細 書 半導体集積回路 技術分野
本発明は、 一般的に半導体集積回路に関し、 特に、 シリアル伝送デー タを受信する受信回路を実現するための半導体集積回路に関する。 背景技術
従来、 ディジタル信号 （データ） の高速シリアル伝送において、 シリ アル伝送データを受信する際には、 シリアル伝送データのビッ トレート と等しい周波数を有しシリアル伝送データに同期したサンプリングク口 ック信号を用いてシリアル伝送データをサンプリングする方式が一般的 に用いられていた。
しかしながら、 このように単純なサンプリング方式によれば、 サンプ リングク口ック信号を用いてシリアル伝送データのサンプリングを行う 際に、 伝送路における信号の遅延の偏りによって、 シリアル伝送データ の位相がサンプリングク口ック信号の位相に対してずれたり （スキュー ) 、 シリアル伝送データ自体の波形が劣化することにより、 シンポル値 を完全に検出できないことがある。
そこで、 高速シリアル伝送されるディジタル信号を受信する受信回路 の設計においては、 そのように劣化したシリアル伝送データを受信した 場合でも、 シンボル値を安定して検出できる回路技術が重要となってい る。
近年において、 伝送路において波形が劣化したシリアル伝送データを 受信する場合においてもシンボル値を安定して検出するために有効なサ ンプリング方式として、 シリアル伝送データのビッ ト数よりも多いサン プリング点においてシンボル値を検出するオーバーサンプリング方式が 用いられている。
例えば、 U. S . P. 5， 802， 1 0 3号は、 高速シリアル伝送に おいて、 オーバーサンプリング方式を用いて受信データを検出する全二 重 （f u l l y d u p l e x e d) 伝送システムの一例を開示してい る。 この文献に開示されているように、 3倍オーバーサンプリング方式 を用いると、 シリアル伝送データの位相がサンプリングクロック信号の 位相に対してずれたとしても、 シンボルピリオド （クロック周波数に 1 つのデータブロックのビッ ト数をかけた数の逆数） に対して最大 ± 3 0 %の位相のずれを許容できるようになる。
図 1は、 オーバーサンプリング方式を用いた従来の受信回路の一例を 示すブロック図である。 この例においては、 1つのデータプロックのビ ッ ト数が 8ビッ トであり、 シリアル伝送データのビッ トレートに対して 3倍のオーバーサンプリングを行っている。
図 1に示すように、 この受信回路は、 入力クロック信号から、 シリア ル伝送データのビッ トレートの 3倍のサンプリングレートを与える多相 ク口ック信号を発生する P L L又は D L L回路 21 0と、 この多相ク口 ック信号を用いてシリアル伝送データをオーバーサンプリングするサン プリングレジスタ 220と、 オーバーサンプリングの結果に基づいて、 1つのデータプロックに含まれる 8ビッ トのシンボル値を決定する論理 値決定回路 230とを含んでいる。
サンプリングレジスタ 220に入力された 1ブロック （ 8ビッ ト） の シリアル伝送データは、 シンポルビッ ト数の 3倍の 24個のサンプリン グ点においてオーバーサンプリングされて、 24ビッ トのパラレルデー タとして出力される。 論理値決定回路 2 3 0は、 これらのパラレルデータを用いて確率計算 を行うことにより、 シリアル伝送データの遷移点を求める。 さらに、 論 理値決定回路 2 3 0は、 これらの遷移点に基づいて、 オーバーサンプリ ングによつて得られた 2 4ビッ トのパラレルデ一タの内から適切な 8ビ ットのパラレルデータを選択する再サンプリングを行うことにより、 最 終的に 8ビッ トのシンボル値を決定する。
図 2は、 図 1に示す受信回路の動作を論理値で説明するための図であ る。 受信回路に入力されたシリアル伝送データの 1データプロックは、 そのビッ トレートの 3倍の周波数を有する多相クロック信号でオーバー サンプリングされた結果、 シリアル伝送データの論理値を反映した 2 4 ビットのパラレルデータとして出力される。
これらのパラレルデータを用いて確率計算を行うことにより、 遷移点 2 0 1〜 2 0 5が決定される。 例えば、 サンプリングされたパラレルデ ータにおいて、 同じ論理値が 2回連続すれば、 遷移点が存在すると決定 される。 このようにして決定された遷移点に基づいて、 2 4ビッ トのパ ラレルデータの内から 8ビットのシンボル値が決定される。
しかしながら、 オーバーサンプリング方式によれば、 サンプリングク 口ック数及びサンプリング回路数が増加するので、 半導体集積回路にお いて必要となる基板面積や消費電流が増大してしまう。 そのため、 3〜 4倍以上のオーバーサンプリング方式を用いる半導体集積回路の設計に おいては、 より微細な半導体テクノ口ジーを用いることによりこの問題 に対処しているが、 製造コストが増大してしまうという問題があった。 発明の開示
そこで、 上記の点に鑑み、 本発明の目的は、 シリアル伝送データの受 信に際し、 伝送路における信号の遅延の偏りによってシリアル伝送デー タの位相がサンプリングク口ック信号に対してずれたりシリアル伝送デ ータの波形が劣化した場合においてもシンボル値を安定して検出できる と共に、 サンプリングクロック数やサンプリング回路数の増加を抑えた 受信回路を実現する半導体集積回路を提供することである。
以上の課題を解決するため、 本発明の第 1の観点に係る半導体集積回 路は、 入力クロック信号に同期した N相のクロック信号を発生する第 1 のクロック信号発生回路と、 第 1のクロック信号発生回路によって発生 された N相のクロック信号の内の選択された 1つに同期した M相のク口 ック信号を発生する第 2のクロック信号発生回路であって、 ここで N≠ Mである、 第 2のクロック信号発生回路と、 N相のクロック信号及ぴ M 相のクロック信号を用いてサンプリングされたシリアル伝送データの論 理値に基づいて、 N相のクロック信号の内の 1つを選択するために用い る制御値を求める計算回路とを具備する。
また、 本発明の第 2の観点に係る半導体集積回路は、 入力クロック信 号に同期した N相のクロック信号を発生する第 1のク口ック信号発生回 路と、 入力クロック信号に同期した M相のクロック信号を発生する第 2 のクロック信号発生回路と、 N相のクロック信号及ぴ M相のクロック信 号を用いてサンプリングされたシリアル伝送データの論理値に基づいて 、 N相のクロック信号と M相のクロック信号との位相関係を変化させる ために用いる制御値を求める計算回路とを具備する。
本発明は、 入力クロック信号に同期し、 且つ、 周波数の異なる 2種類 の多相ク口ック信号を用いることを特徴とする。 第 1群の多相クロック 信号は、 シリアル伝送データの位相ァライメントを測定するために用い られ、 第 2群の多相クロック信号は、 シリアル伝送データの位相ァライ メントを測定するためと、 シリアル伝送データのシンボル値を求めるた めに用いられる。 位相ァライメントの測定結果を用いて第 2群の多相ク 口ック信号の位相を調整することにより、 伝送データに対して常に最適 なサンプリングクロック信号の位相を確保することができる。
その結果、 シリアル伝送データの受信に際し、 伝送路における信号の 遅延の偏りによってシリアル伝送データの位相がサンプリングクロック 信号に対してずれたりシリアル伝送データの波形が劣化した場合におい ても、 シンボル値を安定して検出できると共に、 サンプリングクロック 数やサンプリング回路数の増加を抑えることができる。 図面の簡単な説明
本発明の利点及び特徴は、 以下の詳細な説明と図面とを関連させて考 察すれば明らかになる。 これらの図面において、 同じ参照番号は同じ構 成要素を指している。
図 1は、 オーバーサンプリング方式を用いた従来の受信回路の一例を 示すブロック図である。
図 2.は、 図 1に示す受信回路の動作を論理値で説明するための図であ る。
図 3は、 本発明の第 1の実施形態に係る半導体集積回路によって実現 される受信回路の構成を示すプロック図である。
図 4は、 図 3に示す受信回路の動作を論理値で説明するための図であ る。
図 5は、 図 3に示す受信回路において、 入力されるシリアル伝送デー タの位相がサンプリングクロック信号の位相に対してずれている場合の 動作を論理値レベルで説明するための図である。
図 6は、 図 5に示す位相ずれを調整した後の動作を論理値レベルで説 明するための図である。
図 Ί Aは、 本発明において用いられるサンプリング方式において最低 限必要なサンプル数とシリアル伝送データの位相調整範囲とを示す図で あり、 図 7 Bは、 従来例において用いられるオーバーサンプリング方式 において最低限必要なサンプル数とシリアル伝送データの位相調整範囲 とを示す図である。
図 8は、 図 3に示す受信回路において、 入力されるシリアル伝送デー タの位相がサンプリングク口ック信号の位相に対して非平衡にずれてい る場合の動作を論理値レベルで説明するための図である。
図 9は、 図 8に示す非平衡な位相ずれを調整した後の動作を論理値レ ベルで説明するための図である。
図 1 0は、 本発明の第 3の実施形態に係る半導体集積回路によって実 現される受信回路の構成を示すプロック図である。 発明を実施するための最良の形態
' 図 3は、 本発明の第 1の実施形態に係る半導体集積回路によって実現 される受信回路の構成を示すブロック図である。 本実施形態においては 、 1つのデータブロックのビッ ト数が 8ビッ トであり、 シリアル伝送デ ータのビッ トレートに対して 3倍のオーバーサンプリングを行った場合 と同等以上の位相調整能力を実現している
この受信回路は、 入力クロック信号から等間隔の N相のクロック信号 を発生する第 1の P L L又は D L L回路 1 0と、 これら N相のクロック 信号が有する N種類の位相の内の 1種類の位相に同期した等間隔の M相 のクロック信号を発生する第 2の P L L又は D L L回路 2 0とを含んで いる。 N相のクロック信号は、 シリアル伝送データの位相ァライメント を測定するために用いられ、 M相のクロック信号は、 シリアル伝送デー タの位相ァライメントを測定するためと、 シリアル伝送デ^ "タのシンポ ル値を求めるために用いられる。 本実施形態においては、 N相のクロッ ク信号として 7相クロック信号を用い、 M相のクロック信号として、 8 相クロック信号を用いている。
また、 この受信回路は、 7相クロック信号と 8相クロック信号とにお いて重複しない 14 (=N + M- 1 ) 個のサンプリング点においてシリ アル伝送データをサンプリングするサンプリングレジスタ 30を含んで いる。 サンプリングレジスタ 30に入力されたシリアル伝送データは、 シンボルビッ ト数の 1. 75倍のビッ トレートでパラレル化され、 1 4 ビットのサンプルデータとして出力される。
さらに、 この受信回路は、 入力された 1 4ビッ トのサンプルデータを 用いて確率計算を行うことにより、 最終的に 8ビッ トのシンボル値と、 ァライメント変位値と、 伝送品位値とを決定するァライメント計算回路 40を含んでいる。 ァライメント計算回路 40から出力されるァライメ ント変位値は、 第 2の P L L又は DL L回路 20に供給される。
図 4は、 図 3に示す受信回路の動作を論理値で説明するための図であ る。 入力されたシリアル伝送データは、 1データブロック （8ビット） の期間を 7等分する第 1群のサンプリング点 1 1〜 1 7と、 1データブ 口ックの期間を 8等分する第 2群のサンプリング点 21〜28とにおい てサンプリングされた結果、 14ビッ トのサンプルデータ 31、 32 a 、 32 b、 3 3 a、 33 b、 34 a、 34 b、 3 5、 36 a、 3 6 b、 3 7 a , 3 7 b、 38 a、 38 bとして出力される。
図 3に示すァライメント計算回路 40は、 これら 1 4ビッ トのサンプ ルデータを用いて、 シリアル伝送データの適切な位相ァライメント位置 からの変位値を計算する。
以下に、 シリアル伝送データの適切な位相ァライメント位置からの変 位値を計算する方法の一例について説明する。
まず、 ァライメント計算回路の内部レジスタ 41〜47における値が 「0」 にリセッ トされる。 次に、 ァライメント計算回路は、 サンプルデ ータ 3 2 aの論理値がサンプルデータ 3 2 bの論理値と等しいか否かを 判定し、 これらが等しければ 「一 1」 を内部レジスタ 4 2に格納する。 同様に、 ァライメント計算回路は、 サンプルデータ 3 3 aの論理値がサ ンプルデータ 3 3 bの論理値と等しいか否かを判定し、 これらが等しけ れば 「_ 1」 を内部レジスタ 4 3に格納する。 同様に、 ァライメン ト計 算回路は、 サンプルデータ 3 4 aの論理値がサンプルデータ 3 4 bの論 理値と等しいか否かを判定し、 これらが等しければ 「一 1」 を内部レジ スタ 4 4に格納する。
一方、 ァライメント計算回路は、 サンプルデータ 3 6 aの論理値がサ ンプルデータ 3 6 bの論理値と等しいか否かを判定し、 これらが等しけ れば 「+ 1」 を内部レジスタ 4 5に格納する。 同様に、 ァライメン ト計 算回路は、 サンプルデータ 3 7 aの論理値がサンプルデータ 3 7 bの論 理値と等しいか否かを判定し、 これらが等しければ 「+ 1」 を内部レジ スタ 4 6に格納する。 同様に、 ァライメント計算回路は、 サンプルデー タ 3 8 a の論理値がサンプルデータ 3 8 bの論理値と等しいか否かを判 定し、 これらが等しければ 「+ 1」 を内部レジスタ 4 7に格納する。 内部レジスタ 4 1〜4 7にそれぞれ格納されている値の総和を求める ことにより、 シリアル伝送データの適切な位相ァライメント位置からの 変位量を表すァライメント変位値を計算することができる。 シリアル伝 送データが適切な位相ァライメント位置に存在する場合には、 ァライメ ント変位値が 「0」 となる。 また、 内部レジスタ 4 1〜4 7にそれぞれ 格納されている値の絶対値の総和を求めることにより、 伝送路の品位を 表す品位値を計算することができる。 伝送路の品位が良好である場合に は、 伝送品位値が 「6」 となる。
同時に、 1データプロックの期間を 8等分する第 2群のサンプリング 点 2 1〜 28においてシリアル伝送データをサンプリングすることによ り得られたシンボル値が、 検出信号として出力される。
次に、 シリアル伝送データの適切な位相ァライメント位置からの変位 値を計算する方法の他の例について説明する。
先の例においては内部レジスタ 41〜47に 「0」 、 「一 1」 、 又は 、 「+ 1」 を格納したが、 本例においては内部レジスタ 4 1〜47に 「 0」 又は 「1」 を格納する。 即ち、 ァライメント計算回路は、 比較すベ き 2つのサンプルデータの論理値が等しければ、 「1」 をそれぞれの内 部レジスタに格納する。 その後、 ァライメント計算回路は、 内部レジス タ 41〜44にそれぞれ格納されている値の和 SUM 1と内部レジスタ 45〜4 7にそれぞれ格納されている値の和 S UM 2とを求め、 これら の差 （SUM2— SUM1) を求めることにより、 シリアル伝送データ の適切な位相ァライメント位置からの変位量を表すァライメント変位値 を計算することができる。 '
図 5は、 本実施形態に係る受信回路において、 入力されるシリアル伝 送データの位相がサンプリングク口ック信号の位相に対してずれている 場合の動作を論理値レベルで説明するための図である。 このような状況 は、 伝送路における信号遅延時間がシリアル伝送データとクロック信号 との間で異なることにより生じる劣化の一例である。
入力されたシリアル伝送データは、 1つのサンプリング点を共有する 第 1群のサンプリング点 1 1〜1 7と第 2群のサンプリング点 21〜 2 8とにおいてサンプリングされた結果、 14ビッ トのサンプルデータ 5 1、 52 a、 52 b、 5 3 a、 5 3 b、 54 a、 54 b、 55、 56 a 、 56 b、 5 7 a、 5 7 b、 58 a、 58 bとして出力される。
シリアル伝送データのサンプリングク口ック信号に対する位相ァライ メントがずれている為に、 ァライメント計算回路において内部レジスタ 4 1〜4 7にそれぞれ格納されている値の総和、 即ち、 ァライメント変 位値を求めると、 ァライメント変位値が 「0」 とならずに 「+ 2」 とな る。 このァライメント変位値に基づいて、 サンプリングクロック信号を 発生する第 2の P L L又は DL L回路 20 (図 3) において、 入力され る 7相クロック信号の内から基準位相として選択されるクロック信号を 変更することにより、 位相ァライメントの調整が行われる。 また、 ァラ ィメント計算回路において、 内部レジスタ 4 1〜4 7にそれぞれ格納さ れている値の絶対値の総和、 即ち、 伝送品位値を求めると、 伝送品位値 力 S 「6」 とならずに 「4」 となる。 これは、 伝送路等の影響により受信 データの品位が低下していることを表している。
図 6は、 図 5に示す位相ずれを調整した後の動作を論理値レベルで説 明するための図である。 図 5において、 計算されたァライメント変位値 カ 「+ 2」 であったので、 第 2の P L L又は D L L回路 20 (図 3 ) に おいて選択されるクロック信号を 「一 2」 だけずらして、 サンプリング 点 1 1を与えるクロック信号からサンプリング点 1 6を与えるクロック 信号に変更すると共に、 内部レジスタ 41〜47をリセッ トする。 ある いは、 計算されたァライメント変位値を所定の時間に渡って積分して平 均化した後に、 選択されるクロック信号を変更するようにしても良い。 入力されたシリアル伝送データは、 新たに配列されたサンプリング点 においてサンプリングされた結果、 14ビッ トのサンプルデータ 63 a 、 63 b、 64 a、 64 b、 65、 66 a、 66 b、 6 7 a、 6 7 b、 68 a、 6 8 b、 6 1、 6 2 a、 6 2 bとして出力される。 その後、 内 部レジスタ 4 1〜4 7にそれぞれ格納された値を用いてァラィメント変 位値を再度計算する。 基準となるサンプリング点が 「一 2」 だけずれた ことにより、 ァライメント変位値は再び 「0」 となる。 また、 伝送品位 値が 「6」 に戻る。 以上のように、 ァライメント計算回路の計算結果を用いてシリアル伝 送データとサンプリングク口ック信号との位相関係を常に調整すること により、 少ないデータサンプリング数によって、 伝送路における信号波 形の劣化 （スキュー等） に対してシンボル値を安定に検出することが可 能となる。
図 7 Aは、 本発明において用いられる N相クロック信号及ぴ M相クロ ック信号を用いたサンプリング方式において、 最低限必要なサンプル数 とシリアル伝送データの位相調整範囲とを示している。 一方、 図 7 Bは 、 従来例において用いられる X倍のオーバーサンプリング方式において 、 最低限必要なサンプル数とシリアル伝送データの位相調整範囲とを示 している。 両者を比較すると、 の場合に、 （MZ N— 1 ) が 1 Z 3よりも小さければ、 本発明において用いられる方式の方が、 従来例に おいて用いられる 3倍オーバーサンプリング方式よりも細かい位相調整 が可能であることが分る。 なお、 N > Mとしても良く、 その場合には、 ( N/M- 1 ) 力 S 1 / 3よりも小さければ、 本発明において用いられる 方式の方が、 従来例において用いられる 3倍オーバーサンプリング方式 よりも細かい位相調整が可能となる。
図 8は、 図 3に示す受信回路において、 入力されるシリアル伝送デー タの位相がサンプリングクロック信号の位相に対して非平衡にずれてい る場合の動作を論理値レベルで説明するための図である。 このような状 況は、 平衡伝送路において信号遅延時間がシリアル伝送データとクロッ ク信号との間で異なることに加えて、 平衡伝送路に含まれる 2つの伝送 路間においても信号遅延時間に違いが生じることにより生じる劣化の一 例である。
入力されたシリアル伝送データは、 1データブロックの期間を 7等分 する第 1群のサンプリング点 1 1〜1 7と、 その内の 1つのサンプリン グ点 （図 8においてはサンプリング点 1 1 ) に同期して 1データブロッ クの期間を 8等分する第 2群のサンプリング点 2 1〜2 8とにおいてサ ンプリングされた結果、 1 4ビッ トのサンプルデータ 7 1、 7 2 a、 7 2 b、 7 3 a、 7 3 b、 7 4 a、 74 b、 7 5、 7 6 a、 76 b、 7 7 a、 7 7 b , 78 a、 7 8 bとして出力される。
図 8においては、 入力されたシリアル伝送データの立下りエッジがサ ンプリングクロック信号の位相に対してずれている為に、 ァライメント 計算回路 40 (図 3) において、 入力された 1 4ビッ トのサンプルデー タに基づいてァラィメント変位値を計算した結果、 ァライメント変位値 力 S 「0」 にならず 「 + 1 J になる。 このァライメント変位値に基づいて 、 サンプリングク口ック信号を発生する第 2の P L L又は DL L回路 2 0におけるクロック信号の選択を変更することにより、 位相ァライメン トの調整が行われる。
図 9は、 図 8に示す非平衡な位相ずれを調整した後の動作を論理値レ ベルで説明するための図である。 計算されたァライメント変位値が 「十 1」 であったので、 サンプリング点 1 1〜 1 7を与える 7相クロック信 号の内で選択されるクロック信号を 「一 1」 だけずらして、 サンプリン グ点 1 1を与えるクロック信号からサンプリング点 1 7を与えるクロッ ク信号に変更する。 あるいは、 計算されたァライメント変位値を所定の 時間に渡って積分して平均化した後に、 選択されるクロック信号を変更 するようにしても良い。
入力されたシリアル伝送データは、 新たに配列されたサンプリング点 においてサンプリングされた結果、 1 4ビッ トのサンプルデータ 8 2 a 、 8 2 b、 8 3 a、 8 3 b、 8 4 a、 84 b、 8 5、 8 6 a、 8 6 b、 8 7 a , 8 7 b , 8 8 a、 8 8 b、 8 1として出力される。 これらのサ ンプルデータを用いてァライメント変位値を計算すると、 サンプリング クロック信号の位相が 「一 1」 だけずれたことで、 ァライメント変位値 は再ぴ 「0」 となる。
図 9において、 ァライメント変位値は 「0」 となったものの、 内部レ ジスタ 4 1〜4 7に保持されている値の絶対値の総和である伝送品位値 力 図 4及び図 6における 「6」 と異なり、 「4」 であることに注意し てほしい。 平衡伝送路においてシリアル伝送データが単にサンプリング ク口ック信号に対して遅延している図 5に示す場合と異なり、 平衡伝送 路に含まれる 2つの伝送路間においても遅延時間に違いが生じているよ うな劣悪な波形を有するシリアル伝送データを受信している場合には、 位相ァライメントが合った状態においても伝送品位値が小さくなる。
このように、 本実施形態によれば、 ァライメント計算回路の内部レジ スタに格納されている値の総和を求めることにより、 位相ァライメント の修正方向を知ることができるのに加えて、 ァライメント計算回路の内 部レジスタに格納されている値の絶対値の総和を求めることにより、 伝 送路の品位を把握することが可能となる。
一般のシリアル伝送路においては、 その伝送路の品位がダイナミック に変動することが容易に起こり得る。 この場合に、 簡易な方法で伝送路 の品位 （劣化程度） を測定することができれば、 伝送路の品位に対応し た送信方法を選択することが可能になる。 例えば、 劣化の激しい伝送路 においては、 ビッ トレートを下げてシリアル伝送データを送信するよう に送信回路を制御することにより、 シリアル伝送データを安定に送信す ることが可能になる。 同様に、 伝送路の品位に対応した受信方法を選択 することも可能である。 例えば、 劣化の激しい伝送路においては、 受信 回路において増幅器の初段のゲインを増加させたり波形等化を行うこと により、 シリアル伝送データを安定に受信することが可能になる。
本実施形態によれば、 従来のオーバーサンプリング方式と同等以上の 位相調整能力を有する受信回路を、 オーバーサンプリング方式に必要な ク口ック信号数よりも大幅に少ないクロック信号を用いて実現すること が可能となる。 これにより、 オーバーサンプリング方式と同等以上の性 能を、 より少ない消費電力で実現することができる。
さらに、 従来のオーバーサンプリング方式においてはシリアル伝送デ ータの品位をダイナミックに測定することは困難であつたが、 本実施形 態によれば、 これが容易に可能となる。 これにより、 伝送路の品位にダ ィナミックに適応することができる。
本実施形態においては、 入力クロック信号に同期する N相のクロック 信号を発生するために P L L又は D L L回路を用いると共に、 N相の多 相クロック信号の内の選択された 1つのクロック信号に同期する M相の ク口ック信号を発生するために P L L又は D L L回路を用いた例を説明 したが、 等間隔の多相クロック信号を発生することができる他の回路を 用いても、 本発明は実現可能且つ有効である。 また、 多相クロック信号 の数については、 N≠Mであれば、 如何なる Nと Mの値を用いても、 本 発明は実現可能且つ有効である。
次に、 本発明の第 2の実施形態に係る半導体集積回路について説明す る。 本実施形態は、 本発明を R G Bディジタル画像信号用の 3チャンネ ルの受信回路に適用したものである。 本実施形態においては、 1データ ブロックのビット数を 1 0ビッ トとし、 4倍のオーバーサンプリングと 同等以上の位相調整能力を付与している。
図 1 0は、 本発明の第 3の実施形態に係る半導体集積回路によって実 現される受信回路の構成を示すプロック図である。
この受信回路は、 共通回路ブロック 1 0 0 C、 Rチャンネル回路ブロ ック 1 0 0 R、 Gチャンネル回路ブロック 1 0 0 G、 及び、 Bチャンネ ル回路プロック 1 0 0 Bを含んでいる。 入力された平衡ク口ック信号と 3チャンネルの平衡シリアル伝送デー タは、 差動増幅器 9 0〜 9 3によってそれぞれ増幅される。 差動増幅器 9 0〜 9 3の各々は、 制御回路 5 0から供給される制御信号に従って、 初段のゲインを調整する機能を有する。 増幅された平衡ク口ック信号は 、 第 1の： D L L回路 1 1 0において、 入力された平衡クロック信号と同 期した等間隔の 9相のァライメント測定用クロック信号に変換される。 位相ァライメント回路 6 0によって制御されるクロック信号選択回路 7 0において、 第 1の D L L回路 1 1 0から出力される 9相クロック信 号の内の 1つのクロック信号が選択される。 第 2の D L L回路 1 2 0は 、 選択されたクロック信号に基づいて、 入力された平衡クロック信号に 同期した 1 0相のシンボルサンプリング用クロック信号を出力する。 ローカルバッファ 8 0において波形整形された 9相ク口ック信号と、 第 2の D L L回路 1 2 0から出力された 1 0相クロック信号は、 サンプ リング回路 1 3 0に入力される。 サンプリング回路 1 3 0は、 これらの クロック信号に基づいて、 差動増幅器 9 1によって増幅されたシリアル 伝送データをサンプリングし、 1 8 ( = 1 0 + 9 - 1 ) ビッ トのサンプ ルデータを出力する。
位相ァライメント回路 6 0は、 1 8ビットのサンプリングデータに基 づいて、 シリアル伝送データの位相ァライメントに関する情報を表すァ ライメント変位値を求め、 これをクロック信号選択回路 7 0にフィード パックする。
同時に、 位相ァラィメント回路 6 0は、 1 8ビッ トのサンプリングデ ータに基づいて、 シリアル伝送データの伝送品位に関する情報を表す伝 送品位値を求め、 これを制御回路 5 0にフィードバックする。 制御回路 5 0は、 3チャンネル分の伝送品位値に基づいて差動増幅器 6 0〜 6 3 の初段のゲインを設定することにより、 シリアル伝送データの伝送品位 に応じたゲイン調整を行うことができる。
一方、 第 2の D L L回路 1 2 0から出力されるサンプリングクロック 信号によってサンプルされた 1 0ビッ トのデータは、 ワードァライメン ト回路 9 0によってビッ ト位置合わせされた後、 パラレルデータとして 出力される。
以上、 R G Bの 3つのチャンネノレの回路プロックの内の Rチヤンネノレ 回路ブロックについて説明したが、 残りの 2つのチャンネルも同様の回 路ブロックで構成されている。 これにより、 3チャンネルのシリアル伝 送データが独立にクロック信号に対して位相遅延を生じたとしても、 本 実施形態に係る受信装置を用いることで安定にデータを受信することが できる。
以上、 本発明は実施形態に基づいて説明されたが、 本発明はこれらの 実施形態に限定されることなく、 請求の範囲に記載されている範囲內で 自由に変形及び変更が可能である。 産業上の利用可能性
本発明に係る半導体集積回路は、 シリアル伝送データを受信する受信 回路を有する液晶ディスプレイ等の装置において、 利用することが可能 である。

Claims

請 求 の 範 囲
1 . 入力クロック信号に同期した N相のクロック信号を発生する第 1の ク口ック信号発生回路と、
前記第 1のクロック信号発生回路によって発生された N相のクロック 信号の内の選択された 1つに同期した M相のクロック信号を発生する第 2のクロック信号発生回路であって、 ここで N≠Mである、 前記第 2の クロック信号発生回路と、
N相のクロック信号及ぴ M相のク口ック信号を用いてサンプリングさ れたシリアル伝送データの論理値に基づいて、 N相のクロック信号の内 の 1つを選択するために用いる制御値を求める計算回路と、
を具備する半導体集積回路。
2 . 前記第 2のクロック信号発生回路が、 前記計算回路が求めた制御値 に基づいて、 前記第 1のクロック信号発生回路によって発生された N相 のクロック信号の内の 1つを基準位相として選択する、 請求項 1記載の 半導体集積回路。
3 . 前記第 1のクロック信号発生回路が、 等間隔の N相のクロック信号 を発生し、 前記第 2のクロック信号発生回路が、 等間隔の M相のクロッ ク信号を発生する、 請求項 1記載の半導体集積回路。
4 . 前記第 1のクロック信号発生回路と前記第 2のクロック信号発生回 路との内の少なく とも一方が、 フェーズロック ドループ回路とディレイ ロック ドループ回路との内の一方を含む、 請求項 1記載の半導体集積回 路。
5 . 前記第 1のクロック信号発生回路が、 フェーズロック ドループ回路 を含み、 前記第 2のクロック信号発生回路が、 ディレイロック ドループ 回路を含む、 請求項 1記載の半導体集積回路。
6 . 前記第 1のクロック信号発生回路が、 ディレイロック ドループ回路 を含み、 前記第 2のクロック信号発生回路が、 フェーズロック ドループ 回路を含む、 請求項 1記載の半導体集積回路。
7 . 入カク口ック信号に同期した N相のク口ック信号を発生する第 1の クロック信号発生回路と、
入力クロック信号に同期した M相のクロック信号を発生する第 2のク 口ック信号発生回路と、
N相のク口ック信号及び M相のク口ック信号を用いてサンプリングさ れたシリアル伝送データの論理値に基づいて、 N相のク口ック信号と M 相のク口ック信号との位相関係を変化させるために用いる制御値を求め る計算回路と、
を具備する半導体集積回路。
8 . 前記第 2のクロック信号発生回路が、 前記計算回路が求めた制御値 に基づいて、 M相のク口ック信号の位相を N相のク口ック信号の 1クロ ック期間を単位としてずらす、 請求項 7記載の半導体集積回路。
9 . 前記第 1及び第 2のクロック信号発生回路がそれぞれ発生する N相 のクロック信号及ぴ M相のクロック信号が、 入力クロック信号の 1周期 において 1個の共通のサンプリング点を含む （N + M— 1 ) 個の異なる サンプリング点を与える、 請求項 7記載の半導体集積回路。
1 0 . 前記計算回路が、 （N + M— 1 ) 個の異なるサンプリング点にお いてシリアル伝送データをサンプリングすることにより得られたパラレ ルデータの （N + M— 1 ) ビッ トの内の所定の 2ビッ トの複数の組合せ にそれぞれ対応する値の総和を求めることにより、 シリアル伝送データ の M相ク口ック信号に対する位相ァライメントの変位を表す制御値を求 める、 請求項 9記載の半導体集積回路。
1 1 . 前記計算回路が、 パラレルデータの所定の 2ビッ トとして、 N相 のクロック信号が表す N個のサンプリング点の内の第 1のサンプリング 点と、 M相のクロック信号が表す M個のサンプリング点の内の該第 1の サンプリング点に隣接する第 2のサンプリング点とにおいてサンプリン グされた 2ビッ トを用いる、 請求項 1 0記載の半導体集積回路。
1 2 . 前記計算回路が、 （N + M— 1 ) 個の異なるサンプリング点にお いてシリアル伝送データをサンプリングすることにより得られたパラレ ルデータの （N + M— 1 ) ビッ トの内の所定の 2 ビッ トの複数の組合せ にそれぞれ対応する値の絶対値の総和を求めることにより、 シリアル伝 送データの品位に関する値を求める、 請求項 9記載の半導体集積回路。
1 3 . 可変ゲインを有する増幅器と、
前記計算回路が求めたシリアル伝送データの品位に関する値に基づい て、 前記増幅器のゲインを変化させる制御回路と、
をさらに具備する請求項 1 2記載の半導体集積回路。
1 4 . 前記第 1のクロック信号発生回路が、 等間隔の N相のクロック信 号を発生し、 前記第 2のクロック信号発生回路が、 等間隔の M相のクロ ック信号を発生する、 請求項 7記載の半導体集積回路。
1 5 . 前記第 1のクロック信号発生回路と前記第 2のクロック信号発生 回路との内の少なく とも一方が、 フェーズ口ック ドループ回路とディレ ィロック ドループ回路との内の一方を含む、 請求項 7記載の半導体集積 回路。
1 6 . 前記第 1のクロック信号発生回路が、 フェーズロック ドループ回 路を含み、 前記第 2のクロック信号発生回路が、 ディレイロック ドルー プ回路を含む、 請求項 7記載の半導体集積回路。
1 7 . 前記第 1のクロック信号発生回路が、 ディレイロック ドループ回 路を含み、 前記第 2のクロック信号発生回路が、 フェーズロック ドルー プ回路を含む、 請求項 7記載の半導体集積回路。
PCT/JP2001/011358 2001-02-14 2001-12-25 Circuit integre a semi-conducteurs WO2002065690A1 (fr)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2003-7010550A KR20030072407A (ko) 2001-02-14 2001-12-25 반도체 집적회로
JP2002564881A JP3756485B2 (ja) 2001-02-14 2001-12-25 半導体集積回路
US10/467,666 US6864734B2 (en) 2001-02-14 2001-12-25 Semiconductor integrated circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001-36657 2001-02-14
JP2001036657 2001-02-14

Publications (1)

Publication Number Publication Date
WO2002065690A1 true WO2002065690A1 (fr) 2002-08-22

Family

ID=18899905

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2001/011358 WO2002065690A1 (fr) 2001-02-14 2001-12-25 Circuit integre a semi-conducteurs

Country Status (6)

Country Link
US (1) US6864734B2 (ja)
JP (1) JP3756485B2 (ja)
KR (1) KR20030072407A (ja)
CN (1) CN1285190C (ja)
TW (1) TW529280B (ja)
WO (1) WO2002065690A1 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040836A1 (ja) * 2002-10-31 2004-05-13 Thine Electronics, Inc. 受信装置
JP2004254324A (ja) * 2003-02-20 2004-09-09 Samsung Electronics Co Ltd データ復元装置及びその復元方法
WO2005101773A1 (ja) * 2004-04-16 2005-10-27 Thine Electronics, Inc. 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
JP2008252300A (ja) * 2007-03-29 2008-10-16 Fujitsu Ten Ltd タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法
CN1698330B (zh) * 2003-01-15 2010-04-28 日本电信电话株式会社 非接触rf id系统的通信方法,非接触rf id系统,发报机以及接收机
WO2015050136A1 (ja) * 2013-10-04 2015-04-09 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7321648B2 (en) * 2003-08-13 2008-01-22 International Business Machines Corporation Drift compensation system and method in a clock device of an electronic circuit
CN1771704B (zh) * 2004-04-16 2011-05-18 哉英电子股份有限公司 发送电路、接收电路和时钟抽出电路以及数据传送方法和数据传送系统
US7221201B2 (en) * 2004-08-11 2007-05-22 Micron Technology, Inc. Fast-locking digital phase locked loop
KR100863781B1 (ko) * 2004-08-19 2008-10-16 가부시끼가이샤 르네사스 테크놀로지 위상 동기 회로
TW200620938A (en) * 2004-09-07 2006-06-16 Nec Electronics Corp Synchronization device and semiconductor device
US7702059B2 (en) * 2005-02-09 2010-04-20 Analog Devices, Inc. Adaptable phase lock loop transfer function for digital video interface
US8327204B2 (en) * 2005-10-27 2012-12-04 Dft Microsystems, Inc. High-speed transceiver tester incorporating jitter injection
JP4886276B2 (ja) 2005-11-17 2012-02-29 ザインエレクトロニクス株式会社 クロックデータ復元装置
US7813297B2 (en) * 2006-07-14 2010-10-12 Dft Microsystems, Inc. High-speed signal testing system having oscilloscope functionality
US7681091B2 (en) * 2006-07-14 2010-03-16 Dft Microsystems, Inc. Signal integrity measurement systems and methods using a predominantly digital time-base generator
JP2010518760A (ja) * 2007-02-09 2010-05-27 ディー・エフ・ティー・マイクロシステムズ・インコーポレーテッド ハイスピード・シリアル・リンクのミッション環境における、該ハイスピード・シリアル・リンクの物理層テスティングのためのシステム及び方法
JP4774005B2 (ja) * 2007-04-11 2011-09-14 ザインエレクトロニクス株式会社 受信装置
CN102055442B (zh) * 2007-11-01 2013-05-01 钰创科技股份有限公司 全频率宽度的多重相位延迟锁定回路锁定频率的方法
US7917319B2 (en) * 2008-02-06 2011-03-29 Dft Microsystems Inc. Systems and methods for testing and diagnosing delay faults and for parametric testing in digital circuits
CN113204504B (zh) * 2020-01-31 2024-03-12 瑞昱半导体股份有限公司 串行数据处理装置与数据偏移修正方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0856240A (ja) * 1994-06-06 1996-02-27 Deog-Kyoon Jeong 全二重データ通信のための高速直列リンク
JPH1188447A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 復調装置、クロック再生装置、復調方法及びクロック再生方法
JPH1198130A (ja) * 1997-09-19 1999-04-09 Sony Corp クロック再生回路およびデータ伝送装置
JP2000031951A (ja) * 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5430759A (en) * 1992-08-20 1995-07-04 Nexus 1994 Limited Low-power frequency-hopped spread spectrum reverse paging system
US5950115A (en) * 1997-08-29 1999-09-07 Adaptec, Inc. GHz transceiver phase lock loop having autofrequency lock correction

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0856240A (ja) * 1994-06-06 1996-02-27 Deog-Kyoon Jeong 全二重データ通信のための高速直列リンク
JPH1188447A (ja) * 1997-09-12 1999-03-30 Mitsubishi Electric Corp 復調装置、クロック再生装置、復調方法及びクロック再生方法
JPH1198130A (ja) * 1997-09-19 1999-04-09 Sony Corp クロック再生回路およびデータ伝送装置
JP2000031951A (ja) * 1998-07-15 2000-01-28 Fujitsu Ltd バースト同期回路

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004040836A1 (ja) * 2002-10-31 2004-05-13 Thine Electronics, Inc. 受信装置
CN1698330B (zh) * 2003-01-15 2010-04-28 日本电信电话株式会社 非接触rf id系统的通信方法,非接触rf id系统,发报机以及接收机
JP2004254324A (ja) * 2003-02-20 2004-09-09 Samsung Electronics Co Ltd データ復元装置及びその復元方法
JP4515111B2 (ja) * 2003-02-20 2010-07-28 三星電子株式会社 データ復元装置及びその復元方法
WO2005101773A1 (ja) * 2004-04-16 2005-10-27 Thine Electronics, Inc. 送信回路、受信回路及びクロック抽出回路並びにデータ伝送方法及びデータ伝送システム
US7535957B2 (en) 2004-04-16 2009-05-19 Thine Electronics, Inc. Transmitter circuit, receiver circuit, clock data recovery phase locked loop circuit, data transfer method and data transfer system
JP2008252300A (ja) * 2007-03-29 2008-10-16 Fujitsu Ten Ltd タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法
JP4666393B2 (ja) * 2007-03-29 2011-04-06 富士通テン株式会社 タイミングクロック生成装置、データ処理装置及びタイミングクロック生成方法
WO2015050136A1 (ja) * 2013-10-04 2015-04-09 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
JP2015076622A (ja) * 2013-10-04 2015-04-20 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
KR101813421B1 (ko) 2013-10-04 2017-12-28 쟈인 에레쿠토로닉스 가부시키가이샤 송신 장치, 수신 장치, 송수신 시스템 및 화상 표시 시스템

Also Published As

Publication number Publication date
CN1489846A (zh) 2004-04-14
TW529280B (en) 2003-04-21
CN1285190C (zh) 2006-11-15
JPWO2002065690A1 (ja) 2004-06-17
JP3756485B2 (ja) 2006-03-15
US20040051571A1 (en) 2004-03-18
US6864734B2 (en) 2005-03-08
KR20030072407A (ko) 2003-09-13

Similar Documents

Publication Publication Date Title
WO2002065690A1 (fr) Circuit integre a semi-conducteurs
US7840831B2 (en) Methods of reducing skew between multiphase signals and related phase correction circuits
JP5363428B2 (ja) 閉ループ・クロック訂正方法および閉ループ・クロック訂正制御システム適応装置
US7206370B2 (en) Clock recovery circuit
JP5831225B2 (ja) Ｃｄｒ回路、受信回路、及び、電子装置
US6791360B2 (en) Source synchronous interface using variable digital data delay lines
JP2004153712A (ja) 受信装置
US7583118B2 (en) Delay locked loop circuit
EP1246368A2 (en) Semiconductor device
TWI229983B (en) Method and related device for reliably receiving a digital signal
WO2007037340A1 (ja) 位相差測定装置及び位相比較回路の調整方法
JP2001230824A (ja) データ受信方式
US8139697B2 (en) Sampling method and data recovery circuit using the same
WO2012131920A1 (ja) 位相補正回路及び位相補正方法
JPH1124783A (ja) クロック調整回路
JPH11251841A (ja) ディジタルｆｍ検波回路
JP2006333150A (ja) 集積回路装置
KR100873625B1 (ko) 멀티 페이즈 클럭 생성 회로
US20230344419A1 (en) Phase interpolator with sub-period phase correction
WO2022168210A1 (ja) 位相補間回路、受信回路、及び半導体集積回路
JP2003218847A (ja) データ受信方式
JP4558458B2 (ja) 位相同期回路
JP3037209B2 (ja) 位相差検出回路
JPH0771033B2 (ja) ダイバーシチ受信回路
JP3253520B2 (ja) 変化タイミング検出回路及びビット位相同期回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): CA CN IL IN JP KR RU SG US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE TR

121 Ep: the epo has been informed by wipo that ep was designated in this application
DFPE Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)
WWE Wipo information: entry into national phase

Ref document number: 2002564881

Country of ref document: JP

WWE Wipo information: entry into national phase

Ref document number: 10467666

Country of ref document: US

Ref document number: 1020037010550

Country of ref document: KR

WWE Wipo information: entry into national phase

Ref document number: 018226027

Country of ref document: CN

WWP Wipo information: published in national office

Ref document number: 1020037010550

Country of ref document: KR

122 Ep: pct application non-entry in european phase