JP2005106545A - 半導体集積回路 - Google Patents

Abstract

【課題】 テスト時の動作速度が高いことが原因で間違った良否判定が行われるのを回避することができ、しかも、良否判定結果の信頼性のより高いテストを行うことができるＬＳＩを得る。
【解決手段】 論理回路１１を搭載したＬＳＩ１００において、テスト入力信号に対する論理回路１１の出力信号３２と、該出力信号３２の期待値とを比較し、上記出力信号３２とその期待値との不一致を示す値を一定時間保持する内部比較回路１２を備えた。
【選択図】 図１

Description

本発明は、半導体集積回路に関し、特に不良判定のための回路を内蔵した半導体集積回路（以下ＬＳＩともいう。）に関するものである。

従来、ロジック回路の内部遅延に起因するＬＳＩの故障を検出する方法として、ＬＳＩを保証動作周波数で動作させ、出力端子からＬＳＩ外部に出力された出力信号を、予め用意した期待値と比較し、該比較結果に基づいてＬＳＩの良否判断を行う手法を用いていた。
例えば、図７は、ＬＳＩの故障を検出する方法を説明する図であり、従来のＬＳＩ及びテスタを示している。

図において、１０は、論理回路１１を有するＬＳＩであり、該ＬＳＩ１０は、外部から信号が入力される外部端子１３と、信号を外部に出力する外部端子１４とを有している。また、２０は、ＬＳＩ１０のテストを行うテスタである。このテスタ２０は、上記論理回路１１を動作させる入力信号３０及び該入力信号に対する期待値３２を格納したメモリ２１と、上記入力信号３０に対する論理回路１１の出力信号３１を上記期待値３２と比較する比較器２２と、比較器２２の出力を判定して表示する判定・表示部２３とを有している。

次に動作について説明する。
テスタ２０のメモリ２１に格納されている入力信号３０がＬＳＩ１０の外部端子１３に入力されると、論理回路１１は該入力信号３０に応じて動作し、論理回路１１の出力信号３１が、ＬＳＩ１０の外部端子１４からテスタ２０に出力される。すると、テスタ２０では、比較器２２がこの出力信号３１とメモリ２１に格納されている期待値３２とを比較し、判定・表示部２３は、該比較器２２の出力を判定して表示する。

また、ＬＳＩの良否判定を行う方法には、ＬＳＩに入力データに併せて１ビットのパリティデータを入力し、ＬＳＩに内蔵された検査回路にて入力パリティデータを用いてパリティチェックを行い、その結果に応じて１ビットの良否判定結果信号を出力するという方法もあった（例えば特許文献１参照。）。
特開平６−１８０６５６号公報

ところが、上記のようにＬＳＩ１０の出力信号３１をテスタ２０に取り込んで良否判定を行う方法では、出力信号３１がＬＳＩ１０の出力端子とテスタ２０の入力端子との間のインダクタンス成分や容量成分の影響を受けて遅延したり歪んだりするため、動作周波数の高いＬＳＩを実動作速度で動作させると、間違った良否判定を行ってしまうおそれがあった。

また、ＬＳＩ内蔵の検査回路により、入力されたパリティデータを用いて良否判定を行う方法では、上記のようなＬＳＩの出力信号の遅延や歪みに起因して誤った良否判定が行われるといった問題はないが、ＬＳＩが欠陥を含む不良品であっても、不良品にはパリティチェックでは検出不可能な欠陥を含むものもあるため、良否判定の結果は必ずしも信頼できるものではないという問題がある。

本発明は、上記のような課題を解決するためになされたもので、テスト時の動作速度が高いことが原因で間違った良否判定が行われるのを回避することができ、しかも、良否判定結果の信頼性のより高いテストを行うことができる半導体集積回路を得ることを目的とする。

上記目的を達成するため、本願請求項１に係る発明は、入力信号に対して論理演算を行う論理回路と、該論理回路の、テスト入力信号に対応する多ビットの論理演算出力を、その期待値信号と比較し、該比較結果を示す多ビットの比較結果信号を出力する内部比較回路とを備え、上記内部比較回路は、上記テスト入力信号に対応する論理演算出力と、上記期待値信号である多ビットの入力比較信号との、対応するビットの値をすべて比較して上記比較結果信号を出力する比較部と、上記比較結果信号の不一致を示す信号値を、一定時間あるいは制御信号が入力されるまでの間、保持する信号値保持部とを有する、ものである。

本願請求項２に係る発明は、請求項１記載の半導体集積回路において、上記信号値保持部は、上記比較結果信号を遅延する複数段の遅延回路と、上記比較器及び上記各遅延回路の出力を入力とする論理和回路とを有し、上記比較結果信号の不一致を示す信号値を、上記遅延回路の段数に相当する時間だけ保持する、ものである。

本願請求項３に係る発明は、請求項１記載の半導体集積回路において、上記信号値保持部は、上記比較結果信号の不一致を示す信号値が入力されたとき、該信号値を記憶し、その後、リセット信号が入力されたとき、該信号値を消去する記憶回路を有する、ものである。

本願請求項４に係る発明は、請求項３記載の半導体集積回路において、上記内部比較回路は、上記記憶回路が記憶している信号値を、外部からの制御信号により、上記論理回路の出力信号を出力する外部端子を介して出力する、ものである。

本願請求項５に係る発明は、入力信号に対して論理演算を行う論理回路と、該論理回路の、テスト入力信号に対応する多ビットの論理演算出力を、その期待値信号と比較し、該比較結果を示す比較結果信号を出力する内部比較回路とを備え、上記内部比較回路は、上記テスト入力信号に対する多ビットの論理演算出力の各ビットの信号を順次選択するセレクタと、該セレクタの出力と、上記期待値信号をパラレルシリアル変換してなる１ビットの入力比較信号とを比較して、一致あるいは不一致を示す１ビットの信号を、上記比較結果信号として出力する比較部とを有する、ものである。

本願請求項１の発明によれば、論理演算を行う論理回路を備えた半導体集積回路において、テスト入力信号に対応する論理演算出力と、その期待値信号との比較結果を、一定時間あるいは制御信号が入力されるまでの間、保持する内部比較回路を備えたので、ＬＳＩのテスト時の動作速度が実際の動作速度程度に高くても、比較結果信号の変化はＬＳＩの動作速度に比べて遅いものとなり、テスト時の動作速度が高いことが原因で間違った良否判定が行われるのを回避することができる。

また、内部比較回路では、テスト信号に対する論理演算出力と、その期待値である入力比較信号との、対応するビットの値をすべて比較しているので、ＬＳＩの欠陥検出が確実に行われることとなり、良否判定結果の信頼性を高いものとできる。

本願請求項２の発明によれば、請求項１記載の半導体集積回路において、上記比較結果信号の不一致を示す信号値を一定時間保持するので、一定時間が経過した後は、さらなる比較結果信号の不一致を示す信号値を検出可能であり、複数箇所の欠陥を検出可能であるという効果がある。

本願請求項３の発明によれば、請求項１記載の半導体集積回路において、上記比較結果信号の不一致を示す信号値が入力されたとき、該信号値を、リセット信号が入力されるまで保持する記憶回路を備えたので、ＬＳＩのテスト時の動作速度に関係なく、不良判定を示す比較結果信号の信号値を確実に観測することができる効果がある。

本願請求項４の発明によれば、請求項３記載の半導体集積回路において、上記記憶回路が記憶している信号値を、外部からの制御信号により、上記論理回路の出力信号を出力する外部端子を介して出力するので、比較結果信号をＬＳＩ外部へ出力する特別な外部端子を不要とできる効果がある。

本願請求項５の発明によれば、テスト入力信号に対する多ビットの論理演算出力を、各ビットの信号を選択して１ビットづつ期待値信号と比較するので、テスト信号に対する論理演算出力と、その期待値である入力比較信号との比較は、すべての対応するビットについて行われることとなり、良否判定結果の信頼性を高いものとできる。

また、比較結果信号は１ビット信号であるので、これをシリアルパラレル変換することにより、比較結果信号の変化速度を低くすることができ、テスト時の動作速度が高いことが原因で間違った良否判定が行われるのを回避することが可能となる。

以下本発明の実施の形態について説明する。

（実施の形態１）
図１は本発明の実施の形態１に係る半導体集積回路を説明するブロック図である。

この実施の形態１の半導体集積回路（以下ＬＳＩともいう。）１００は、入力信号３０を入力とし、これに対して論理演算を行い、その論理演算結果の信号３２を出力する論理回路１１と、該論理回路１１の出力信号である論理回路出力信号３２と、上記論理演算結果の期待値を示す入力比較信号３３とを比較し、その比較結果の信号３４を出力する内部比較回路１２とを有している。

このＬＳＩ１００は、その端子として、上記入力信号３０が入力される外部端子１３と、上記入力比較信号３３が入力される外部端子１５と、上記内部比較回路１２からの比較結果信号３４を外部に出力する外部端子１４とを有している。

テスタ１２０は、上記ＬＳＩ１００の良否判定を行うものであり、上記入力信号３０と、入力比較信号３３と、上記内部比較回路１２での比較結果の期待値を示すテスタ内部比較結果信号３５とを保持するメモリ２１を有している。また、テスタ１２０は、上記ＬＳＩ１００から出力された比較結果信号３４と、テスタ内部比較結果信号３５とを比較する比較器２２と、該比較器２２の出力に基づいてＬＳＩ１００の良否判定を行い、判定結果を表示する判定・表示器２３とを有している。

ここで、入力信号３０，入力比較信号３３，論理回路出力信号３２，比較結果信号３４，及びテスタ内部比較結果信号３５はそれぞれ、８ビット，１６ビットなど一定のビット幅の信号である。また、上記入力信号３０は、論理回路１１の中でもタイミング的に厳しく遅延による誤動作が発生しやすい箇所を動作させることに重点を置いて作成した、ＬＳＩ１００のテスト信号であり、論理回路１１を構成する素子がもれなく動作するようなものが好ましい。

図２は、上記内部比較回路１２の具体的な構成を示す図である。
この内部比較回路１２は、それぞれ、タイミングを調整するフリップフロップ回路（ＦＦ）５０、５１を介して、入力比較信号３３、および論理回路出力信号３２を入力とする排他的論理和回路（ＥＸＯＲ）５２を有し、かつ、該排他的論理和回路５２の出力を順次入力するＮ段のフリップフロップ５３、５４、・・、５５、および上記排他的論理和回路５２の出力、およびＮ段のフリップフロップ５３、５４、・・、５５、の各段の出力の、論理和をとる論理和回路５６、を有する。

ここで、上記各フリップフロップは、ＬＳＩの動作クロックに基づいて入力信号を１クロック期間保持するものであり、該Ｎ段のフリップフロップ回路により上記排他的論理和回路５２の出力は、Ｎクロック期間遅延されることとなるため、上記排他的論理和回路５２の出力が“０”レベルから“１”レベルに反転すると、論理和回路（ＯＲ）５６の出力は、Ｎクロック期間、“１”レベルに保持されることとなる。

なお、図２に示す回路５０〜５６は、各信号３２，３３の１ビット分に相当するものであり、内部比較回路１２は、図２に示す回路５０〜５６の組を、該信号のビット幅の数だけ有するものである。

次に動作について説明する。
まず、入力比較信号３３、及びテスタ内部比較結果信号３５を取得する、ＬＳＩテスト前のシミュレーションについて説明する。

最初に、論理回路１１を構成する素子がもれなく動作するようなテスト信号を、ＬＳＩ１００の入力信号３０として用いて１回目のシミュレーションを行い、上記入力信号３０に対する論理回路出力信号３２を得る。

次に、上記メモリ２１に蓄積したテスト信号、及び該テスト信号を論理回路１１に入力したときに得られる上記論理回路出力信号３２を、それぞれＬＳＩ１００の入力信号３０、及び入力比較信号３３として用いて、２回目のシミュレーションを行い、論理回路出力信号３２と、入力比較信号３３との比較結果信号３４を得る。この場合、論理回路出力信号３２と、入力比較信号３３とは同一の信号であるので、上記比較結果信号３４は、該両信号３２、及び３３の全ビットの値が一致したものであることを示すものとなる。

そして、上記既に得られている入力信号３０、及び入力比較信号３３と、上記２回目のシミュレーションで得られた比較結果信号３４とを、テストパターンとして、テスタ２０のメモリ２１に格納しておく。

以下、ＬＳＩのテスト動作について説明する。
テスタ１２０のメモリ２１に格納されている入力信号３０、及び入力比較信号３３がテスタ１２０から出力され、これらの信号は、それぞれ外部端子１３、及び１５からＬＳＩ内部の論理回路１１、及び内部比較回路１２に入力される。このとき、テスタ１２０では、メモリ２１に格納されているテスタ内部比較結果信号３５が、比較器２２に出力される。

一方、ＬＳＩ１００では、論理回路１１において、上記入力信号３０に対する論理演算が行われ、その論理演算結果である論理回路出力信号３２が、該論理回路１１から出力される。内部比較回路１２は、該論理回路出力信号３２と、上記テスタ１２０からの入力比較信号３３とを比較し、その比較結果である比較結果信号３４が、外部端子１４から出力される。

上記内部比較回路１２では、所定のクロックタイミングで、フリップフロップ５０、及び５１に、入力比較信号３３、及び論理回路出力信号３２の、各あるビットの値がそれぞれ保持され、排他的論理和回路５２で、該両フリップフロップの出力値の排他的論理和演算が行われ、その演算値は、その後段のフリップフロップ５３〜５５に順次入力されるとともに、該排他的論理和回路５２の出力、および、上記各段のフリップフロップの出力が論理和回路５６に入力され、それらの論理和出力が比較結果信号３４として出力される。

その結果、論理和回路５６からは、Ｎクロック期間の間に排他的論理和回路５２から出力された（Ｎ＋１）個の演算値の論理和が、比較結果信号３４として出力される。

なお、入力比較信号３３、及び論理回路出力信号３２は多ビットの信号であり、内部比較回路１２では、上記排他的論理和演算，演算値の遅延，論理和演算は、多ビットの各ビットについて行われる。

そして、ＬＳＩに欠陥がない場合は、入力比較信号３３の値と、論理回路出力信号３２の値とは、いずれのクロック期間でも一致したものとなるので、排他的論理和回路５２の出力は常に“０”レベルとなり、比較結果信号３４も常に“０”レベルとなる。一方、ＬＳＩに欠陥がある場合は、入力比較信号３３の値と、論理回路出力信号３２の値とは、あるクロック期間に不一致となり、このとき排他的論理和回路５２の出力は“１”レベルとなる。そして、該排他的論理和回路５２の出力は、次のクロック期間には、“０”レベルにもどり得るが、上記Ｎ段のフリップフロップ、および論理和回路５６の構成により、論理和回路５６の出力は、以後Ｎクロック期間の間、“１”レベルが出力されることになる。

そして、テスタ１２０に上記比較結果信号３４が入力されると、比較器２２にて、該比較結果信号３４と、上記メモリ２１内に保持されていたテスタ内部比較結果信号３５とが比較され、判定・表示部２３では、該比較器２２における比較の結果が判定・表示される。

すなわち、該判定・表示部２３では、比較器２２における比較が、比較結果信号３４と、テスタ内部比較結果信号３５との一致を示す場合は、ＬＳＩ１００は良品と判定し、比較器２２における比較が、比較結果信号３４と、テスタ内部比較結果信号３５との不一致を示す場合は、ＬＳＩ１００は不良品と判定する。

このように本実施の形態１では、論理回路１１を搭載したＬＳＩ１００において、テスト信号に対する論理回路１１の出力信号３２と、該出力信号３２の期待値とを比較し、上記出力信号３２と、その期待値との不一致を示す値を一定時間保持する内部比較回路１２を備えたものとしたので、ＬＳＩ１００のテスト時の動作速度が実際の動作速度程度に高くても、上記内部比較回路１２からの不良判定を示す比較結果信号３４は、その変化がＬＳＩの動作速度に比べて遅いものとなる。

このため、たとえば遅延故障を検出するテストでは、論理回路１１の動作が実質的な動作周波数に対応した超高速動作であっても、比較結果信号の変化は実質的な動作周波数の数分の１と低速になり、外部テスター２０での比較結果信号の観測を容易にすることができる。また、この実施の形態１のＬＳＩでは、上記のようにテスト時に論理回路を高速動作させても比較結果信号の観測は容易に行うことができることから、本来ＬＳＩを高速動作させる必要のない縮退故障の検査、つまり論理値が“０”または“１”に固定される故障、の検査においても、ＬＳＩを高速動作させることにより検査時間を大幅に短縮することができる。

さらに、内部比較回路１２では、テスト信号である入力信号３０に対する論理回路出力信号３２と、その期待値である入力比較信号３３との、対応するビットの値をすべて比較しているので、ＬＳＩの欠陥検出が確実に行われることとなり、良否判定結果の信頼性を高いものとできる。

（実施の形態２）
図３は、本発明の実施の形態２による半導体集積回路を説明する図であり、図４は、半導体集積回路を構成する内部比較回路を示している。

この実施の形態２の半導体集積回路１００ａは、入力信号に基づいて論理演算を行う論理回路１１と、該論理回路１１の出力信号３２と、論理演算結果の期待値を示す入力比較信号３３とを比較して比較結果信号３４ａを出力する内部比較回路１２ａとを有している。

ここで、上記論理回路１１は、実施の形態１の半導体集積回路のものと同一である。
また、内部比較回路１２ａは、それぞれタイミングを調整するフリップフロップ回路（ＦＦ）６０、６１を介して、入力比較信号３３、および論理回路出力信号３２を入力とする排他的論理和回路（ＥＸＯＲ）６２を有し、かつ、該排他的論理和回路６２の出力のタイミングを調整するフリップフロップ６３と、常に値が“１”である信号を発生する回路６４と、常に値が“０”である信号を発生する回路６７と、該内部比較回路１２ａの出力である比較結果信号３４ａと、上記回路６４の出力である“１”とを入力とし、上記フリップフロップ６３の出力によりリセットされ、上記比較結果信号３４ａと、回路６４の出力の一方を選択するセレクタ６５と、該セレクタ６５の出力のタイミングを調整するフリップフロップ６６と、該フリップフロップ６６の出力と、上記回路６７の出力とを入力とし、一方を選択し、外部からのリセット信号６９によりリセットされ、上記フリップフロップ６６の出力と、上記回路６７の出力との一方を選択し、選択された信号を上記比較結果信号３４ａとして出力するセレクタ６８とを有している。

ここで、フリップフロップ６０，６１，６３，６６はＬＳＩの動作クロックに基づいて入力信号を１クロック期間保持するものである。また、上記フリップフロップ６３，６６、及びセレクタ６５，６８は、フリップフロップ６３の出力値“１”を保持し、リセット信号６９によりリセットされるレジスタを構成している。

なお、図４に示す回路６０〜６８は、各信号３２，３３，３４ａの１ビット分に相当するものであり、内部比較回路１２ａは、図４に示す回路６０〜６８の組を、該信号のビット幅の数だけ有するものである。

また、テスタ１２０ａは、この実施の形態２のＬＳＩ１００ａの良否判定を行うものであり、実施の形態１のテスタ１２０と同一のものである。

次に動作について説明する。
まず、上記実施の形態１におけると同様に、ＬＳＩテスト前の第１回のシミュレーションにより、テスト信号を論理回路１１に入力したときに得られる上記論理回路出力信号３２を、入力比較信号３３として得るようにする。

そして次に、上記メモリ２１に蓄積したテスト信号、及び該テスト信号を論理回路１１に入力したときに得られる上記論理回路出力信号３２を、それぞれＬＳＩ１００の入力信号３０、及び入力比較信号３３として用いて、２回目のシミュレーションを行い、論理回路出力信号３２と、入力比較信号３３との比較結果信号３４ａを得るようにする。これにより、該比較結果信号３４ａを、メモリ２１に記憶するテスタ内部比較結果信号３５ａとして、得ることができる。

そして、ＬＳＩ１００ａのテストにおいては、内部比較回路１２ａは、入力される論理回路出力信号３２と、入力比較信号３３とを比較し、その比較結果信号３４ａを、外部端子１４より出力し、テスタ１２０ａにおける比較器２２においては、上記比較結果信号３４ａと、メモリ２１内に格納されている上記テスタ内部比較結果信号３５ａとを比較し、その比較結果を、判定・表示部２３で判定・表示し、判定・表示結果を得ることができる。

上記内部比較回路１２ａ内の動作をより詳細に説明すると、上記入力比較信号３３および論理回路出力信号３２は、上記フリップフロップ６０、及び６１を介して、その各々のあるビットの値を保持し、排他的論理和回路６２で、該両保持値の排他的論理和を得て、その演算値をその後段のフリップフロップ６３に出力する。

セレクタ６５は、上記フリップフロップ６３の出力により、上記比較結果信号３４ａと、回路６４の出力との一方を選択する。すなわち、上記入力比較信号３３と、論理回路出力信号３２の、あるビットの値が一致し、フリップフロップ６３を介して得られるＥＸＯＲ６２の出力が“０”となる場合は、セレクタ６５は、比較結果信号３４ａを選択し、一方、上記入力比較信号３３と、論理回路出力信号３２の、あるビットの値が不一致であり、フリップフロップ６３を介して得られるＥＸＯＲ６２の出力が“１”である場合は、セレクタ６５は、回路６４の出力を選択する。

上記選択された信号は、その後段のフリップフロップ６６を介して、セレクタ６８に入力される。セレクタ６８は、上記フリップフロップ６６を介したセレクタ６５の出力と、回路６７の出力との一方を選択し、出力するものであり、外部からのリセット信号６９によりリセットされる。ここでは、リセット信号６９がオフのときは、上記フリップフロップ６６を介したセレクタ６５の出力を選択、出力し、リセット信号６９がオンとなったときは、回路６７の出力を選択する。

すなわち、入力比較信号３３と、論理回路出力信号３２の、あるビットの値が不一致となると、フリップフロップ６３の出力が“１”となり、以後、リセット信号がオンになるまで、比較結果信号３４ａの値は“１”に保持される。入力比較信号３３と、論理回路出力信号３２の、あるビットの値が一致している状態では、比較結果信号３４ａの値は“０”のまま変化しない。

なお、入力比較信号３３、及び論理回路出力信号３２は多ビットの信号であり、内部比較回路１２ａは、上記排他的論理和演算，及び該演算結果の保持を、上記あるビット以外の他のビットについても行う。

そして、テスタ１２０ａでは、ＬＳＩから上記比較結果信号３４ａを入力すると、比較器２２にて、ＬＳＩ１００ａからの比較結果信号３４ａと、上記テスタ内部比較結果信号３５ａとの比較を行い、さらに、判定・表示部２３では、該比較器２２の出力に基づいて、良否判定を行い、結果判定を行う。つまり、上記判定・表示部２３は、比較器２２の比較結果が、比較結果信号３４ａとテスタ内部比較結果信号３５ａの一致を示す場合は、ＬＳＩ１００ａは良品と判定し、比較器２２の比較結果が、両信号３４ａ、信号３５ａの不一致を示す場合は、ＬＳＩ１００ａは、不良品と判定する。

このように本実施の形態２では、論理回路１１を搭載したＬＳＩ１００ａにおいて、テスト信号に対する論理回路出力信号３２と、その期待値との比較を行い、該比較結果信号３４ａの不一致を示す値を、所定時間保持する内部比較回路１２ａを設けたものとした。これにより、上記実施の形態１と同様、ＬＳＩ１００ａのテスト時の動作速度が実際の動作速度程度に高くても、不良判定を示す比較結果信号３４ａは、ＬＳＩの動作速度とは関係なく保持されることとなり、テスト時の高速動作に起因して間違った良否判定が行われるのを回避することができる。また、内部比較回路１２ａでは、テスト信号に対する論理回路出力信号３２と、その期待値である入力比較信号３３との、ビットの値をすべて比較しているので、良否判定結果の信頼性を高いものとできる。

さらに、この実施の形態２では、内部比較回路１２ａは、不良判定を示す比較結果信号３４ａを、ＬＳＩの動作とは関係なく保持するレジスタを有しているので、外部からのレジスタへのアクセスにより、比較結果信号３４ａを、通常動作時に論理回路出力信号をＬＳＩ外部へ出力する端子を用いて取り出し可能とすることにより、比較結果信号３４ａをＬＳＩ外部に取り出すための端子を不要とできる。

（実施の形態３）
図５は、本発明の実施の形態３による半導体集積回路を説明する図であり、図６は、半導体集積回路を構成する内部比較回路を示している。

この実施の形態３の半導体集積回路１００ｂは、入力信号に基づいて論理演算を行う論理回路１１と、該論理回路１１からの多ビットの出力信号３２と、論理演算結果の期待値を示す１ビットの入力比較信号３３ｂとを比較して、１ビットの比較結果信号３４ｂを出力する内部比較回路１２ｂを有している。

ここで、上記論理回路１１は、実施の形態１の半導体集積回路のものと同一である。但しここでは、説明の都合上、上記論理回路１１の出力信号３２は、８ビットの信号とする。

また、内部比較回路１２ｂは、それぞれ、タイミングを調整するフリップフロップ回路（ＦＦ）８０と、論理回路出力信号３２のタイミングを調整する、各ビットに対応する８個のフリップフロップ回路（ＦＦ）８１ａ，８１ｂ，・・・，８１ｈと、該複数のフリップフロップ回路８１ａ，８１ｂ，・・・，８１ｈの出力信号の１つを選択して出力するセレクタ回路８４とを有している。

上記内部比較回路１２ｂは、入力比較信号３３ｂのタイミングを調整するフリップフロップ回路（ＦＦ）８０の出力と、上記セレクタ回路８４の出力信号とを入力とする排他的論理和回路（ＥＸＯＲ）８６と、該排他的論理和回路８６の出力信号のタイミングを調整するフリップフロップ回路（ＦＦ）８５とを有している。

テスタ１２０ｂは、この実施の形態３のＬＳＩ１００ｂの良否判定を行うものであり、上記入力信号３０と、１ビットの入力比較信号３３ｂと、上記内部比較回路１２ｂでの比較結果の期待値を示す１ビットのテスタ内部比較結果信号３５ｂとを保持するメモリ２１を有している。また、テスタ１２０ｂは、上記ＬＳＩ１００ｂから出力された比較結果信号３４ｂと、テスタ内部比較結果信号３５ｂとを比較する比較器２２と、該比較器２２の出力に基づいてＬＳＩ１００ｂの良否判定を行い、判定結果を表示する判定・表示器２３とを有している。

次に動作について説明する。
まず、入力比較信号３３ｂ、及びテスタ内部比較結果信号３５ｂを取得する、ＬＳＩテスト前のシミュレーションについて説明する。

最初に、論理回路１１を構成する素子がもれなく動作するような多ビットのテスト信号をＬＳＩ１００ｂの入力信号３０として用いて、１回目のシミュレーションを行い、上記入力信号３０に対する８ビットの論理回路出力信号３２を得る。この８ビットの論理回路出力信号３２は、シリアルパラレル変換して、１ビットの入力比較信号３３ｂとしてテスタ１２０ｂのメモリ２１に格納しておく。

次に、上記テスト信号と、１回目のシミュレーションで得られた入力比較信号３３ｂを用いて、２回目のシミュレーションを行って、論理回路出力信号３２と、入力比較信号３３ｂとの比較結果を示す１ビットの比較結果信号３４ｂを得る。この場合、論理回路出力信号３２と、その期待値を示す入力比較信号３３ｂとは一致しているので、上記比較結果信号３４ｂは、該両信号が一致したものであることを示すものとなる。

そして、上記既に得られている入力信号３０、及び入力比較信号３３ｂと、上記２回目のシミュレーションで得られた比較結果信号３４ｂとを、テストパターンとして、テスタ１２０ｂのメモリ２１に格納しておく。

以下、ＬＳＩのテスト動作について説明する。
テスタ１２０ｂのメモリ２１に格納されている入力信号３０、及び入力比較信号３３ｂがテスタ１２０ｂから出力されると、これらの信号３０、及び３３ｂは、それぞれＬＳＩ１００ｂの外部端子１３及び１５から、ＬＳＩ内部の論理回路１１、及び内部比較回路１２ｂに入力される。このとき、テスタ１２０ｂでは、メモリ２１に格納されている比較結果信号３４ｂがテスタ内部比較結果信号３５ｂとして比較器２２に出力される。

一方、ＬＳＩ１００ｂでは、論理回路１１において、上記入力信号３０に対する論理演算が行われ、その論理演算結果である論理回路出力信号３２が、該論理回路１１から出力される。内部比較回路１２ｂは、該論理回路出力信号３２の各ビットの信号と、上記１ビットの入力比較信号３３ｂとの比較を行い、その比較結果である１ビットの比較結果信号３４ｂが、外部端子１４から出力される。

上記内部比較回路１２ｂでは、まず、セレクタ回路８４が、フリップフロップ８１ａ，８１ｂ，・・・，８１ｈの各出力のうちの、論理回路出力の第１ビットに対応するフリップフロップ８１ａの出力を選択している状態で、入力比較信号３３ｂと論理回路出力信号３２との比較が行われる。つまり、フリップフロップ８０には、ＬＳＩの動作クロックにより１ビットの入力比較信号３３ｂが順次保持され、また、フリップフロップ８１ａ，８１ｂ，・・・，８１ｈには、上記動作クロックにより論理回路出力信号３２の各ビットの信号が順次保持される。このとき、セレクタ回路８４はフリップフロップ８１ａの出力を選択しているので、ＥＸＯＲ８６では、論理回路出力の第１ビットに対応するフリップフロップ８１ａの出力と、その期待値である上記フリップフロップ８０の出力との排他的論理和が演算され、その演算値は、その後段のフリップフロップ８５を介して、論理回路出力の第１ビットに対応する比較結果信号３４ｂとして出力される。

続いて、セレクタ回路８４がフリップフロップ８１ｂ,・・・，８１ｈの出力を選択するそれぞれの場合について、上記セレクタ回路８４がフリップフロップ８１ａの出力を選択している場合に行われる上記論理回路出力の第１ビットの信号のテストと同様に、論理回路出力の第２〜第８ビットの信号のテストを行って、論理回路出力の第２〜第８ビットに対応する比較結果信号３４ｂを得る。

そして、ＬＳＩに欠陥がない場合は、論理回路出力信号３２の各ビットの信号と、その期待値を示す入力比較信号３３とは一致したものとなるので、排他的論理和回路８６の出力は常に“０”レベルとなり、比較結果信号３４ｂも常に“０”レベルとなる。一方、ＬＳＩに欠陥がある場合は、入力比較信号３３ｂと、セレクタ８４の出力信号とがある時点で不一致となり、排他的論理和回路８４の出力が“１”レベルとなる。

テスタ１２０ｂでは、比較器２２において、ＬＳＩからの比較結果信号３４ｂと、その期待値を示すテスタ内部比較結果信号３５ｂとを比較し、さらに、判定・表示部２３では、該比較器２２の出力に基づいて良否判定を行い、その判定結果を表示する。

すなわち、判定・表示部２３では、比較器２２における比較が、比較結果信号３４ｂと、テスタ内部比較結果信号３５ｂとの一致を示す場合は、ＬＳＩ１００ｂは良品と判定し、一方、比較器２２の比較結果が、比較結果信号３４ｂと、テスタ内部比較結果信号３５ｂとの不一致を示す場合は、ＬＳＩ１００ｂは不良品と判定する。

このように本実施の形態３では、論理回路１１を搭載したＬＳＩ１００ｂにおいて、テスト信号に対する多ビットの論理回路出力信号３２のうちの各ビットの信号を選択し、該論理回路出力信号３２の選択したビットの値を、その期待値である１ビットの入力比較信号３３ｂと比較する内部比較回路１２ｂを備えたものとしたので、テスト信号に対する多ビットの論理演算出力の各ビットの値がすべて、その期待値である入力比較信号と比較されることとなる。このため、テスト信号に対する多ビットの論理演算出力の排他的論理和を期待値と比較するようなパリティーチェックでは識別できない、論理回路出力信号の２ビット以上の値が同時に間違った値となるような故障も、確実に識別できるという効果がある。

また、この実施の形態３では、入力比較信号３３ｂ、及び比較結果信号３４ｂは１ビットの信号としているので、ＬＳＩの上記信号に対応する外部端子の数を削減することができる。

なお、上記実施の形態３では、セレクタは、多ビットの論理回路出力信号の１つのビットの、各クロック時間における値がすべてテストされた後に、次のビットについてのテストが行われるよう、８個のフリップフロップ８１ａ〜８１ｈの出力を選択しているが、セレクタは、上記論理回路出力信号のすべてのビットの、各クロック時間における値がテストできるものであれば、どのような順序でフリップフロップの出力を選択するものであってもよい。

また、上記各実施の形態では、比較器としてＥＸＯＲ回路を用いているが、比較器はＥＸＯＲ回路に限るものではない。

また、上記各実施の形態では、テスト信号である入力信号３０は、ＬＳＩ通常動作の入力信号のビット幅と同じビット幅を有する多ビットの信号としているが、ＬＳＩが非常に高速で動作するものである場合、テスト信号である入力信号３０は、テスタ側にてシリアル−パラレル変換してＬＳＩに出力するようにしてもよい。

たとえば、ＬＳＩの論理回路１１は、パラレル−シリアル変換回路を搭載したものとし、テスト信号である入力信号３０は、テスタにてシリアル−パラレル変換し、変換後の入力信号がＬＳＩの外部端子３０から論理回路１１に入力され、該論理回路１１では入力されたテスト信号をパラレル−シリアル変換回路でシリアル信号に変換し、該変換した信号に基づいて論理演算を行われるようにする。この場合、ＬＳＩのテストを実動作速度で行う場合であっても、テスト時に入力信号３０をＬＳＩに入力する動作は、通常動作時に入力信号を入力する動作より低速で行うことができる。

本発明の実施の形態１による半導体集積回路を説明する図である。 上記実施の形態１の半導体集積回路の内部比較回路を示す図である。 本発明の実施の形態２による半導体集積回路を説明する図である。 上記実施の形態２の半導体集積回路の内部比較回路を示す図である。 本発明の実施の形態３による半導体集積回路を説明する図である。 上記実施の形態３の半導体集積回路の内部比較回路を示す図である。 従来の半導体集積回路及びそのテスト方式を説明する図である。

符号の説明

１１ 論理回路
１２，１２ａ，１２ｂ 内部比較回路
１３〜１５ 外部端子
２１ メモリ
２２ 比較器
２３ 判定・表示部
３０ 入力信号
３２ 論理回路出力信号
３３，３３ｂ 入力比較信号
３４，３４ａ，３４ｂ 比較結果信号
５０，５１，５３〜５５，６０，６１，６３，６６，８０〜８３，８５ フリップフロップ
５２，６２，８６ 排他的論理和
５６ ＯＲ回路
６５，６８，８４ セレクタ
６９ リセット信号
１００，１００ａ，１００ｂ ＬＳＩ
１２０，１２０ａ，１２０ｂ テスタ

Claims (5)

1. 入力信号に対して論理演算を行う論理回路と、
   該論理回路の、テスト入力信号に対応する多ビットの論理演算出力を、その期待値信号と比較し、該比較結果を示す多ビットの比較結果信号を出力する内部比較回路とを備え、
   上記内部比較回路は、
   上記テスト入力信号に対応する論理演算出力と、上記期待値信号である多ビットの入力比較信号との、対応するビットの値をすべて比較して上記比較結果信号を出力する比較部と、
   上記比較結果信号の不一致を示す信号値を、一定時間あるいは制御信号が入力されるまでの間、保持する信号値保持部とを有する、
   ことを特徴とする半導体集積回路。
2. 請求項１記載の半導体集積回路において、
   上記信号値保持部は、
   上記比較結果信号を遅延する複数段の遅延回路と、
   上記比較器及び上記各遅延回路の出力を入力とする論理和回路とを有し、
   上記比較結果信号の不一致を示す信号値を、上記遅延回路の段数に相当する時間だけ保持する、
   ことを特徴とする半導体集積回路。
3. 請求項１記載の半導体集積回路において、
   上記信号値保持部は、
   上記比較結果信号の不一致を示す信号値が入力されたとき、該信号値を記憶し、その後、リセット信号が入力されたとき、該信号値を消去する記憶回路を有する、
   ことを特徴とする半導体集積回路。
4. 請求項３記載の半導体集積回路において、
   上記内部比較回路は、上記記憶回路が記憶している信号値を、外部からの制御信号により、上記論理回路の出力信号を出力する外部端子を介して出力する、
   ことを特徴とする半導体集積回路。
5. 入力信号に対して論理演算を行う論理回路と、
   該論理回路の、テスト入力信号に対応する多ビットの論理演算出力を、その期待値信号と比較し、該比較結果を示す比較結果信号を出力する内部比較回路とを備え、
   上記内部比較回路は、
   上記テスト入力信号に対する多ビットの論理演算出力の各ビットの信号を順次選択するセレクタと、
   該セレクタの出力と、上記期待値信号をパラレルシリアル変換してなる１ビットの入力比較信号とを比較して、一致あるいは不一致を示す１ビットの信号を、上記比較結果信号として出力する比較部とを有する、
   ことを特徴とする半導体集積回路。

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