!31〇5^. 九、發明說明： 【發明所屬之技術領域】 本發明是關於半導體兄憶裝置，且特別是有關於一種 在半導體記憶裝置中控制時間的方法和系統。 【先前技術】 在從一個記憶裝置（memory device)的一個記憶胞 (cell)中讀取資料的讀取操作中（記憶胞資料讀取操作）， 對應於此記憶胞的字元線（word line)被啟動，以打開此 記憶胞中的一個電晶體。記憶胞中存儲的資料通過打開的 電晶體發送到一條位元線（bit line)。由於位元線的電容 大於記憶胞的電容’所以位元線上的電壓變化較小。這種 小的電壓變化被感測到並且被一個位元線感測放大器（bit line sense amplifier)放大’然後發送到本地資料線上（1〇cal data line)。寫入操作的資料傳送過程與以上的讀取操作相 反0 圖1A與1B為時間流程圖，其說明有關於習知的記憶 胞讀取操作之時間參數。在圖1A中，讀取操作包括一^ 單一列週期（colimm cycle ), 一個列週期例如是i。 請參照圖1A’當字元線上的電壓例如從Vss升到Vpp 時，子元線被啟動，以開始進行記憶胞資料讀取操作。如 圖1A所示’字讀的啟動將會㈣位元線上的—個 2的電壓變化。然'後，位元線感測放大器會感應位元線 電壓的這個小㈣化，並且放大它。這樣，對應—輸入行 位址（mput c〇lumn add腦）的記憶胞資料就被放大至位 1310568 15483p|f-i|〇c 元線上的放大電壓（amplified voltage) ’且此放大電壓將 傳輸至對應於此行位址之一本地資料線（l〇cal data iine )。 然後’字元線的電壓落回到Vss (例如是截止字元線）。 然而’位元線還保持在高的電壓下。之後，在接下來的讀 取和寫入操作的準備過程中，執行等化操作（equalizing operation )使得位元線bl和互補位元線（complimentary bit lme) BLB電性短路’以便於將位元線bl和互補位元線 BLB預充電至Vbl。 >罔所不，攸戳止子兀綠到位兀線等化操作開始 的這一段時間間隔指定成tai。字元線開始截止的時間點在 此稱為字元線截止時間（word line off time)，而位元線等 化操作開始的時間在此稱為位元線等化起始時間（Mt equallzatlon start time)。如圖u所示，從位元線等化開 始直到位元線預充電操作結束的這段時間間隔指定 tbi —從預充電操作結束直到下一次的讀取和寫入操作時， 字元線被啟動的這段時間間隔指定成U。時間間隔〖、 2充電操作結束到下一次讀取或寫入 y 的 =白。最後’仍娜所示，在行週期為二 碰處於兩姐植社__^被指定成 ，1B為時間流程圖’其說明在行週期數為2的情況 下，驾知的記憶胞讀取操作。如目1B所示，回 2的位it線上之感測和放大資料的過程與以上& = 的描述相同，而此部分這以再麵敘述。細，，由圖於=
I31056L 子對取操作係執行兩次。根據 被指定成岭啟練態之㈣時間間隔 在圖1Β白勺例子令，由於行週期數$ == 止存取兩次’在這種情況下(及所= V值。12 士位元線電壓可以是飽和的-或 ss 圖B所不，日π間ta2可以是與圖u 化，時間間隔值tb2會比圖ία的tH增加。 因而:圖m中的時間空白tc2可能少於圖叫， :吏付面速記憶裝置的操作特性（operation characteristics )劣化。 【發明内容】 奋雷ίίίΓ㈣實施例，提供—種控制記㈣裝置中預 一〜呆:時間的方法。在本發明的實施例中，藉由選擇 止時間而可以控制時間。字元線截止時間隨後 有關於行週期數的資訊而動態地調整。這種方法 t括2擇位兀線等化起始時間。位元線等化起始時間同 樣可以基於有關於行週期數的資訊而動態地調整。 録ίί發明的實施例中’有關於行週期數的資訊可以是 =長度（bum length)。例如，經由多個第一延遲通道 二之-發送-字元線截止訊號而動態地選擇字元線截止 樣’經由多個第二延遲通道其中之一發送一位元 線等化起始喊而動態地選擇位元線等化起始時間。每一 1310568 15483pltdoc 遲通道都分別對應於不_行週期數。對應較大行週 』數之延遲通道短於對應於較小行週紐之延遲通道。 依據本發明的更多實關，提供—健咖充電操作 ^日間的方法’其使用有關於行週期數的資訊截止字元 各例如，可以經由多個第一延遲通道其中之一發送一字 讀截止職來達成。位元料化時間也可缝由使用有 關於行週期數的資訊而決定。例如，可以經由多個第二延 遲通道其中之-發送—位元線等化訊號來達成。有關於行 週期數的資訊可以包括—叢發長度（bum length)。這些 第一和這些第二延遲通道可以分別對應至各別的行週期 數。 、依據本發明的實關，提供—種控咖充電的時間的 J法’在這财法t ’輸人-崎週驗。使用—個計時 器（counting cl0Ck)計算字元線啟動時間，而當計時器到 達一個對應輸人的行職數的數值時，字元線就被截^。 这個方法it可職個參考似/或基讀人的行 數選擇一位元線等化起始時間。戴止字元線可以包括比較 字元線啟㈣間與參考值’織當已計算的字元線啟動^ 間大於或等於參考值時就截止字元線。 依據本發明的更多實施例，提供一種控制記憶體裝置 時間的系統’其包括-控制電路，從多個字元線戴止^間 之中選擇一以回應一字元線訊號和有關於行週期數的二 訊。這個㈣電路也可峨多做元料化起始時間^ 擇，以回應一子元線訊號和有關於行週期數的資气。於 I31056J 5483pif.d〇c 可叫括—字元賴止時間控制電 電路’皆可以回應字元線訊號。字= 第元元線等化起始時間控制電路分別包括至少 =I遲區塊和一第二延遲區塊。每一個區塊可 具有一個或多個的延遲記單元之— 匕括 元可以包槪抑。 W料。处延遲單 字=截止時間控制電路可以包括―第—區 而位元it線等化起始_控制電路可以包括1 Γίίϊ衫。第—和第二區塊選擇單7^彳如是第一或第 期數ϋ可吨括—喊產生11，其產生含有有關於行週 ΐ之—控制訊號。第—和第二多卫器可以回應這 號。在某些實_中，各延遲通道具有分別對應 ^期數之預先的延遲。在這些實施例巾，字元線截止時 二控制電路基於有關於行週期數的資輯擇這些延遲通道 X -一 〇 …在某些實施例中’㈣電路還包括—計數器，其回應 =線=號、-解碼器，其對計數器的輸出訊號解碼以及 夕工器’其回應有關於行週期數的資訊而選擇解碼器之 夕個輸出其中之—。—比較器，其回應多工器之-輸出和 —比較值。 為讓本發明之上述和其他目的、特徵和優點能更明顯 ΙΪ ’下文特舉％C佳實施例’並合所附圖式，作詳細說 明如下。 I31056883Pi f.doc 【實施方式】 下文將配合附圖，對本發明的較佳實例作詳細說明。 要指出的是，本發明有多種不同形式的實例，並不僅限於 這裏的揭示。而且，提供這些實施例的目的是為了達到全 面而徹底的揭示，使得任何熟習此技藝者瞭解本發明的範 圍。下文中’相同元件使用相同序號。 可以瞭解的是，雖然在此使用第一、第二或其他等等 描述的不同元件，但是這些元件並不局限於這些序號。序 號的作用只是為了對元件加以區分。例如，在不背離本發 明的範圍的前提下，第―元件可以標成第二it件，而同樣 地’第，一個元件也可定標成第一元件。文中所使用的名稱” 和/或”包括一個或多個名稱的任意的和所有的組合。 可以瞭解的是’當一個元件被指與其他的元件連接或 匕可以疋直接與其他元件連接，也可以有其他元件 丄於其間。相反地’當—個元件被指直接連接至其他元件 1 ’指沒有其他元件纽如。其他絲财元件之間的 關係的用語也按照同樣的方式理解（例如，介於與直接介 於，相鄰與直接相鄰，等等）。 ^所使用的術妓為描述特定的實施例，並非用以 =本1明。如所使用的單數形式“―個“，“這個“也 匕‘η，除非是文中明確地否定。可以瞭解的是， 除其他未羅列出:特及/或其他成分’但是不排 旳特徵，整數，步驟，操作，元件及/或其 11 1310568 1^83pif,||〇c 他族群。 除非另外定義，所有的術語（包括技術和科學術語）， 對任何熟習此技藝者’都有通常意義上的相同的含義。這 些術語，有些在通用詞典中有通常意義的解釋，但應該與 其在相關行業的專業文章中的意義相一致。 圖2繪示為根據本發明第一個實施例之控制記憶體裝 置時間的方法的流程圖。 請參照圖2 ’在步驟Sl〇〇中，接收有關於行週期數的 ，矾。這個貧訊可以用來調整字元線截止時間及/或位元線 等化起始時間。特別地，介於初始化内部命令（丨他⑷ internal command)的發出和字元線截止時間之間的時間延 遲會由於行週期數的不同而有變化。例如，假設一個核 〜中的叢發長度（burst length)是4，執行-個4位的預 匕補（prepateh) ’所要的資料可以在—個行週期中輸入和 如果叢發長度增加到8 ’所要的資料可以在兩個行 =中輸入和輸出。如果行週期數是1，介於初始化内部 發出和字元線截止時間之間的時間延遲叫做第一延 出和i元期數是2 ’介於初始化内部命令的發 第一延遲㈣日、間之間的時間延遲叫做第二延遲時間。 論，在本設定為較第二延遲時間長。在這裏所討 卿個延遲通道 間。這樣，當行瓣出—個職來狀延遲時 的延遲通道。_加’就藝對絲短的延遲時間 12 I3105l一 在步驟S110巾，上述基於行週期數所選擇的延遲時 來截止字元線。當截止字元線時，記憶胞電晶體的 甲“壓（gate voltage)下降，例如，從Vpp降到Vss。 ，圖2中步驟sl2〇所示，在截止字元線後位元線 _匕起始時間（例如，預充電操作起始時間）便可決定。 線等化起辦間也可以由行週触決定。如果行週期 較大，相較於行週期數較小，從產生内部預充電命令直 到產生位元線預充電訊號的時間間隔就較短。 圖3 A與3 B繪示為根據本發明第一個實施例之記憶體 裝置的時間控制電路1〇〇的方塊圖。如圖3a所示，時間 控制電路1〇〇包括一個列控制器（rowe〇n_er) u〇。列 控制器110可以接收内部命令，並依據這些命令控制字元 線。時間控制電路1〇〇還包括一個字元線截止通道（w〇rd line off patch) 120 ’其接收列控制器11〇的輸出訊號，並 截止字元線。時間控制電路100還包括一個位元線等化通 道（bit line equalizing path) 13〇，其接收列控制器 11〇 的 輸出訊號，並依據此訊號等化位元線。最後，時間控制電 路100還包括一模式暫存器集（mocje register set，mrs) 訊號產生器140，其根據行週期數控制内部延遲通道。 如圖3A所示，字元線截止通道12〇包括一第一延遲 區塊（delay block) 122、一第二延遲區塊124與一字元線 驅動 sfl號產生器（word line driving signa丨 generator) 126， 其產生字元線訊號（word line signal) WL。根據不同的記 憶體裝置，可能提供3個或更多個延遲區塊。或者，也可 13 1310568483pifd〇c 能提供單一延遲區塊。 MRS汛號產生器140用以接收内部位址訊號（internai address signal)或者其他含有行週期數資訊的訊號。MRS 讯唬產生器140用以產生—MRS控制訊號，此MRS控制 讯號根據行週期數選擇字元線截止通道12〇上的一個延遲 通道。結果是’根據行週期數的不同，用於截止字元線的 延遲時間也有所不同。 再如圖3A所示，位元線等化通道13〇包括一第三延 遲區塊132、一第四延遲區塊134與一區塊選擇訊號產生 态136。區塊選擇訊號產生器136可以產生一個位元線等 化訊號PEQ。基於記憶體裝置可能提供3個或更多個延遲 區塊。或者，只在位元線等化通道13()中提供單一延遲區 塊。 MRS訊號產生器140可以產生一個MRS控制訊號， 其根據行週期數選擇在位元線等化通道13〇上的一個延遲 通道。 圖3B繪示為根據本發明較佳實施例之字元線截止通 道120和位元線等化通道13〇的方塊示意圖。 如圖3B所示，字元線截止通道包括多個字元線延遲 通道120a、120b、…120η，而位元線等化通道13〇包括多 個位元線延遲通道130a、130b、…130m。每個字元線延遲 通道120a、120b、…120η還包括多個延遲單元D1、 D2、...Dn。不同的字元線延遲通道12〇a、12%、..12()n 的延遲單元的數量會有變化。雖然延遲單元D卜D2、...Dn 14 1310568 15483plf.d〇c 在圖3B所描述之本發明的實施例中以反向器（inverter) 的形式實現，但是對任何熟習此技藝者，延遲單元Dl、 D2、_Dn都可以有更廣泛而多種的方式來實現。每個字 凡線延遲通道12〇a、i2〇b、...12011都有一個對應於行週期 數的延遲時間。例如’第一延遲通道施所具有的延遲時 門了以疋對應至1個行週期，而第二延遲通道12仙所具有 的延遲0^可以是對應至2個行週期，帛n延遲通道 所具有的延遲時間可以是對應至n個行週期。 還如圖3Β所示，字元線延遲通道12〇a、12〇b、丨2〇η 的輸夕出訊號可以是輸入到ηχ1多工$ (multiplexer) 128。 多工ϋ 128基於例如是具有有關於行週期數的廳8控 ，訊號而·並輸出訊號至η條字元線延遲通道其中之 了。，此丄如果行週期數較大，字元線截止通道12〇可以 是在這些子元線延遲通道12〇a、12〇b、 12〇η之間選擇一 個具有較短延遲時_字元線延遲通道。相反地，如果行 週J數#又小，在這些字元線延遲通道12〇a、l2〇b…1扣η 之間選擇具有較長延遲時_字元線延遲通道。 更進-步如圖3Β所示’每個位元線延遲通道13〇a、 130^、·_·ΐ3()ηι分別包括多個延遲單元、E2、。雖 然攻些延遲通道在圖3B所描述的本發明的這個實施例中 以反向器㈣式實現’但是對任何熟習此技藝者，都可以 ，更多其他的方式來實現。每個位元線延遲通道 130a、 〇b ...13Gn都有具有對應於—個特定行週期數的延遲時 例如#延遲通道13()&所具有的延遲時間係對應1 15 1310568 15483p|fe doc 個行週期’而第二延遲通道130b所具有的延遲時間係對應 2個行週期，而第m延遲通道130m所具有的延遲時間^ · 對應至m個行週期。 ’、 - 曰位元線延遲通道130a、130b、._.130m的輪出訊號可 以，輸入到一個mxl多工器138〇mxl多工器138基於^例 如是具有有關於行週期數的MRS控制訊號而選擇並輸出 至這些位元線延遲通道13〇a、130b、.._130m其中之二。 如果行週期數較大，就選擇具有較短延遲時間的位元線延 遲通道。相反地，如果行週期數較小，就選擇呈 · 遲時間的位元線延遲通道。^ 雖然圖3A中使用了多個並聯的延遲區塊，可以瞭解 的疋，不同的没置也是可行的，例如一系列具有中間節點 (intermediate point)的延遲單元的串聯，這些節點包含到 多工器的輸出埠。 圖4繪示為根據本發明第二個實施例之記憶體裝置時 間的控制方法的流程圖。如圖4所示，在步驟S200中， 接收有關於行週期數的資訊。這個資訊隨後用來控制例如 _ 基於行週期數的位元線啟動時間。 在步驟S210中，對應於字元線啟動時間的參考值例 如是基於行週期數而設定。在設定參考值之後，在步驟 S220中的字元線啟動時間就能夠被計算。此計算操作例如 疋經由計數器（counter)而執行。 在步驟S230中，藉由計數器計算啟動時間的值，並 且和參考值進行比較。如果所計算的啟動時間小於參考 16 13105¾ 值’操作^到步驟S22。。如果所計算的啟動時間大於 值，截止子元線（步驟S240區塊）。 如同上述，這個參考值可以是基於行週期數。例如， 如果行週期數為i，則此參考值可以是具有—第一值 ^果行週賊為2 ’貞彳此參紐可叹具有大於第-值的 一第二值。因此，基於參考健可確定字元_啟動時間 ▲圖5A與5B分崎示根據本發明第二個實施例之控制 讀體裝置0销的方法的電路示意圖及時間示意圖。
。如圖5A所不，根據本發明第二個實施例之時間控制 電，包括一 3位元的計數器2丨〇，其分別回應（似㈧恥丨代） 予元線訊號WL和一個時序脈衝（d〇ekpuise)、— 3χ8 解，器220用以解碼3位元計數器的輸出訊號、—加多 工器230依據一參考值（reference value)選擇解碼器220 的多條輸出線其中之一以及一比較器240用以比較多工器 230的輸出訊號和一個比較值（comparsi〇n value )。
對·^習此技藝者來說，圖5A所示的一個特定實例的 電路圖，也適用於其他的實施例。例如，為了更精確的測 量位元線起始時間週期，可以使用一個涵蓋多於8個狀態 的4位叶數器。同樣的，解碼器220可以包括不同數量的 輸入/輸出埠。例如，如果使用一個4位計數器，因為有4 個輸出埠，相應的使用一個4x16的解碼器。當然其他不同 數目的輪出埠亦可以應用。 在操作中，多工器230可以用來選擇解碼器220的多 17 1310568 15483ptf.doc 條輸出線的其中之—。選擇解碼器22〇的輸出線是基於參 考值。參考值例如是由在圖3A，3B所示的實施例2MRS 控制訊號所提供。或者，這個參考值也可以來自其他的訊 號源，包含來自於記憶體裝置的外部訊號源。 多工器230的輸出係輸入至比較器240的一個埠。用 於比較夕工器23〇的輸出之一比較值係輸入至比較器240 的另個淳。畲多工器23〇的輸出訊號達到這個比較值 時’比較器240藉由將記憶胞電晶體的閘極電壓從％ 使得字元線失能（disable)。當然比較器24〇是可 圖5B綠示為圖认所示的電路在操作時的時間圖。如 =B所^，計數器21()㈣計算字元線於啟動期間 j衝次數。如果使用—個3位的計數器作為計數器训、， 2 0一 =數週期可以對應8個脈衝。解碼器220對V數写 ，的輸出進行解碼，並經由輸出線輸出一個預定= ==:=广)。例如’在== 解碼态22〇的輸出線16被設定 ，>，、日寸， 而在時序脈衝為7時，解:[(，）’ 高電壓(峋―。雖然在圖設定成- 23〇選擇輸出線l7，然而多 声把例中，多工器 工写230太I μ 4 土 也可以根據輪入至客 本身的參考值選擇其他的輸出線。這個參考= 18 131056》— 以是有關於彳τ週期數。在圖5八與5B的實施例中 ’當行週 - ，月數車乂 j ,在1〇到I3之間選擇一預定線 line) ’而當订週期數較大，在14到h之間選擇—預定線。 每條線都=應-個行週期數。在解碼器22〇的多條輸出線 中，為230只選擇—條特定的線。這條所選擇的線作 為比較器240的-個端點（她―）。比較值將輸入至比 較器^40的另-個端點。當所選擇的解碼器22()的輸出線 =電壓（level)大於這個比較值時，字元線將設定成低電 壓^low level)，因此記憶胞電晶體將截止並保持在儲存· 狀態（storage state)。 這樣，基於行週期數就可以控制字元線的截止時間的 起始時間。 圖6緣示根據本發明的較佳實施例之記憶胞資料讀取 操作的時間圖。 ' 日如圖6所示，當行週期數為2時，字元線截止時間（例 如疋間隔U的開始）早於圖1B中的實例（例如是間隔h 的開始）。另外，時間間隔ta3可以是分別小於圖1A ^ 馨 中的對應的週期u與h。結果，甚至位元線等化起始 日守間（時間週期知3的開始）發生於位元線達到餘和電壓 VDD或Vss時’時間空白u可以與圖ία的tel相似。 任何熟習此技藝者，在不脫離本發明的精神和範圍 内’可對圖示的實施例作些許修改。例如，提供—個與圖 5 A的電路相似的電路，以產生第一個實施例中位元線等化 通道130所產生的訊號PEQ。又如，可以瞭解的是，第一 19 13105684寧d 個實施例的内容和第二個實施例的内容可以互相、纟士人 如第一個實施例的字元線截止通道120可以藉由'^合（例 示的第二個實施例的電路而實現）。 · 5八所 雖然本發明已以較佳實施例揭露如上，然其並 限定本發明，任何熟習此技藝者，在不脫離本發明=用以 和範圍内，當可作些許之更動與潤飾，因此本^明精神 範圍當視後附之申請專利範圍所界定者為準。X之保護 【圖式簡單說明】 圖1A與1B繪示習知的記憶胞資料讀取操作時間圖。 圖2繪示根據本發明第一個實施例之控制記憔 時間的方法的流程圖。 圖3A與3B繪示根據本發明第一個實施例之記 置的時間控制電路的方塊圖。 〜'體裝 圖4繪示為根據本發明第二個實施例之記憶體 制時間的方法的流程圖。 、罝徑 —圖5A與5B分別繪示根據本發明第二個實施例之記憶 體裝置的時間控制電路的電路示意圖及對應的的時間圖。 圖6繪不根據本發明較佳實施例之記憶胞資料 作的時間圖。 你 【主要元件符號說明】 100 :時間控制電路 110 :列控制器 120 :字元線戴止通道 12〇a、12%、，mn :字元線延遲通道 20 1310568 15483plf.doc 122 :第一延遲區塊 124 :第二延遲區塊 126 :字元線驅動訊號產生器 128 : nxl多工器 130 ··位元線等化通道 130a、130b、...130m :位元線延遲通道 132 :第三延遲區塊 134 :第四延遲區塊 136 :區塊選擇訊號產生器 138 : mxl多工器 140 : MRS訊號產生器 210 :計數器 220 :解碼器 230 :多工器 240 :比較器 S100、S110、S120、S200、S210、S220、S230、S240 : 步驟 21