CN101266830B - 半导体存储器设备 - Google Patents

半导体存储器设备 Download PDF

Info

Publication number
CN101266830B
CN101266830B CN2008100843011A CN200810084301A CN101266830B CN 101266830 B CN101266830 B CN 101266830B CN 2008100843011 A CN2008100843011 A CN 2008100843011A CN 200810084301 A CN200810084301 A CN 200810084301A CN 101266830 B CN101266830 B CN 101266830B
Authority
CN
China
Prior art keywords
signal
word line
generation unit
signal generation
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2008100843011A
Other languages
English (en)
Other versions
CN101266830A (zh
Inventor
菅本博之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Fujitsu Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Semiconductor Ltd filed Critical Fujitsu Semiconductor Ltd
Publication of CN101266830A publication Critical patent/CN101266830A/zh
Application granted granted Critical
Publication of CN101266830B publication Critical patent/CN101266830B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/227—Timing of memory operations based on dummy memory elements or replica circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)

Abstract

根据一个实施例的一个方面，提供了一种半导体存储器设备，其确定通过读取连接有复制位线和复制字线的复制单元的操作而读取来自存储单元的数据所需的数据读取时间，所述复制位线具有和连接至所述存储单元的位线等效的负载，所述半导体存储器设备包含：写控制信号生成单元，该写控制信号生成单元包括用以接收响应用于驱动所述复制字线的驱动信号而生成的复制字线激活信号输入的多级耦合的逻辑门，所述写控制信号生成单元基于所述复制字线激活信号生成写控制信号以确定写入数据至所述存储单元所需的数据写入时间。

Description

半导体存储器设备
技术领域
本发明涉及半导体存储器设备。
背景技术
在提供有SRAM(static random access memory，静态随机访问存储器)以及类似存储器的半导体存储器设备中，例如，读放大器(senseamplifier)时序信号被生成以放大来自存储单元的读数据，或者数据被写入以生成写放大器时序信号。
当从上述半导体存储器设备的存储单元中读取数据时，通过位线从存储单元读取数据所需的时间因位线长度变得更长而被延长。
相比之下，当在存储单元中写入数据时，在存储单元中写入数据所需的时间由在施加写入数据至位线后在存储单元中完成数据写入所需的时间来决定。
在上述半导体存储器设备中，从存储单元读取数据所需的时间依照位线长度而变化。因此，在位线长度相当短的情况中，当在存储单元中写入数据的时间被设置为等于从存储单元读取数据的时间时，设置足够的写入时间以在存储单元中写入数据就可能变得不可能了。因此，为了优化地进行来自存储单元的数据读取或存储单元中的数据写入，数据读取时间或数据写入时间必须被分别设置。
日本早期公开的专利公开No.2006-4476公开了一种半导体存储器设备，其具有：第一复制(replica)位线，由与存储单元阵列中的位线的布线宽度和布线间隔相同的布线组成并且生成读时序信号；以及第二复制位线，包含与位线的布线宽度和布线间隔相同的布线并且生成写时序信号。
在日本早期公开的专利公开No.2006-4476的半导体存储器设备中，第一复制位线和第二复制位线分别生成读时序信号和写时序信号并控制读和写的连续操作时序，并且使能读和写的高速连续操作。
发明内容
根据一个实施例的一个方面，提供了一种半导体存储器设备，其确定通过读取连接有复制位线和复制字线的复制单元的操作而读取来自存储单元的数据所需的数据读取时间，所述复制位线具有和连接至所述存储单元的位线等效的负载，所述半导体存储器设备包含：写控制信号生成单元，该写控制信号生成单元包括用以接收响应用于驱动所述复制字线的驱动信号而生成的复制字线激活信号输入的多级耦合的逻辑门，所述写控制信号生成单元基于所述复制字线激活信号生成写控制信号以确定写入数据至所述存储单元所需的数据写入时间。
附图说明
图1是根据第一实施例的存储器电路的电路结构图；
图2是提供给根据第一实施例的存储器电路的写控制信号生成电路的电路结构图；
图3是示出根据第一实施例的存储器电路的操作的时序图；
图4是示出数据读取时间和数据写入时间关于位线长度而变化的图；以及
图5是提供给根据第二实施例的存储器电路的写控制信号生成电路的电路结构。
具体实施方式
半导体存储器设备除了生成读时序信号的第一复制位线以外，还包括生成写时序信号的第二复制位线以设置数据写入时间。这使得在半导体存储器设备中除了保证设置第一复制位线的面积以外还必须保证设置第二复制位线的面积，这不利地增加了半导体存储器设备的面积。
本发明意图提供能够在即使位线长度短的情况中也保证在存储单元中写入数据所需的足够时间并且减小面积的半导体存储器设备。
写控制信号生成单元具有逻辑门，所述逻辑门多级连接并且接收响应于用于驱动复制字线的驱动信号而生成的复制字线激活信号的输入，并且所述写控制信号生成单元基于复制字线激活信号而生成写控制信号，所述写控制信号用以确定在存储单元中写入数据所需的数据写入时间。因此，不需要为了生成写控制信号而提供用于写入的复制单元或者连接至用于写入的复制单元的复制位线。因此，不需要保证设置用于写入的复制单元或连接至用于写入的复制单元的复制位线的面积。因此，半导体存储器的面积能够被减少。
当通过写控制信号生成单元所生成的写控制信号确定数据写入时间时，与从存储单元读取数据所需的数据读取时间相比数据写入时间能够被设置得更长。因此，可以通过使得数据写入时间更长而确保写入数据所需的时间，并且位线长度不影响存储单元中的数据写入。
(第一实施例)
接下来，将结合图1和图2来描述本发明的第一实施例。这里，本发明的半导体存储器设备将以包含SRAM的存储器电路为例来描述。图1是示出存储器电路10的结构的图。存储器电路10具有存储器控制电路20、字线驱动器30、SRAM存储单元40、读放大器50、写放大器60、复制电路70、写控制信号生成电路80、信号选择电路90和第一延迟调整电路100。
存储器控制电路20具有第一延迟电路21、第二延迟电路22、反相器23、N型晶体管M1至M3，以及锁存电路(latch circuit)24。
第一延迟电路21的输出端连接至N型晶体管M2的栅极以及第二延迟电路22的输入端。第二延迟电路22的输出端连接至反相器23的输入。反相器23的输出连接至N型晶体管M3的栅极。
N型晶体管M1的源极和N型晶体管M2的漏极之间的接点连接至锁存电路24的输入端。
字线驱动器30包含第一译码器电路31和第二译码器电路32。第一译码器电路31的第二输入端连接至锁存电路24的输出端。第二译码器电路32的第一输入端连接至电源电压VDD。第二译码器电路32的第二输入端连接至锁存电路24的输出端。
SRAM存储单元40通过字线WL连接至第一译码器电路31的输出端。读放大器50通过位线BL和NBL连接至每个SRAM存储单元40。
写放大器60通过位线BL和NBL连接至每个SRAM存储单元40。
复制电路70包含复制单元71。组成每个复制单元71的N型晶体管具有和组成SRAM存储单元40的N型晶体管相同的大小。每个复制单元71通过复制字线TWL连接至第二译码器32的输出端。
每个复制单元71连接至复制位线TBL。虚拟单元(dummy cell)75也连接至复制位线TBL。复制字线TWL连接至P型晶体管M4的栅极。复制位线TBL连接至P型晶体管M4的漏极。P型晶体管M4的源极连接至电源电压VDD。
如图2所示，写控制信号生成电路80包含第一信号生成单元81A至81N，反相器82，以及与非(NAND)门电路83。第一信号生成单元81A至81N，反相器82以及NAND门电路83分别对应本发明的逻辑门。
第一信号生成单元81A至81N中的每一个包含NAND门电路NAND和反相器INV1。每个NAND门电路NAND的第一输入端分别连接至第一信号生成单元81A至81N的第一输入端。每个NAND门电路NAND的第二输入端分别连接至第一信号生成单元81A至81N的第二输入端。每个NAND门电路NAND的输出端连接至反相器INV1的输入。反相器INV1的输出连接至每个第一信号生成单元81A至81N的输出端。
复制字线TWL连接至第一信号生成单元81A至81N中每一个的第一输入端以及NAND门电路83的第一输入端。复制字线TWL通过反相器电路82A和反相器电路82B连接至排列在多级连接的第一信号生成单元81A至81N的第一级的第一信号生成单元81A的第二输入端。第一信号生成单元81A至81M中的每一个的输出端分别连接至排列在下一级的每个第一信号生成单元81B至81N的第二输入端。排列在最后一级的第一信号生成单元81N的输出端连接至NAND门电路83的第二输入端。NAND 门电路83的输出端连接至写控制信号生成电路80的输出端。
信号选择电路90包含第一NAND门电路91和第二NAND门电路92。第一NAND门电路91的第一输入端通过信号选择电路90的第一输入端连接至写控制信号生成电路80的输出端。第二NAND门电路92的第一输入端连接至第一NAND门电路91的输出端。第二NAND门电路92的第二输入端通过信号选择电路90的第二输入端以及反相器93连接至复制位线TBL。第二NAND门电路92的输出端连接至信号选择电路90的输出端。
第一延迟调整电路100包含奇数个多级连接的反相器。第一延迟调整电路100的输入端连接至信号选择电路90的输出端。第一延迟调整电路100的输出端连接至设在存储器控制电路20中的N型晶体管M1的栅极。
图3是示出根据本实施例的存储器电路10的操作的时序图。在进行从SRAM存储单元40中读取数据的数据读取操作时，在存储器电路10中执行下列操作。如图3所示，时钟信号CK从未示出的振荡电路输入至存储器控制电路20的第一延迟电路21。当接收到高电平时钟信号CK时，第一延迟电路21输出高电平信号至N型晶体管M2的栅极以及第二延迟电路22。输入至第二延迟电路22的高电平信号通过反相器23被反相为低电平信号。该低电平信号输入至N型晶体管M3的栅极。
此时，低电平延迟调整信号RCLK输入至存储器控制电路20的N型晶体管M1的栅极。结果，N型晶体管M1关断。N型晶体管M2在其栅极接收到高电平信号时导通。N型晶体管M3在其栅极接收到低电平信号时关断。
锁存电路24接收低电平信号。如果锁存电路24接收的信号被保持在低电平，则锁存电路24保持高电平信号。如图3所示，锁存电路24的输出信号φ1被保持高电平。
如图1所示，高电平输出信号φ1输入至字驱动器30的第一译码器电路31和第二译码器电路32。第二译码器电路32输出通过延迟到复制字线TWL的输出信号φ1而得到的高电平复制字线驱动信号S1。高电平复制字线驱动信号S1激活复制字线TWL。
当在其信号输入端接收到地址信号ADD时，第一译码器电路31输出高电平字线驱动信号S5至字线WL。高电平字线驱动信号S5激活字线WL。结果，如图3所示，字线WL的电压V2上升。
在字线WL被激活后，读放大器50的驱动信号从存储器控制电路20输入至读放大器50。结果，读放大器50被激活并且输出至位线BI和NBL的数据被放大，从而数据读取时间T1开始于图3中的时间t1。放大数据从未示出的存储器电路10的输出端输出。
当高电平复制字线驱动信号S1输入连接至复制字线TWL的P型晶体管M4的栅极时，P型晶体管M4关断。结果，连接至关断的P型晶体管M4的漏极的复制位线TBL的电压V1随着时间的流逝而下降，如图3所示。
当复制位线TBL的电压V1下降时，连接至复制位线TBI的反相器93通过信号选择电路90的输入端输出高电平反相信号φR至第二NAND门电路92的第二输入端。
在数据读取操作期间，高电平输出信号φW输入至包含信号选择电路90的第二NAND门电路92的第一输入端。第二NAND门电路92通过信号选择电路90的输出端输出低电平选择信号φT至第一延迟调整电路100。
第一延迟调整电路100延迟选择信号φT并且输出高电平延迟调整信号RCLK至存储器控制电路20的N型晶体管M1的栅极。
当高电平延迟调整信号RCLK输入N型晶体管M1的栅极以及低电平时钟信号CK输入第一延迟电路21时，N型晶体管M1导通，N型晶体管M2关断，并且N型晶体管M3导通。
锁存电路24接收高电平信号。结果，锁存电路24保持低电平信号。这里，锁存电路24的输出信号φ1从高电平反相为低电平，如图3所示。
低电平输出信号φ1输入至字驱动器30的第一译码器电路31和第二译码器电路32。第二译码器电路32输出通过延迟到复制字线TWL的输出信号φ1而得到的低电平复制字线驱动信号S1。低电平复制字线驱动信号S1禁止(de-activate)复制字线TWL。
当第一译码器电路31不再从其信号输入端接收地址信号ADD时，其输出低电平字线驱动信号S5至字线WL。低电平字线驱动信号S5禁止字线WL。结果，字线WL的电压V2下降。当根据输入至读放大器50的驱动信号而固定的时间流逝后，数据读取时间T1结束于图3中的时间t2。
另一方面，当进行写入数据至SRAM存储单元40的数据写入操作时，在存储器电路10中执行下列操作。在数据写入操作期间，类似于上述的数据读取操作，高电平时钟信号CK从未示出的振荡电路输入至存储器电路20的第一延迟电路21。接着，类似于数据读取操作，锁存电路24将高电平输出信号φ1输出至第一译码器电路31和第二译码器电路32。输出信号φ1对应于本发明的驱动信号。
接下来，类似于上述的数据读取操作，第二译码器电路32输出高电平复制字线驱动信号S1至复制字线TWL。结果，复制字线TWL被激活。复制字线驱动信号S1对应本发明的复制字线激活信号。
当在其信号输入端接收到与将要被选择的字线WL相对应的地址信号ADD时，第一译码器电路31输出高电平字驱动信号S5至字线WL。结果，字线WL被激活，并且字线WL的电压V2上升，如图3所示。
在字线WL被激活后，写放大器60的驱动信号从存储器控制电路20输入至写放大器60。写放大器60将写入数据施加至位线BL和NBL。数据写入时间T2开始于图3中的时间t3，并且写入数据被写入连接至被选择的字线WL的SRAM存储单元40。
在数据写入操作期间，与上述数据读取操作相比，通过在延迟调整信号RCLK从低电平反相为高电平时延迟时间，使数据写入时间T2比数据读取时间T1更长。在本实施例中，与上述数据读取操作相比，通过执行下文中将要描述的使用写控制信号生成电路80和信号选择电路90的操作，延迟调整信号RCLK从低电平反相为高电平的时间被延迟。在本实施例中，写控制信号生成电路80和信号选择电路90对应本发明的写控制信号生成单元。
设在信号选择电路90中的第一NAND门电路91的第一输入端接收通过延迟复制字线驱动信号S1而获得的低电平反相延迟信号S2。反相延迟信号S2如接下来将要描述的一样被生成。
如图2所示，高电平复制字线驱动信号S1通过反相器82A和82B被保持在高电平并且输入至设在第一信号生成单元81A中的NAND门电路NAND的第二输入端。另一方面，该NAND门电路的第一输入端接收高电平复制字线驱动信号S1。
第一信号生成单元81A的NAND门电路输出低电平信号至反相器INV1。反相器INV1通过第一信号生成单元81A的输出端输出高电平信号S1A至第一信号生成单元81B的第二输入端。高电平信号S1A对应本发明的第一逻辑调整信号。反相器INV1对应本发明的第一反相器电路。
第一信号生成单元81B通过第一信号生成单元81B的输出端输出高电平信号S1B至第一信号生成单元81C的第二输入端，这类似于第一信号生成单元81A。高电平信号S1B对应本发明的第一逻辑调整信号。
其后，第一信号生成单元81C至81N中的每一个以类似于第一信号生成单元81A和81B的方式操作。NAND门电路83在其第二输入端接收高电平信号S1N。高电平信号S1N对应本发明的第一逻辑调整信号。
当在其第一输入端接收到高电平复制字线驱动信号S1，并且在其第二输入端接收到高电平信号S1N时，NAND门电路83通过写控制信号生成电路80的输出端输出低电平反相延迟信号S2至第一NAND门电路91的第一输入端。
在数据写入操作中，高电平写入使能信号WE输入至第一NAND门电路91的第二输入端，如图3所示。结果，如图3所示，在高电平输出信号φR输入至第二NAND门电路92的第二输入端后，第一NAND门电路91输出高电平输出信号φW至第二NAND门电路92的第一输入端。输出信号φW对应本发明的写控制信号。
当在其第一输入端接收到高电平输出信号φW并且在其第二输入端接收到高电平输出信号φR时，第二NAND门电路92通过信号选择电路90的输出端输出低电平选择信号φT至第一延迟调整电路100。
类似于上述的数据读取操作，第一延迟调整电路100输出高电平延迟调整信号RCLK至存储器控制电路20的N型晶体管M1的栅极。
当高电平延迟调整信号RCLK输入至N型通道晶体管M1的栅极并且低电平时钟信号CK输入至第一延迟电路21时，类似于上述的数据读取操作，高电平信号输入至锁存电路24。结果，如图3所示，锁存电路24的输出信号φ1从高电平反相为低电平。
接着，类似于上述的数据读取操作，第二译码器电路32输出低电平复制字线驱动信号S1至复制字线TWL。结果，复制字线TWL被禁止。
当输入至信号输入端的锁存电路24的输出信号φ1从高电平变为低电平时，第一译码器电路31输出低电平字线驱动信号S5至字线WL。低电平字线驱动信号S5禁止字线WL。结果，字线WL的电压V2下降。此时，在根据输入至写放大器60的驱动信号而固定的时间流逝后，写放大器60在图3中的时间t4时关断，并且数据写入时间T2结束。
在本实施例的存储器电路10中，写控制信号生成电路80生成通过延迟复制字线驱动信号S1而获得的反相延迟信号S2。接着，信号选择电路90与被用来确定数据读取时间T1的输出信号φR的相位相比更多地延迟输出信号φW的相位，该输出信号φW是反相延迟信号S2和写入使能信号WE之间的反相逻辑与(AND)结果并且被用来确定数据写入时间T2。
在存储器电路10中，数据写入时间T2根据相位被延迟的输出信号φW从低电平切换为高电平的定时而结束。如图4所示，在位线BL和NBL长度短的区域(例如位线长度L1)中，根据相位比输出信号φW的相位更超前的输出信号φR从低电平切换到高电平的定时，与数据读取操作的结束时间固定的数据读取时间T1的设定时间(set time)相比，存储器电路10增加了数据写入时间T2的设定时间。因此，在存储电路10中，在位线BL和NBL长度短的区域(例如，位线长度L1)中与数据读取时间T1的设定时间相比增加数据写入时间T2的设定时间，这使得能够设置足以写入数据至SRAM存储单元40的时间。因为图1所示的写放大器60的驱动能力足够大，所以数据写入时间T2变得基本恒定，而不受位线长度的不利影响，如图4所示。另一方面，连接至位线BL和NBL的负载(SRAM存储单元40，等等)在位线长度变得更长时增加。同样，因为读取数据的放大需要时间，所以数据读取时间T1在位线长度变得更长时增加，如图4所示。
在本实施例的存储器电路10中，写控制信号生成电路80包含接收通过延迟高电平输出信号φ1而获得的复制字线驱动信号S1的反相器82A和82B，第一信号生成单元81A至81N以及NAND门电路83。在存储器电路10中，在通过延迟复制字线驱动信号S1而在写控制信号生成电路80中生成反相延迟信号S2之后，信号选择电路90生成用于确定数据写入时间T2的输出信号φW。因而，在本实施例的存储器电路10中，不需要提供用于写入目的的复制单元以及连接至用于写入目的的复制单元的复制位线以生成输出信号φW。因此，根据本实施例的存储器电路10，不需要保证用以安排用于写入目的的复制单元和连接至用于写入目的的复制单元的复制位线的面积，这使得可能抑制存储器电路面积的增加。
在本实施例的存储器电路10中，当根据输出信号φW确定数据写入时间T2时，与数据读取时间T1相比，数据写入时间T2能够在位线BL和NBL短的区域中增加，如图4所示。根据本实施例的存储器电路10，数据写入时间T2能够增加从而保证写入数据至SRAM存储单元40所需的时间。这使得到SRAM存储器40的数据写入不受位线BL和NBL长度的不利影响。
在本实施例的存储器电路10中，写控制信号生成电路80包含组成第一信号生成单元81A至81N中的每一个的NAND门电路NAND。每个NAND门电路NAND在其第一输入端接收高电平复制字线驱动信号S1，并且在其第二输入端接收高电平信号S1A至S1M(信号S1C至S1M未示出)。在本实施例的存储器电路10中，如果数据将要被写入的SRAM存储单元40被选择并且字线驱动信号S5变为高电平以及复制字线驱动信号S1变为高电平，则设在第一信号生成单元81A至81N的NAND门电路NAND中的N型晶体管能够形成两个N型晶体管上下两级连接的电路，这类似于SRAM存储单元40通过传输门(transfer gate)驱动位线BL和NBL的情况。因而，在本实施例的存储器电路10中，通过形成两个N型晶体管上下两级连接的电路，第一信号生成单元81A至81N的NAND门电路NAND的驱动能力能够接近于SRAM存储单元40通过传输门驱动位线BL和NBL的能力。因此，根据本实施例的存储器电路10，即使诸如制造工艺的变化、环境温度和电源电压VDD之类的工作条件改变并且N型晶体管的工作特性不同，各个第一信号生成单元81A至81N的NAND门电路NAND的驱动能力和SRAM存储单元40通过传输门驱动位线BL和NBL的能力也分别根据N型晶体管的工作特性而不同。根据工作特性的改变，可以使设在写控制信号生成电路80中的第一信号生成单元81A至81N的NAND门电路NAND的驱动能力跟随SRAM存储单元40通过传输门驱动位线BL和NBL的能力。
在本实施例的存储器电路10中，如果在包含NAND门电路NAND的第一信号生成单元81A至81N是多级连接时字线驱动信号S5位于高电平并且复制字线驱动信号S1位于高电平，则设在多级连接的各个第一信号生成单元81A至81N的NAND门电路NAND中的N型晶体管能够形成两个晶体管上下两级连接的电路，这类似于SRAM存储单元40通过传输门驱动位线BL和NBL的情况。在本实施例的存储器电路10中，由各个NAND门电路形成的电路以类似于SRAM存储单元40通过传输门驱动位线BL和NBL的电路的方式组成，从而NAND门电路NAND的驱动能力能够接近于SRAM存储单元40通过传输门驱动位线BL和NBL的能力，即使包含NAND门电路NAND的第一信号生成单元根据期望的数据写入时间T2而多级连接也是如此。因此，根据本实施例的存储器电路10，通过让NAND门电路NAND的驱动能力接近于SRAM存储单元40通过传输门驱动位线BL和NBL的能力，NAND门电路NAND的驱动能力能够根据N型晶体管的工作特性的改变而跟随SRAM存储单元40通过传输门驱动位线BL和NBL的能力，即使在包含NAND门电路NAND的第一信号生成单元81A至81N是多级连接的情况中也是如此。
在本实施例的存储器电路10中，设在多级连接的第一信号生成单元81A至81M中的NAND门电路NAND的输出端分别通过各自反相器INV1连接至设在第一信号生成单元81B至81N中的NAND门电路NAND的第二输入端。在本实施例的存储器电路10中，如果设在第一信号生成单元81B至81N中的每个NAND门电路NAND在其第一输入端接收到高电平复制字线驱动信号S1，并且在其第二输入端接收到高电平信号S1A至S1M(信号S1C至S1M未示出)，则由每个NAND门电路NAND生成的低电平输出信号能够通过各自反相器INV1被反相为高电平信号S1A至S1M。因此，根据本发明的存储器电路10，极性已经通过各自反相器INV1被反相的信号能够变成具有和高电平复制字线驱动信号S1相同极性的高电平信号S1A至S1M。这里，在存储器电路10中，表示各自反相器INV1的输出信号并且具有和高电平复制字线驱动信号S1相同极性的高电平信号S1A至S1M能够输入至各反相器INV1所连接的每个NAND门电路NAND的第二输入端。
(第二实施例)
下面将结合图5描述本发明的第二实施例。本实施例的存储器电路具有图5所示的写控制信号生成电路80A，替代了第一实施例中的写控制信号生成电路80。写控制信号生成电路80A具有第二信号生成单元84A至84N以及反相器85A至85M，以及P型晶体管86A至86M。这里，第二信号生成单元84C至84M、反相器85C至85M以及P型晶体管86C至86M在图中未示出。
第二信号生成单元84A至84N分别包含反相器INV4和N型晶体管M5。每个反相器INV4的输入连接至每个第二信号生成单元84A至84N的输入端。每个反相器INV4的输出连接至每个N型晶体管M5的源极。电源电压VDD施加给每个N型晶体管M5的栅极。每个N型晶体管M5的漏极连接至第二信号生成单元84A至84N中的每一个的输出端。N型晶体管M5对应本发明的NMOS晶体管。反相器INV4对应本发明的第二反相器电路。而且，第二信号生成单元84A至84N中的每一个对应本发明的信号生成单元。
第二信号生成单元84A通过P型晶体管86A和反相器85A连接至第二信号生成单元84B。P型晶体管86A对应本发明的PMOS晶体管。而且，反相器85A对应本发明的第三反相器电路。
第二信号生成单元84A的输出端连接至反相器85A的输入端。反相器85A的输出连接至第二信号生成单元84B的输入端。P型晶体管86A的漏极连接至反相器85A的输入。P型晶体管86A的源极连接至电源电压VDD。复制字线TWL连接至第二信号生成单元84A的输入端、P型晶体管86A至86M中每一个的栅极以及P型晶体管87的栅极。
类似于第二信号生成单元84A和第二信号生成单元84B之间的连接状态，第二信号生成单元84B通过PMOS晶体管86B和反相器85B连接至第二信号生成单元84C(未示出)。类似于第二信号生成单元84A和第二信号生成单元84B之间的连接状态，第二信号生成单元84C至84N多级连接。PMOS晶体管86B对应本发明的PMOS晶体管。而且，反相器85B对应本发明的第三反相器电路。
第二信号生成单元84N的输出端通过反相器88和反相器89连接至写控制信号生成电路80A的输出端。P型晶体管87的漏极连接至反相器88的输入。P型晶体管87的源极连接至电源电压VDD。P型晶体管87的栅极通过写控制信号生成电路80A的输入端连接至复制字线TWL。
在本实施例中，将要被输入至提供有信号选择电路90的第一NAND门电路91的第一输入端的反相延迟信号S2如接下来将要描述的一样被生成。如图5所示，高电平复制字线驱动信号S1输入至第二信号生成单元84A。
高电平复制字线驱动信号S1将P型晶体管86A的栅极电压固定为高电平。结果，P型晶体管86A关断。第二信号生成单元84A输出低电平信号至反相器85A。反相器85A输出通过反相低电平信号而获得的高电平信号S11A至第二信号生成单元84B。高电平信号S11A对应本发明的第二逻辑调整信号。
类似于P型晶体管86A，P型晶体管86B的栅极电压被固定为高电平，从而P型晶体管86B关断。第二信号生成单元84B输出低电平信号至反相器85B。反相器85B输出高电平信号S11B至第二信号生成单元84C(未示出)。高电平信号S11B对应本发明的第二逻辑调整信号。
其后，第二信号生成单元84C至84N中的每一个以类似于第二信号生成单元84A和84B的方式操作。类似于P型晶体管86A和86B，P型晶体管87关断。从第二信号生成单元84N输出的低电平信号S11N通过反相器88和89被转换为反相延迟信号S2。反相延迟信号S2输入至第一NAND门电路91的第一输入端。
根据本实施例的存储器电路，在写控制信号生成电路80A的每个第二信号生成单元84B至84N中，反相器INV4连接至N型晶体管M5的源极，N型晶体管M5的栅极连接至电源电压VDD。进而，具有和高电平复制字线驱动信号S1相同极性的高电平信号S11A至S11M输入至反相器INV4。在本实施例的存储器电路中，如果字线驱动信号S5变为高电平并且复制字线驱动信号S1是高电平，则设在反相器INV4中的一个N型晶体管和N型晶体管M5能够形成N型晶体管两级连接的电路，这类似于SRAM存储单元40通过传输门驱动位线BL和NBL的情况。因此，在各个第二信号生成单元84A至84N中，如果设在反相器INV4中的一个N型晶体管和N型晶体管M5形成N型晶体管两级连接的电路，则第二信号生成单元84A至84N中每一个的驱动能力能够接近SRAM存储单元40通过传输门驱动位线BL和NBL的能力，这类似于SRAM存储单元40通过传输门驱动位线BL和NBL的情况。因此，在本实施例的存储器电路中，各个第二信号生成单元84A至84N的驱动能力和SRAM存储单元40通过传输门驱动位线BL和NBL的能力分别根据N型晶体管工作特性的改变而不同。可以使第二信号生成单元84A至84N中每一个的驱动能力跟随SRAM存储单元40通过传输门驱动位线BL和NBL的能力，即使诸如制造工艺的变化、环境温度和电源电压VDD之类的工作条件改变并且N型晶体管的工作特性不同也是如此。
根据本实施例的存储器电路，如果在包含反相器INV4和N型晶体管M5的第二信号生成单元84A至84N是多级连接时字线驱动信号S5位于高电平并且复制字线驱动信号S1位于高电平，则设在反相器INV4中的一个N型晶体管和包含在多级连接的第二信号生成单元84A至84N中的N型晶体管M5能够形成N型晶体管两级连接的电路，这类似于SRAM存储单元40通过传输门驱动位线BL和NBL的情况。在本实施例的存储器电路中，第二信号生成单元84A至84N以类似于SRAM存储单元40通过传输门驱动位线BL和NBL的电路的方式形成N型晶体管两级连接的电路，从而第二信号生成单元84A至84N的驱动能力能够接近于SRAM存储单元40通过传输门驱动位线BL和NBL的能力，即使第二信号生成单元根据期望的数据写入时间T2而多级连接也是如此。因此，在本实施例的存储器电路中，通过让第二信号生成单元84A至84N中每一个的驱动能力接近于SRAM存储单元40通过传输门驱动位线BL和NBL的能力，第二信号生成单元84A至84N中每一个的驱动能力能够根据N型晶体管的操作特性的变化而跟随SRAM存储单元40通过传输门驱动位线BL和NBL的能力，即使包含反相器INV4和N型晶体管M5的第二信号生成单元84A至84N是多级连接的也是如此。
在本实施例的存储器电路中，如果字线驱动信号S5变为高电平并且复制字线驱动信号S1为高电平，则P型晶体管86A至86M中每一个的栅极通过高电平复制字线驱动信号S1固定为高电平电压，从而每个P型晶体管86A至86M关断。如果每个P型晶体管86A至86M关断，则低电平信号输入至连接有P型晶体管86A至86M的反相器85A至85M的输入。反相器85A至85M中的每一个输出通过将低电平输入信号反相而获得的高电平信号。在本实施例的存储器电路中，如果反相器85A至85M中的每一个输出高电平信号至第二信号生成单元84B至84N中的每一个，则设在反相器INV4中的一个N型晶体管和栅极连接至电源电压VDD的N型晶体管M5能够形成N型晶体管多级连接的电路。
本发明不限于上述实施例，并且毋需多言，在不脱离本发明的范围的前提下能够对上述实施例做出各种改进和修改。
根据本发明的半导体存储器设备，写控制信号生成单元具有多级连接的逻辑门，向所述逻辑门输入根据用于驱动复制字线的驱动信号而生成的复制字线激活信号，并且所述写控制信号生成单元被用来生成写控制信号以基于复制字线激活信号而确定写入数据至存储单元所需的数据写入时间。根据本发明的半导体存储器设备，不需要为了生成写控制信号而提供用于写入目的的复制单元以及连接至用于写入目的的复制单元的复制位线。因此，根据本发明的半导体存储器设备，不需要保证用以安排用于写入目的的复制单元和连接至用于写入目的的复制单元的复制位线的面积，因此使得其可能抑制存储器电路面积的增加。
根据本发明的半导体存储器设备，当数据写入时间依照由写控制信号生成单元所生成的写控制信号来确定时，数据写入时间与从存储单元读取数据所需的数据读取时间相比能够被增加。根据本发明的半导体存储器设备，数据写入时间能够被增加，因此保证了写入数据至存储单元所需的时间。这使得可以写入数据至存储器而不受位线长度的不利影响。
相关申请的交叉引用
本申请基于并要求享有2007年3月15日提交的在先日本专利申请No.2007-066701的优先权，其全部内容在此通过引用而并入。

Claims (7)

1.一种半导体存储器设备，所述半导体存储器设备包含：
存储单元，连接到位线；
复制单元，连接到复制位线和复制字线，所述复制位线具有与所述位线等效的负载；以及
写控制信号生成单元，该写控制信号生成单元包括用以接收复制字线激活信号输入的多级耦合的逻辑门，所述复制字线激活信号是响应于用于驱动所述复制字线的驱动信号而生成的，所述写控制信号生成单元基于所述复制字线激活信号而生成写控制信号，所述写控制信号用以确定写入数据至所述存储单元所需的数据写入时间，所述数据写入时间长于从所述存储单元读取数据所需的数据读取时间，
其中从所述复制单元读取数据的操作确定所述从所述存储单元读取数据所需的数据读取时间。
2.如权利要求1所述的半导体存储器设备，其中所述写控制信号生成单元中多级耦合的逻辑门中的每一个包括NAND电路，在该NAND电路中第一输入端共同接收所述复制字线激活信号并且第二输入端接收第一逻辑调整信号，所述第一逻辑调整信号是响应于所述复制字线激活信号而从所述逻辑门当中的前一逻辑门生成的并且具有和所述复制字线激活信号相同的极性。
3.如权利要求2所述的半导体存储器设备，其中所述多个NAND电路是多级连接的。
4.如权利要求3所述的半导体存储器设备，其中所述多级连接的多个NAND电路中的一个NAND电路的输出端通过第一反相器电路连接至不同于所述一个NAND电路的另一个NAND电路的第二输入端。
5.如权利要求1所述的半导体存储器设备，其中所述写控制信号生成单元中多级耦合的逻辑门中的每一个包括信号生成单元，该信号生成单元具有NMOS晶体管和第二反相器电路，电源电压连接至所述NMOS晶体管的栅极，所述第二反相器电路连接至所述NMOS晶体管的源极并且用以接收第二逻辑调整信号，所述第二逻辑调整信号是响应于所述复制字线激活信号而从所述逻辑门当中的前一逻辑门生成的并且具有和所述复制字线激活信号相同的极性。
6.如权利要求5所述的半导体存储器设备，其中所述多个信号生成单元是多级连接的。
7.如权利要求6所述的半导体存储器设备，
其中第三反相器电路连接在为所述多级连接的多个信号生成单元中的一个信号生成单元设置的NMOS晶体管的漏极和为不同于所述一个信号生成单元的另一个信号生成单元设置的第二反相器电路之间，以及
一PMOS晶体管连接至所述第三反相器电路的输入，该PMOS晶体管的源极连接至电源电压并且栅极通过所述复制字线激活信号激活。
CN2008100843011A 2007-03-15 2008-03-17 半导体存储器设备 Active CN101266830B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2007066701A JP4992494B2 (ja) 2007-03-15 2007-03-15 半導体記憶装置
JP2007-066701 2007-03-15

Publications (2)

Publication Number Publication Date
CN101266830A CN101266830A (zh) 2008-09-17
CN101266830B true CN101266830B (zh) 2012-10-10

Family

ID=39494604

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100843011A Active CN101266830B (zh) 2007-03-15 2008-03-17 半导体存储器设备

Country Status (5)

Country Link
US (1) US7593275B2 (zh)
EP (1) EP1970910B1 (zh)
JP (1) JP4992494B2 (zh)
KR (1) KR100947522B1 (zh)
CN (1) CN101266830B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646658B2 (en) * 2007-05-31 2010-01-12 Qualcomm Incorporated Memory device with delay tracking for improved timing margin
JP5328386B2 (ja) * 2009-01-15 2013-10-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置およびその動作方法
US20130201014A1 (en) * 2010-12-09 2013-08-08 Alexander Luchinskiy Method and Device for Indicating of the Turn-Intention of a Vehicle
JP5655555B2 (ja) 2010-12-27 2015-01-21 富士通セミコンダクター株式会社 メモリインターフェース回路、メモリインターフェース方法、および電子機器
US8811109B2 (en) 2012-02-27 2014-08-19 Qualcomm Incorporated Memory pre-decoder circuits employing pulse latch(es) for reducing memory access times, and related systems and methods
CN103219036A (zh) * 2012-12-21 2013-07-24 西安华芯半导体有限公司 一个可调整的静态随机存储器自定时电路
US10922465B2 (en) * 2018-09-27 2021-02-16 Arm Limited Multi-input logic circuitry

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392957B1 (en) * 2000-11-28 2002-05-21 Virage Logic Corporation Fast read/write cycle memory device having a self-timed read/write control circuit
CN1523608A (zh) * 2003-01-16 2004-08-25 松下电器产业株式会社 半导体存储器件
US20050207239A1 (en) * 2004-03-18 2005-09-22 Fujitsu Limited Semiconductor memory device and timing control method
US20050278594A1 (en) * 2004-06-15 2005-12-15 Osamu Hirabayashi Semiconductor memory device having ECC circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06188698A (ja) * 1992-12-16 1994-07-08 Sharp Corp 遅延回路およびこの遅延回路を用いた波形整形回路
GB2314709B (en) * 1996-06-24 2000-06-28 Hyundai Electronics Ind Skew logic circuit device
US6611465B2 (en) * 2000-02-02 2003-08-26 Broadcom Corporation Diffusion replica delay circuit
JP2001273777A (ja) * 2000-03-29 2001-10-05 Kawasaki Steel Corp 半導体メモリ
JP2002197868A (ja) * 2000-12-22 2002-07-12 Kawasaki Microelectronics Kk 半導体記憶装置
US6707331B1 (en) * 2002-07-19 2004-03-16 Xilinx, Inc. High speed one-shot circuit with optional correction for process shift
JP2005267774A (ja) * 2004-03-19 2005-09-29 Konica Minolta Photo Imaging Inc 記録プログラム
JP2006004463A (ja) * 2004-06-15 2006-01-05 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP4472449B2 (ja) * 2004-07-12 2010-06-02 富士通マイクロエレクトロニクス株式会社 半導体記憶装置および半導体記憶装置の制御方法
JP2007066701A (ja) 2005-08-31 2007-03-15 Optrex Corp 面発光装置および液晶表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6392957B1 (en) * 2000-11-28 2002-05-21 Virage Logic Corporation Fast read/write cycle memory device having a self-timed read/write control circuit
CN1523608A (zh) * 2003-01-16 2004-08-25 松下电器产业株式会社 半导体存储器件
US20050207239A1 (en) * 2004-03-18 2005-09-22 Fujitsu Limited Semiconductor memory device and timing control method
US20050278594A1 (en) * 2004-06-15 2005-12-15 Osamu Hirabayashi Semiconductor memory device having ECC circuit

Also Published As

Publication number Publication date
US7593275B2 (en) 2009-09-22
EP1970910A1 (en) 2008-09-17
JP4992494B2 (ja) 2012-08-08
KR100947522B1 (ko) 2010-03-12
KR20080084631A (ko) 2008-09-19
EP1970910B1 (en) 2011-06-08
JP2008226404A (ja) 2008-09-25
US20080225612A1 (en) 2008-09-18
CN101266830A (zh) 2008-09-17

Similar Documents

Publication Publication Date Title
CN101266830B (zh) 半导体存储器设备
KR20040063816A (ko) 글로벌 비트선쌍의 전위 진폭을 파셜스윙으로 제한한반도체 기억장치
US10830814B2 (en) Semiconductor device
US11995341B2 (en) Read/write switching circuit and memory
US6343041B1 (en) Semiconductor integrated circuit
JP2005339760A (ja) フラッシュメモリ装置のページバッファ及びこれを用いたデータプログラム方法
KR100391147B1 (ko) 멀티 파이프라인 구조를 가지는 고속 동기 반도체 메모리및 그의 동작방법
KR100512934B1 (ko) 반도체 메모리 장치
US7852694B2 (en) Semiconductor memory device for reducing precharge time
CN108962311B (zh) 一种顺序进入和退出低功耗状态的sram控制电路及方法
KR100403348B1 (ko) 계층적 구조를 갖는 비트라인 선택 회로
US11195576B2 (en) Robust adaptive method and circuit for controlling a timing window for enabling operation of sense amplifier
US5394354A (en) Semiconductor memory and its layout design
TW201521024A (zh) 半導體裝置及資料讀出方法
US5740121A (en) Synchronous-type memory
CN109920458B (zh) 地址解码器及包括其的半导体存储器件
JP3079025B2 (ja) シリアルアクセスメモリ制御回路
US6912175B2 (en) Semiconductor memory and method of controlling the same
JP2009099196A (ja) 半導体装置
US6917550B2 (en) Semiconductor memory device
JP4390583B2 (ja) 半導体記憶装置及びその製造方法
KR100532971B1 (ko) 메모리 장치용 데이타 출력 장치
CN108735258B (zh) 地址译码器电路
US6947343B2 (en) Semiconductor memory device
JPH10112183A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
ASS Succession or assignment of patent right

Owner name: FUJITSU MICROELECTRONICS CO., LTD.

Free format text: FORMER OWNER: FUJITSU LIMITED

Effective date: 20081024

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20081024

Address after: Tokyo, Japan, Japan

Applicant after: Fujitsu Microelectronics Ltd.

Address before: Kanagawa

Applicant before: Fujitsu Ltd.

C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SUOSI FUTURE CO., LTD.

Free format text: FORMER OWNER: FUJITSU SEMICONDUCTOR CO., LTD.

Effective date: 20150514

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20150514

Address after: Kanagawa

Patentee after: Co., Ltd. Suo Si future

Address before: Kanagawa

Patentee before: Fujitsu Semiconductor Co., Ltd.