JPH01238317A - 並列型エラーカウンタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 並列化して伝送されてくるエラーデータビットを簡易な
回路構成にて計数する並列型エラーカウンタ回路に関し
、 少ないＩＣ基本論理ゲート数で構成することが可能な並
列型エラーカウンタ回路を提供することを目的とし、 並列エラーデータのうちの一方だけに発生したエラービ
ットを計数するリングカウンタ型の片側エラー計数手段
と、並列エラーデータの両方に同時に発生したエラーを
計数するリングカウンタ型の同時エラー計数手段と、片
側エラー計数手段と同時エラー計数手段の各計数値の状
態を論理演算し、所定計数値以上の場合にアラームを発
生する論理手段とを備え構成する。

〔産業上の利用分野〕

本発明は、並列化して伝送されてくるエラーデータビッ
トを簡易な回路構成にて計数する並列型エラーカウンタ
回路に関する。

例えば、伝送装置等で処理されるデータや信号を伝送回
線を通じて伝送する場合、それまでの直列データから並
列データに変換して伝送するのが一般的である。

このように処理されるデータや信号は、一定の品質を維
持して伝送処理される必要があり、そのためにはエラー
発生状況を監視して一定以上のエラーが発生していれば
、再度送り直す等の対策を施す必要がある。

特に、伝送回線上を伝送する場合には、例えば外部から
混入する雑音等によりエラーが発生しやすく、この並列
データのエラービットを監視するエラーカウンタが付加
されており、かかるエラーカウンタはその装置の設置ス
ペース上の制限により、小型化されたものが要求される
。

〔従来の技術〕

第６図は従来例を説明するブロック図、第７図は従来例
におけるエラー計数組み合わせ状況を説明する図をそれ
ぞれ示す。

第６図に示す従来例は並列の第１のエラーデータ■と第
２のエラーデータ■との合計が１５ビット以上の時、ア
ラーム■を発生する並列型エラーカウンタ回路であり、
エラー検出が最も容易に調査出来るものの１つとして、
従来多く使用されている。

即ち、第６図の従来例はシフトレジスタ形の並列型エラ
ーカウンタ回路であり、符号１　（１）〜１（１５）は
第１のエラーデータ■を計数するシフトレジスタを構成
するＤ型フリップフロンプ回路（以下Ｄ−Ｆ、Ｆ回路と
称する）、 符号２（１）〜２（１５）は第２のエラーデータ■を計
数するシフトレジスタを構成するＤ−Ｆ。

Ｆ回路、 符号３　（１）〜３（１４）はＤ−Ｆ、Ｆ回路１（１）
〜１　　（１４）、２　（１）〜２（１４）内容正出力
を論理積する論理積回路（以下ＡＮＤ回路と称する）、 符号４はＡＮＤ回路３（１）〜３（１４）の出力及び最
終段のＤ−Ｆ、Ｆ回路１（１５）、２（１５）の正出力
を含めた１６人力を否定論理和する否定論理和回路（以
下ＮＯＲ回路と称する）、符号５及び６は第１のエラー
データ■及び第２のエラーデータ■のＤ−Ｆ、Ｆ回路１
　（１）〜１（１５）、２　（１）〜２（１５）に対す
るシフトタイミングを取る論理和回路（以下ＯＲ回路と
称する）からなっている。

尚、クロックＣＬＫは第１のエラーデータ■及び第２の
エラーデータ■をデータビット毎にシフトするための信
号であり、タイミング信号■は所定周期毎に発生する信
号で、これらは図示省略した内部の信号発生回路からの
信号をもとにして生成される。

第１のエラーデータ■と第２のエラーデータ■のエラー
の組み合わせは第７図に示す通り、エラービットが１５
ビット以上の組み合わせの場合、１６通りの組み合わせ
が考えられる。

即ち、第１のエラーデータ■のエラービットが１０″で
第２のエラーデータ■のエラービットが１５″の場合か
ら、第１のエラーデータ■のエラービットが“１５”で
第２のエラーデータ■のエラービットが０”の場合まで
の１６通りである。

ＡＮＤ回路３　（１）〜３（１４）は、第７図の組み合
わせの最初と最後を除いた１４通りの条件をＤ−Ｆ、Ｆ
回路１（１）〜１（１４）とＤ−Ｆ。

Ｆ回路２（１）〜２（１４）内容正出力を論理積してい
る。

即ち、第７図に示すようにＡＮＤ回路３　（１）はＤ−
Ｆ、Ｆ回路１　（１）とＤ−Ｆ、Ｆ回路２（１４）の正
出力を論理積し、ＡＮＤ回路３　（２）はＤ−Ｆ、Ｆ回
路１　（２）とＤ−Ｆ、Ｆ回路２（１３）の正出力を論
理積し、最後のＡＮＤ回路３（１４）はＤ−Ｆ、Ｆ回路
１（１４）とＤ−Ｆ、Ｆ回路２（１）の正出力を論理積
している。

ＮＯＲ回路４はこれらＡＮＤ回路３　（１）〜３（１４
）の出力と、Ｄ−Ｆ、Ｆ回路１（１５）とＤ−Ｆ、Ｆ回
路２（１５）の正出力とを否定論理和して、その結果が
“１”の場合は１５ビット以内のエラービットとして正
常とし、′０″の場合は１５ビット以上のエラービット
が発生しているとしてアラームを、図示省略している例
えば監視盤へ送出する。

〔発明が解決しようとする課題〕

上述のように並列型エラーカウンタ回路はその処理過程
を容易に把握出来ると言う特徴を有するが、カウント数
の２倍のＤ−Ｆ、Ｆ回路を必要とする。

このＤ−Ｆ、Ｆ回路は７ＩＣ基本論理ゲートを必要とし
、カウント数が増加（但し、２倍以内）するに伴い２Ｘ
７　ＩＣ基本論理ゲートずつ必要となる。

尚、第６図に示す従来例は２５３ＩＣ基本論理ゲートを
必要とする。

本発明は、少ないＩＣ基本論理ゲート数で構成すること
が可能な並列型エラーカウンタ回路を提供することを目
的とする。

〔課題を解決するための手段〕

第１図は本発明の詳細な説明するブロック図を示す。

第１図に示す本発明の原理ブロック図中の１０は並列エ
ラーデータのうちの一方だけに発生したエラービットを
計数するリングカウンタ型の片側エラー計数手段であり
、 ２０は並列エラーデータの両方に同時に発生したエラー
ビットを計数するリングカウンタ型の同時エラー計数手
段であり、 ３０は片側エラー計数手段１０と同時エラー計数手段２
０の各計数値の状態を論理演算して所定計数値以上の場
合にアラームを発生する論理手段であり、かかる手段を
具備することにより本問題点を解決するための手段とす
る。

〔作　用〕

第１のエラーデータの又は第２のエラーデータ■に単独
に発生するエラービットの計数は、片側エラー計数手段
１０で行い、第１のエラーデータ■と第２のエラーデー
タ■とが同時に発生するエラービットの計数は、同時エ
ラー計数手段２０で行い、片側エラー計数手段１０と同
時エラー計数手段２０との組み合わせを論理手段３０で
論理演算することにより、全体のエラーを計数するよう
に構成することで、ＩＣ基本論理ゲート数を大幅に削減
することが可能となる。

〔実施例〕

以下本発明の要旨を第２図〜第５図に示す実施例により
具体的に説明する。

第２図は本発明の詳細な説明するブロック図、第３図は
本発明の実施例における全体のタイムチャートを説明す
る図、第４図は本発明の実施例における計数手段のタイ
ムチャートを説明する図、第５図は本発明の実施例にお
けるエラー計数組み合わせ状況を説明する図をそれぞれ
示す。尚、全図を通じて同一符号は同一対象物を示す。

第２図に示す本発明の実施例はエラーカウント数が第６
図と同様に１５ビット以上の場合アラームとなる場合で
あり、 本実施例の構成は、第１図で説明した片側エラー計数手
段１０として、４つのＤＬＦ、Ｆ回路１０（１）〜１０
（４）と３つのＯＲ回路１１（１）〜１１（３）からな
るリングカウンタを形成する片側エラーカウンタ回路１
０ａ、 同時エラー計数手段２０として、同じく４つのＤ−Ｆ、
Ｆ回路２０（１）〜２０　（４）と３つのＯＲ回路２Ｈ
１）〜２１　（３）からなるリングカウンタを形成する
同時エラーカウンタ回路２０ａ、 論理手段３０として、９つのＮＡＮＤ回路３０（１）〜
３０　（８）　、　３１と１つのＪＫ−Ｆ、Ｆ回路３２
からなる論理部３０ａから構成した例である。

尚、本実施例の並列型エラーカウンタ回路は、上述の機
能ブロック１０ａ、２０ａ、３０ａの他に第１のエラー
データ■と第２のエラーデータ■を排他的否定論理和す
るＥＸ−ＮＯＲ回路４０と、２つのＯＲ回路５０．６０
と、タイミング信号■とリセット信号Ｒ３Ｔとを論理積
するＡＮＤ回路７０とを具備している。

第１のエラーデータ■と第２のエラーデータ■へ発生す
るエラービットの状況は、第３図に示す状態とする。

即ち、エラービットＥ７とＥ８．Ｅ９とＥｌｏ。

Ｅ１９とＥｇｏ、Ｅ２１とＥ２２．Ｅ２５とＥｇｏは、
同時に“Ｌ”に変化しているためＥＸ−ＮＯＲ回路４０
の出力は変化せず、片側エラーカウンタ回路１０ａは動
作しない。

一方この時、ＯＲ回路６０の入力は同時に“Ｌ”に変化
しているため、その出力に“Ｌ”への変化部分が出来、
同時エラーカウンタ回路２０ａがカウント動作を行う。

上記以外のエラービットはそれぞれ第１のエラーデータ
■と第２のエラーデータ■の一方だけで発生しているこ
とになるため、ＯＲ回路５０の出力が“Ｌ”に変化し、
片側エラーカウンタ回路１０ａのカウント動作を第３図
のように行う。

尚、片側エラーカウンタ回路１０ａと同時エラーカウン
タ回路２０ａの各Ｄ−Ｆ、Ｆ回路１０（１）〜１０（４
）　、　２０（１）〜２０　（３）の正出力の状態を（
１）〜（７）、Ｄ−Ｆ、Ｆ回路２０　（４）の負出力の
状態を（８）で表示すると、カウント動作した時のその
状態は第４図に示す通りとなる。

即ち、第４図（Ａ）は片側エラーカウンタ回路１０ａの
カウント動作状況であり、第４図（Ｂ）は同時エラーカ
ウンタ回路２０ａのカウント動作状況である。

又、上段に示す数値Ｏ〜１６はエラービット数であり、
符号（ａ）〜（１）は、片側エラーカウンタ回路１０ａ
と同時エラーカウンタ回路２０ａの各状態（１）〜（７
）をＮＡＮＤ回路３０（１）〜３０（８）にてＮＡＮＤ
した時の出力状態を示す。

更に、第５図は片側エラーカウンタ回路１０ａと同時エ
ラーカウンタ回路２０ａにおける各状態（１１〜（８）
を、ＮＡＮＤ回路３０　（１）〜３０（８）にてＮＡＮ
Ｄした時の出力（ａ）〜（ｉｌを全体のエラービット数
としてカウント子るために、ＮＡＮＤ回路３１でＮＡＮ
Ｄする時のエラーの組み合わせを示す。

即ち、出力（ａｌは同時エラーカウンタ回路２０ａだけ
で１５ビツト以上のエラーをカウントした時であり、出
力（１）は片側エラーカウンタ回路１０ａだけで１５ビ
ツト以上のエラーをカウントした時であり、出力（ｂ）
は同時エラーカウンタ回路２０ａで１４ビツト、片側エ
ラーカウンタ回路１０ａで１ビット以上をカウントした
時の状態である。

尚、第４図に示す出力（ａ）〜（１）はこの組み合わせ
に応じたエラービット数の状態へ付加表示したものであ
る。即ち、状態（２）がエラー数１ないし２で変化した
場合のＮＡＮＤは、ＮＡＮＤ回路３０（１）にて行う。

又、状態（８）が変化した場合は、Ｄ−Ｆ、Ｆ回路２０
（４）の負出力が直接ＮＡＮＤ回路３１へ送出される。

ＮＡＮＤ回路３０（１）〜３０　（８）は入力が全て“
Ｈ”の時“Ｌ”を出力し、一方ＮＡＮＤ回路３１は入力
が全て“Ｈ”の時“Ｌ”を出力し、入力のうち何れか１
が“Ｌ”であれば“Ｈ”を出力する。

次に、ＮＡＮＤ回路３１の出力が“Ｌ”から“Ｈ”にな
ると、ＪＫ−Ｆ、Ｆ回路３２の負出力が“Ｈ”からＬ”
になり、１５以上のエラービットの発生を図示省略した
監視盤等へ通知する。

上述のようにリングカウンタを基に並列エラーカウンタ
回路を構成した場合に必要とするＩＣ基本論理ゲートは
、１２１個である。従って、第６図で説明したシフトレ
ジスタを基にした場合の２５３個に対して約１／２のＩ
Ｃ基本論理ゲート数で構成することが可能となる。

〔発明の効果〕

以上のような本発明によれば、少数のＩＣ基本論理ゲー
ト数で構成することが出来る並列エラーカウンタ回路を
提供することが出来る。

【図面の簡単な説明】

第１図は本発明の詳細な説明するブロック図、第２図は
本発明の詳細な説明するブロック図、第３図は本発明の
実施例における全体のタイムチャートを説明する図、 第４図は本発明の実施例における計数手段のタイムチヤ
ードを説明する図、 第５図は本発明の実施例におけるエラー計数組み合わせ
状況を説明する図、 第６図は従来例を説明するブロック図、第７図は従来例
におけるエラー計数組み合わせ状況を説明する図、 をそれぞれ示す。 図において、 １（１）〜１　（１５）　、　２（１）〜２　（１５）
　、　１０　（１）〜１０（４）　、２０（１）〜２０
　（４）はＤ−Ｆ、Ｆ回路、 ３（１）〜３（１４）、７０はＡＮＤ回路、４はＮＯＲ
回路、 ５．６．ＩＨＩ）〜ｌＮ５）、２Ｈ１）〜２１　（３）
　、　５０　、６０はＯＲ回路、 １０は片側エラー計数手段、 １０ａは片側エラーカウンタ回路、 ２０は同時エラー計数手段、 ２０ａは同時エラーカウンタ回路、 ３０は論理手段、　　　３０ａは論理部、３０（１）〜
３０（８）、３１はＮＡＮＤＡＮＤ回路はＪＫ−Ｆ、Ｆ
回路、４０はＥＸ−ＮＯＲ回路、第１１１！ 第４図 第５図 第７図

Claims (1)

1. 【特許請求の範囲】 並列化されたエラーデータを計数する並列型エラーカウ
   ンタ回路であって、 並列エラーデータのうちの一方だけに発生したエラービ
   ットを計数するリングカウンタ型の片側エラー計数手段
   （１０）と、 前記並列エラーデータの両方に同時に発生したエラーを
   計数するリングカウンタ型の同時エラー計数手段（２０
   ）と、 前記片側エラー計数手段（１０）と同時エラー計数手段
   （２０）の各計数値の状態を論理演算し、所定計数値以
   上の場合にアラームを発生する論理手段（３０）とを備
   えることを特徴とする並列型エラーカウンタ回路。