JP2657473B2 - ハートビート衝突防止回路およびその方法 - Google Patents
ハートビート衝突防止回路およびその方法Info
- Publication number
- JP2657473B2 JP2657473B2 JP7019411A JP1941195A JP2657473B2 JP 2657473 B2 JP2657473 B2 JP 2657473B2 JP 7019411 A JP7019411 A JP 7019411A JP 1941195 A JP1941195 A JP 1941195A JP 2657473 B2 JP2657473 B2 JP 2657473B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- heartbeat
- output signal
- data
- edge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000002265 prevention Effects 0.000 title claims description 22
- 238000000034 method Methods 0.000 title claims description 10
- 230000005540 biological transmission Effects 0.000 claims description 38
- 238000003708 edge detection Methods 0.000 claims description 10
- 230000000630 rising effect Effects 0.000 claims description 2
- 230000001934 delay Effects 0.000 claims 1
- 230000007704 transition Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 7
- 101100028092 Drosophila melanogaster Or22a gene Proteins 0.000 description 5
- 101100028093 Drosophila melanogaster Or22b gene Proteins 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 4
- 101100172132 Mus musculus Eif3a gene Proteins 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/407—Bus networks with decentralised control
- H04L12/413—Bus networks with decentralised control with random access, e.g. carrier-sense multiple-access with collision detection [CSMA-CD]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
- H04L12/40—Bus networks
- H04L12/40006—Architecture of a communication node
- H04L12/40013—Details regarding a bus controller
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0278—Band edge detection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Small-Scale Networks (AREA)
- Computer And Data Communications (AREA)
Description
【０００１】
【産業上の利用分野】本発明はハートビート（Heartbea
t ）衝突防止回路およびその方法に関するもので、詳し
くは個別的なコンピュータステーション（computer sta
tion）がデータ通信システム（data communication sys
tem ）にネットワーク化されたとき、データ連結ライン
に対する各コンピュータステーションのアクセスを制御
して各コンピュータステーションのデータ伝送順位が公
正になるようにしたハートビート衝突防止回路および方
法に関するものである。
t ）衝突防止回路およびその方法に関するもので、詳し
くは個別的なコンピュータステーション（computer sta
tion）がデータ通信システム（data communication sys
tem ）にネットワーク化されたとき、データ連結ライン
に対する各コンピュータステーションのアクセスを制御
して各コンピュータステーションのデータ伝送順位が公
正になるようにしたハートビート衝突防止回路および方
法に関するものである。
【０００２】
【従来の技術】ＬＡＮのように複数のコンピュータまた
はワークステーションが互いに連結されステーション間
にデータを共有および交換するシステムにおいて、最も
重要な問題は２つ以上のステーションが同時にデータラ
インをアクセスしないように各ステーションを効率的に
制御することである。このために使用されるＣＳＭＡ
（Carrier Sense Multiple Access ）方式では、データ
ラインをまず占有するステーションが優先権を獲得して
他のステーションより優先的にデータを伝送することと
なる。しかし、データラインが他のステーションにより
占有されていないと判断した２つ以上のステーションが
同時にデータを伝送する場合は、データ間の衝突が発生
するので、通信の効率が低下する。したがって、前記の
ようなデータ間の衝突を防止するために、各ステーショ
ンに接続されているアダプタ回路に衝突防止回路が採用
される。
はワークステーションが互いに連結されステーション間
にデータを共有および交換するシステムにおいて、最も
重要な問題は２つ以上のステーションが同時にデータラ
インをアクセスしないように各ステーションを効率的に
制御することである。このために使用されるＣＳＭＡ
（Carrier Sense Multiple Access ）方式では、データ
ラインをまず占有するステーションが優先権を獲得して
他のステーションより優先的にデータを伝送することと
なる。しかし、データラインが他のステーションにより
占有されていないと判断した２つ以上のステーションが
同時にデータを伝送する場合は、データ間の衝突が発生
するので、通信の効率が低下する。したがって、前記の
ようなデータ間の衝突を防止するために、各ステーショ
ンに接続されているアダプタ回路に衝突防止回路が採用
される。
【０００３】図４は一般的なＣＳＭＡ方式によるデータ
通信ネットワークの一例を示すもので、独立的なステー
ション１〜４がディップ（dip ）スイッチ５が接続され
たアダプタ回路６を通じてデータラインとハートビート
信号ラインに並列で接続されている。ここで、各々のス
テーションには固有のアドレスが付与されており、デー
タが伝送される時点を表わすスロットタイム（slot tim
e ）は付与されたアドレスとハートビート信号に応じて
各ステーションに割当てられる。そして、各ステーショ
ンは自身のスロットタイムでだけデータを伝送し得る。
一方、ディップスイッチ５は各ステーションにアドレス
を付与する手段として使用される。
通信ネットワークの一例を示すもので、独立的なステー
ション１〜４がディップ（dip ）スイッチ５が接続され
たアダプタ回路６を通じてデータラインとハートビート
信号ラインに並列で接続されている。ここで、各々のス
テーションには固有のアドレスが付与されており、デー
タが伝送される時点を表わすスロットタイム（slot tim
e ）は付与されたアドレスとハートビート信号に応じて
各ステーションに割当てられる。そして、各ステーショ
ンは自身のスロットタイムでだけデータを伝送し得る。
一方、ディップスイッチ５は各ステーションにアドレス
を付与する手段として使用される。
【０００４】図５は図４のアダプタ回路６内に位置する
従来の技術による衝突防止回路２０のブロック図で、ハ
ートビート信号のエッジを検出するエッジ検出器２１
と、前記エッジ検出器２１の出力信号がロード信号とし
て入力され、８９５ＫＨｚの信号がクロック信号として
入力されるにつれてデータ（Ｄ０〜Ｄ１１）をカウント
する１２ビットカウンタ２２と、他のステーションが現
在データの伝送中であることを表わすキャリアデテクト
（carrier detect）信号がロード信号として入力され１
１２ＫＨｚの信号がクロック信号として入力されるにつ
れて入力データ（Ｄ０〜Ｄ３）をカウントする４ビット
カウンタ２３と、前記１２ビットカウンタ２２の出力信
号（Ｑ１１）がクロック信号として入力されるにつれて
反転出力信号（Ｑ）を帰還してラッチさせることにより
ハートビート信号を出力するＤフリップフロップ（D fl
ip-flop ）２４と、前記１２ビットカウンタ２２の出力
信号（Ｑ１１）がクロック信号として入力されるにつれ
てＡＮＤゲートＡＮ１の出力信号をラッチさせることに
より伝送イネーブル（transmit enable ）信号を出力す
るＤフリップフロップ２５と、マスタ選択信号（ＭＳＬ
Ｔ）を反転するインバータＩＮ１と、前記インバータＩ
Ｎ１で反転された信号と前記１２ビットカウンタ２２の
出力信号（Ｑ１１）をＮＡＮＤ演算して前記１２ビット
カウンタ２２をイネーブルさせるＮＡＮＤゲートＮＡ１
と、前記４ビットカウンタ２３の出力信号を反転して前
記４ビットカウンタ２３をイネーブルさせるインバータ
ＩＮ２と、前記４ビットカウンタ２３の出力信号とサー
ビス要求信号（service request）をＡＮＤ演算して前
記Ｄフリップフロップ２５に出力するＡＮＤゲートＡＮ
１とから構成されている。
従来の技術による衝突防止回路２０のブロック図で、ハ
ートビート信号のエッジを検出するエッジ検出器２１
と、前記エッジ検出器２１の出力信号がロード信号とし
て入力され、８９５ＫＨｚの信号がクロック信号として
入力されるにつれてデータ（Ｄ０〜Ｄ１１）をカウント
する１２ビットカウンタ２２と、他のステーションが現
在データの伝送中であることを表わすキャリアデテクト
（carrier detect）信号がロード信号として入力され１
１２ＫＨｚの信号がクロック信号として入力されるにつ
れて入力データ（Ｄ０〜Ｄ３）をカウントする４ビット
カウンタ２３と、前記１２ビットカウンタ２２の出力信
号（Ｑ１１）がクロック信号として入力されるにつれて
反転出力信号（Ｑ）を帰還してラッチさせることにより
ハートビート信号を出力するＤフリップフロップ（D fl
ip-flop ）２４と、前記１２ビットカウンタ２２の出力
信号（Ｑ１１）がクロック信号として入力されるにつれ
てＡＮＤゲートＡＮ１の出力信号をラッチさせることに
より伝送イネーブル（transmit enable ）信号を出力す
るＤフリップフロップ２５と、マスタ選択信号（ＭＳＬ
Ｔ）を反転するインバータＩＮ１と、前記インバータＩ
Ｎ１で反転された信号と前記１２ビットカウンタ２２の
出力信号（Ｑ１１）をＮＡＮＤ演算して前記１２ビット
カウンタ２２をイネーブルさせるＮＡＮＤゲートＮＡ１
と、前記４ビットカウンタ２３の出力信号を反転して前
記４ビットカウンタ２３をイネーブルさせるインバータ
ＩＮ２と、前記４ビットカウンタ２３の出力信号とサー
ビス要求信号（service request）をＡＮＤ演算して前
記Ｄフリップフロップ２５に出力するＡＮＤゲートＡＮ
１とから構成されている。
【０００５】このように構成された従来の技術によるハ
ートビート衝突防止回路の動作を添付図面に基づいて説
明すると次のようになる。
ートビート衝突防止回路の動作を添付図面に基づいて説
明すると次のようになる。
【０００６】データ送受信のためにマスタステーション
４がハートビート信号を発生すると、前記ハートビート
信号が各ステーションに接続されたアダプタ回路６に内
装されたハートビート衝突防止回路２０のエッジ検出器
２１に入力される。この際に、エッジ検出器２１はハー
トビート信号で遷移（“０”→“１”または“１”→
“０”）が発生するときごとに高電位信号を１２ビット
カウンタ２２に出力する。１２ビットカウンタ２２はク
ロック信号が“０”から“１”に遷移される場合、次の
動作をする。すなわちエッジ検出器２１からのロード入
力信号が“１”であると、前記１２ビートカウンタ２２
は入力データ（Ｄ０〜Ｄ１１）をロードし、ロード入力
信号が“０”でありイネーブル信号が“１”であると、
前記１２ビットカウンタ２２は計数を増加してカウント
し、ロード入力信号およびイネーブル入力信号がすべて
“０”であると、前記１２ビットカウンタ２２は変化し
ない。４ビットカウンタ２３も前記１２ビットカウンタ
２２のような方法で動作する。
４がハートビート信号を発生すると、前記ハートビート
信号が各ステーションに接続されたアダプタ回路６に内
装されたハートビート衝突防止回路２０のエッジ検出器
２１に入力される。この際に、エッジ検出器２１はハー
トビート信号で遷移（“０”→“１”または“１”→
“０”）が発生するときごとに高電位信号を１２ビット
カウンタ２２に出力する。１２ビットカウンタ２２はク
ロック信号が“０”から“１”に遷移される場合、次の
動作をする。すなわちエッジ検出器２１からのロード入
力信号が“１”であると、前記１２ビートカウンタ２２
は入力データ（Ｄ０〜Ｄ１１）をロードし、ロード入力
信号が“０”でありイネーブル信号が“１”であると、
前記１２ビットカウンタ２２は計数を増加してカウント
し、ロード入力信号およびイネーブル入力信号がすべて
“０”であると、前記１２ビットカウンタ２２は変化し
ない。４ビットカウンタ２３も前記１２ビットカウンタ
２２のような方法で動作する。
【０００７】４ビットカウンタ２３は、データの衝突を
防止するために、最終データの伝送が完了されてから一
定時間、次のデータの伝送が遅延（デレー）されるよう
にタイムアウト回路の役割をし、４ビットカウンタ２３
の出力信号（Ｑ３）はネットワークのデータラインがフ
リー（free）である場合、“１”を出力する。しかし、
他のステーションが現在データの伝送中を表わすキャリ
アデテクト信号がアクティブになるときごとに前記４ビ
ットカウンタ２３に“０”がロードされるとともに出力
信号（Ｑ３）が“０”とセッティングされ、データライ
ンがフリーでないことを表わす。前記キャリアデテクト
信号がイナクティブになると、前記４ビットカウンタ２
３はカウントを開始して８をカウントしてから出力端Ｑ
３の信号を“１”として出力して、インターフレームス
ペーシングタイム（interframe spacing time ）が経過
したので、データの伝送が可能であることを表わす。こ
こでインターフレームスペーシングタイムというのはフ
レーム単位で送信されるデータの伝送において、フレー
ムとフレーム間に必要な最小限の時間間隔を意味する。
インターフレームスペーシングタイムが終わる時点で出
力信号（Ｑ３）が“１”となると、インバータＩＮ２に
よりイネーブル入力は“０”となる。これにより、イン
ターフレームスペーシングタイムが経過した後には前記
４ビットカウンタ２３の値はそれ以上増加しない。
防止するために、最終データの伝送が完了されてから一
定時間、次のデータの伝送が遅延（デレー）されるよう
にタイムアウト回路の役割をし、４ビットカウンタ２３
の出力信号（Ｑ３）はネットワークのデータラインがフ
リー（free）である場合、“１”を出力する。しかし、
他のステーションが現在データの伝送中を表わすキャリ
アデテクト信号がアクティブになるときごとに前記４ビ
ットカウンタ２３に“０”がロードされるとともに出力
信号（Ｑ３）が“０”とセッティングされ、データライ
ンがフリーでないことを表わす。前記キャリアデテクト
信号がイナクティブになると、前記４ビットカウンタ２
３はカウントを開始して８をカウントしてから出力端Ｑ
３の信号を“１”として出力して、インターフレームス
ペーシングタイム（interframe spacing time ）が経過
したので、データの伝送が可能であることを表わす。こ
こでインターフレームスペーシングタイムというのはフ
レーム単位で送信されるデータの伝送において、フレー
ムとフレーム間に必要な最小限の時間間隔を意味する。
インターフレームスペーシングタイムが終わる時点で出
力信号（Ｑ３）が“１”となると、インバータＩＮ２に
よりイネーブル入力は“０”となる。これにより、イン
ターフレームスペーシングタイムが経過した後には前記
４ビットカウンタ２３の値はそれ以上増加しない。
【０００８】一方、１２ビットカウンタ２２はハートビ
ート信号により動作されて該当ステーションにスロット
タイムを割当てることになり、出力信号（Ｑ１１）が
“０”から“１”に遷移されると、該当ステーションの
スロットタイムが発生される。ハートビート信号の遷移
が発生されるときごとに、エッジ検出器２１が“１”を
出力して１２ビットカウンタ２２が入力データ（Ｄ０〜
Ｄ１１）をロードすることになる。ここで、前記入力デ
ータ（Ｄ０〜Ｄ１１）のうち（Ｄ０〜Ｄ１０）は各ステ
ーションアドレスの２進補数（binary complement ）で
あり、最上位ビット（Ｄ１１）“０”は初期の出力信号
（Ｑ１１）が“０”となるようにするためのものであ
る。次いで前記入力データのロードが完了されると、前
記１２ビットカウンタ２２はカウント動作を開始する。
この場合、出力信号（Ｑ１１）が“０”から“１”に変
換されるために必要なカウント回数はステーションアド
レスの３２倍となる。
ート信号により動作されて該当ステーションにスロット
タイムを割当てることになり、出力信号（Ｑ１１）が
“０”から“１”に遷移されると、該当ステーションの
スロットタイムが発生される。ハートビート信号の遷移
が発生されるときごとに、エッジ検出器２１が“１”を
出力して１２ビットカウンタ２２が入力データ（Ｄ０〜
Ｄ１１）をロードすることになる。ここで、前記入力デ
ータ（Ｄ０〜Ｄ１１）のうち（Ｄ０〜Ｄ１０）は各ステ
ーションアドレスの２進補数（binary complement ）で
あり、最上位ビット（Ｄ１１）“０”は初期の出力信号
（Ｑ１１）が“０”となるようにするためのものであ
る。次いで前記入力データのロードが完了されると、前
記１２ビットカウンタ２２はカウント動作を開始する。
この場合、出力信号（Ｑ１１）が“０”から“１”に変
換されるために必要なカウント回数はステーションアド
レスの３２倍となる。
【０００９】前記１２ビットカウンタ２２の出力信号
（Ｑ１１）が“１”となった以後の動作はそのステーシ
ョンがマスタであるかによって異なる。仮に、該当ステ
ーションがマスタでなければ、マスタ選択信号（ＭＳＬ
Ｔ）が“０”となりＮＡＮＤゲートＮＡ１は２つの入力
信号がすべて“１”であるので、“０”を出力して前記
１２ビットカウンタ２２のイネーブルに印加する。した
がって、前記１２ビットカウンタ２２はカウントを停止
する。
（Ｑ１１）が“１”となった以後の動作はそのステーシ
ョンがマスタであるかによって異なる。仮に、該当ステ
ーションがマスタでなければ、マスタ選択信号（ＭＳＬ
Ｔ）が“０”となりＮＡＮＤゲートＮＡ１は２つの入力
信号がすべて“１”であるので、“０”を出力して前記
１２ビットカウンタ２２のイネーブルに印加する。した
がって、前記１２ビットカウンタ２２はカウントを停止
する。
【００１０】反面、該当ステーションがマスタステーシ
ョンであると、マスタ選択信号は“１”となりイネーブ
ルに入力される信号が“１”となる。したがって、１２
ビットカウンタ２２はタイムアウト以後にもカウントし
続ける。すなわち、マスタステーションはタイムアウト
となってハートビート信号を受けることができないとき
にもハートビート信号を発生し続ける。
ョンであると、マスタ選択信号は“１”となりイネーブ
ルに入力される信号が“１”となる。したがって、１２
ビットカウンタ２２はタイムアウト以後にもカウントし
続ける。すなわち、マスタステーションはタイムアウト
となってハートビート信号を受けることができないとき
にもハートビート信号を発生し続ける。
【００１１】伝送イネーブル信号およびハートビート信
号はＤフリップフロップ２５，２６で発生される。１２
ビートカウンタ２２の出力信号Ｑ１１が“０”から
“１”に変換されると、つまり該当ステーションのスロ
ットタイムが発生されると、フリップフロップ２５が動
作する。この際にコントロールロジック（図示せず）か
ら該当ステーションデータを伝送する準備となったこと
を表わすサービス要求（survice request ）信号がアク
ティブになり４ビットカウンタ２３の出力信号（Ｑ３）
が“１”となってネットワークのデータラインがフリー
であることを表わすと、前記フリップフロップ２５の出
力信号である伝送イネーブル信号が“１”となる。仮
に、前記の２つの条件が満足されなければ、伝送イネー
ブル信号は次回スロットタイムが発生するときまで
“０”と維持される。伝送イネーブル信号は前記Ｄフリ
ップフロップ２５のフリーセット端にフィードバックさ
れ、一旦“１”となると、前記フリップフロップ２５に
入力される信号（Ｄ）にかかわらず“１”を維持し続け
る。そして、該当ステーションのデータ伝送が完了され
ると、コントロールロジックが伝送完了（transmit com
plete ）信号を前記フリップフロップ２５に印加して、
伝送イネーブル信号が“０”に還元されるように前記フ
リップフロップ２５をクリアさせる。以上のようにデー
タの伝送が完了されると、ネットワークのデータライン
がフリーとなり、各々のステーションは一定インターフ
レームスペーシングタイムの経過後に自身のスロットタ
イム間データラインをアクセスする。
号はＤフリップフロップ２５，２６で発生される。１２
ビートカウンタ２２の出力信号Ｑ１１が“０”から
“１”に変換されると、つまり該当ステーションのスロ
ットタイムが発生されると、フリップフロップ２５が動
作する。この際にコントロールロジック（図示せず）か
ら該当ステーションデータを伝送する準備となったこと
を表わすサービス要求（survice request ）信号がアク
ティブになり４ビットカウンタ２３の出力信号（Ｑ３）
が“１”となってネットワークのデータラインがフリー
であることを表わすと、前記フリップフロップ２５の出
力信号である伝送イネーブル信号が“１”となる。仮
に、前記の２つの条件が満足されなければ、伝送イネー
ブル信号は次回スロットタイムが発生するときまで
“０”と維持される。伝送イネーブル信号は前記Ｄフリ
ップフロップ２５のフリーセット端にフィードバックさ
れ、一旦“１”となると、前記フリップフロップ２５に
入力される信号（Ｄ）にかかわらず“１”を維持し続け
る。そして、該当ステーションのデータ伝送が完了され
ると、コントロールロジックが伝送完了（transmit com
plete ）信号を前記フリップフロップ２５に印加して、
伝送イネーブル信号が“０”に還元されるように前記フ
リップフロップ２５をクリアさせる。以上のようにデー
タの伝送が完了されると、ネットワークのデータライン
がフリーとなり、各々のステーションは一定インターフ
レームスペーシングタイムの経過後に自身のスロットタ
イム間データラインをアクセスする。
【００１２】一方、特定ステーションに優先権を付与す
る場合を説明すると、マスタステーションの場合にはフ
リップフロップ２４がハートビート信号を出力すること
になる。１２ビットカウンタ２２の出力信号（Ｑ１１）
が“０”から“１”に変わると、フリップフロップ２４
の出力信号（Ｑ）が“０”から“１”、または“１”か
ら“０”に状態を変化することとなる。これにより、フ
リップフロップ２４から出力されるハートビート信号の
遷移はマスタステーションのスロットタイムの発生と同
時に起こる。そして、マスタステーションでない場合に
はフリップフロップ２４は動作しない。
る場合を説明すると、マスタステーションの場合にはフ
リップフロップ２４がハートビート信号を出力すること
になる。１２ビットカウンタ２２の出力信号（Ｑ１１）
が“０”から“１”に変わると、フリップフロップ２４
の出力信号（Ｑ）が“０”から“１”、または“１”か
ら“０”に状態を変化することとなる。これにより、フ
リップフロップ２４から出力されるハートビート信号の
遷移はマスタステーションのスロットタイムの発生と同
時に起こる。そして、マスタステーションでない場合に
はフリップフロップ２４は動作しない。
【００１３】図６は図４のハートビート信号およびイン
ターフレームスペーシングタイムを考慮して各ステーシ
ョン１〜４にスロットタイムを割当てた例を示すもの
で、ハートビート信号はマスタステーション４により発
生される。まず、ハートビート信号の遷移はマスタステ
ーションのスロットタイムと一致することがわかる。ま
た、ステーション１〜３のタイムアウトはマスタステー
ションのタイムアウトより先に発生するが、これはタイ
ムアウトが一定時間間隔とステーションのアドレスによ
り決定されるためである。そして、マスタステーション
は最上位のステーションアドレスを有するので、マスタ
でないステーションはマスタステーションがハートビー
トのさらに他の遷移を発生する以前にすべてタイムアウ
トとならなければならない。
ターフレームスペーシングタイムを考慮して各ステーシ
ョン１〜４にスロットタイムを割当てた例を示すもの
で、ハートビート信号はマスタステーション４により発
生される。まず、ハートビート信号の遷移はマスタステ
ーションのスロットタイムと一致することがわかる。ま
た、ステーション１〜３のタイムアウトはマスタステー
ションのタイムアウトより先に発生するが、これはタイ
ムアウトが一定時間間隔とステーションのアドレスによ
り決定されるためである。そして、マスタステーション
は最上位のステーションアドレスを有するので、マスタ
でないステーションはマスタステーションがハートビー
トのさらに他の遷移を発生する以前にすべてタイムアウ
トとならなければならない。
【００１４】図６を詳細に説明すると、一段目のハート
ビートの遷移が発生すると、ステーション１〜４のアダ
プタ回路６の各カウンタがこの遷移により初期化されカ
ウント動作してから、各ステーションのアドレスによる
タイムアウト期間にタイムアウトされる。図６に示すよ
うに、各ステーションで、タイムアウトパルス波形の下
降エッジは各ステーションの伝送スロットタイム（Ｓ
Ｔ）を表わす。たとえば、ステーション２では、スロッ
トタイムがｔ２で発生し、ｔ２でフリップフロップ２５
がコントロールロジックからサービス要請信号を受け、
４ビットカウンタ２３がインターフレームスペーシング
タイムが満足されたという信号を発生すると、伝送イネ
ーブル信号を発生することとなる。図６において、デー
タ伝送完了（ＥＤＴ）はｔ１とｔ２間で発生され、次い
で発生されるインターフレームスペーシングタイム（Ｉ
ＦＳ）はｔ２とｔ３間で終了される。したがって、ステ
ーション２の１段目スロットタイム（ＳＴ）で伝送イネ
ーブル信号を出力するための２番目の条件であるインタ
ーフレームスペーシングタイムが満足されなかったの
で、前記ステーション２は次回のスロットタイムが発生
するｔ６まで待った後にだけデータを伝送できることに
なる。
ビートの遷移が発生すると、ステーション１〜４のアダ
プタ回路６の各カウンタがこの遷移により初期化されカ
ウント動作してから、各ステーションのアドレスによる
タイムアウト期間にタイムアウトされる。図６に示すよ
うに、各ステーションで、タイムアウトパルス波形の下
降エッジは各ステーションの伝送スロットタイム（Ｓ
Ｔ）を表わす。たとえば、ステーション２では、スロッ
トタイムがｔ２で発生し、ｔ２でフリップフロップ２５
がコントロールロジックからサービス要請信号を受け、
４ビットカウンタ２３がインターフレームスペーシング
タイムが満足されたという信号を発生すると、伝送イネ
ーブル信号を発生することとなる。図６において、デー
タ伝送完了（ＥＤＴ）はｔ１とｔ２間で発生され、次い
で発生されるインターフレームスペーシングタイム（Ｉ
ＦＳ）はｔ２とｔ３間で終了される。したがって、ステ
ーション２の１段目スロットタイム（ＳＴ）で伝送イネ
ーブル信号を出力するための２番目の条件であるインタ
ーフレームスペーシングタイムが満足されなかったの
で、前記ステーション２は次回のスロットタイムが発生
するｔ６まで待った後にだけデータを伝送できることに
なる。
【００１５】反面、ステーション３では１段目タイムア
ウトがｔ３で発生され、前記ステーション３はｔ３がイ
ンターフレームスペーシングタイム（ＩＦＳ）の外の領
域であるので、ｔ３でサービス要請信号がある場合にデ
ータを伝送できる。仮に、ステーション３が伝送すべき
データがなければ、サービス要請信号が“０”となり、
ｔ７で次回のスロットタイムが発生されるときまで待つ
ことになる。
ウトがｔ３で発生され、前記ステーション３はｔ３がイ
ンターフレームスペーシングタイム（ＩＦＳ）の外の領
域であるので、ｔ３でサービス要請信号がある場合にデ
ータを伝送できる。仮に、ステーション３が伝送すべき
データがなければ、サービス要請信号が“０”となり、
ｔ７で次回のスロットタイムが発生されるときまで待つ
ことになる。
【００１６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の回路では、各ステーションごとに固定された
スロット時間により優先順位が固定されるので、特定ス
テーションにだけ伝送優先権を与えて各ステーションが
公正にチャンネルをアクセスできなく、また、複数のス
テーションがネットワークに接続される場合、マスタス
テーションのハートビート信号の期間が長くなってデー
タの伝送と伝送との間の時間が長くなるので全体ネット
ワークの性能を低下させる問題点があった。
うな従来の回路では、各ステーションごとに固定された
スロット時間により優先順位が固定されるので、特定ス
テーションにだけ伝送優先権を与えて各ステーションが
公正にチャンネルをアクセスできなく、また、複数のス
テーションがネットワークに接続される場合、マスタス
テーションのハートビート信号の期間が長くなってデー
タの伝送と伝送との間の時間が長くなるので全体ネット
ワークの性能を低下させる問題点があった。
【００１７】したがって、本発明は、各ステーションご
とに割当てられたスロットタイムを該当ステーションに
固定させなく、各ステーションにローテーションさせる
ことにより各ステーションにデータ伝送の機会を均等に
付与するようにしたハートビート衝突防止回路および方
法を提供することにある。
とに割当てられたスロットタイムを該当ステーションに
固定させなく、各ステーションにローテーションさせる
ことにより各ステーションにデータ伝送の機会を均等に
付与するようにしたハートビート衝突防止回路および方
法を提供することにある。
【００１８】
【課題を解決するための手段】前記目的を達成するため
に、本発明は複数のステーションがデータを伝送するラ
インと、ハートビート信号を伝送するハートビートライ
ンで連結されたネットワークにおいて、クロック（ＣＬ
Ｋ）を所定時間遅延する第１遅延手段と、前記第１遅延
手段の出力信号とハートビート信号をＯＲ演算する論理
和手段と、前記論理和手段の出力信号からエッジを検出
するエッジ検出手段と、データ伝送の優先順位を決める
ＣＰＵデータをロードし、前記エッジ検出手段の出力信
号に応じてロードされた値をシフティングするシフトレ
ジスタと、前記エッジ検出手段の出力信号によりイネー
ブルされてクロック信号を所定時間遅延させる第２遅延
手段と、イネーブル信号に応じて前記第２遅延手段の出
力信号をＡＮＤ演算する論理積手段と、前記エッジ検出
手段の出力信号によりイネーブルされて前記論理積手段
の出力信号をカウンティングするスロットタイムカウン
タと、前記スロットタイムカウンタの出力信号と前記シ
フトレジスタの出力信号を論理演算してスロットタイム
を出力する信号演算手段と、前記信号演算手段の出力信
号と前記エッジ検出手段の出力信号を論理演算して前記
スロットタイムカウンタにリセット信号を出力するリセ
ット手段とを含む。
に、本発明は複数のステーションがデータを伝送するラ
インと、ハートビート信号を伝送するハートビートライ
ンで連結されたネットワークにおいて、クロック（ＣＬ
Ｋ）を所定時間遅延する第１遅延手段と、前記第１遅延
手段の出力信号とハートビート信号をＯＲ演算する論理
和手段と、前記論理和手段の出力信号からエッジを検出
するエッジ検出手段と、データ伝送の優先順位を決める
ＣＰＵデータをロードし、前記エッジ検出手段の出力信
号に応じてロードされた値をシフティングするシフトレ
ジスタと、前記エッジ検出手段の出力信号によりイネー
ブルされてクロック信号を所定時間遅延させる第２遅延
手段と、イネーブル信号に応じて前記第２遅延手段の出
力信号をＡＮＤ演算する論理積手段と、前記エッジ検出
手段の出力信号によりイネーブルされて前記論理積手段
の出力信号をカウンティングするスロットタイムカウン
タと、前記スロットタイムカウンタの出力信号と前記シ
フトレジスタの出力信号を論理演算してスロットタイム
を出力する信号演算手段と、前記信号演算手段の出力信
号と前記エッジ検出手段の出力信号を論理演算して前記
スロットタイムカウンタにリセット信号を出力するリセ
ット手段とを含む。
【００１９】また、前記目的を達成するために、本発明
は、複数のステーションがデータを伝送するデータライ
ンとハートビートを伝送するハートビートラインで連結
されているネットワークにおけるデータラインに対する
各ステーションのアクセスを制御する回路において、ハ
ートビート信号のエッジを検出する段階と、前記検出さ
れたハートビート信号のエッジによってロードされたＣ
ＰＵデータをシフトすることによりデータ伝送優先順位
をローテートさせる段階と、クロック信号をカウントし
た値とＣＰＵデータがシフトされた値を論理演算してス
ロットタイムを出力する段階と、前記スロットタイムが
ローとなるとき、データを伝送する段階とを含む。
は、複数のステーションがデータを伝送するデータライ
ンとハートビートを伝送するハートビートラインで連結
されているネットワークにおけるデータラインに対する
各ステーションのアクセスを制御する回路において、ハ
ートビート信号のエッジを検出する段階と、前記検出さ
れたハートビート信号のエッジによってロードされたＣ
ＰＵデータをシフトすることによりデータ伝送優先順位
をローテートさせる段階と、クロック信号をカウントし
た値とＣＰＵデータがシフトされた値を論理演算してス
ロットタイムを出力する段階と、前記スロットタイムが
ローとなるとき、データを伝送する段階とを含む。
【００２０】
【実施例】本発明によるハートビート衝突防止回路は図
１に示すように、クロック信号（ＣＬＫ）を所定時間遅
延させる遅延器３１と、前記遅延器３１の出力信号と入
力されるハートビート信号をＯＲ演算するＯＲゲートＯ
Ｒ１と、前記ＯＲゲートＯＲ１の出力信号からエッジを
検出するエッジ検出器３３と、ＣＰＵデータをロード信
号として入力し、前記エッジ検出器３３の出力信号に応
じてロードされた値をシフティングする４ビットのシフ
トレジスタ３４と、前記エッジ検出器３３の出力信号に
よりイネーブルされてクロック信号（ＣＬＫ）を所定時
間遅延させる遅延器３２と、前記遅延器３２の出力信号
とイネーブル信号（ＥＮ）をＡＮＤ演算するＡＮＤゲー
トＡＮ１１と、前記エッジ検出器３３の出力信号により
セットされて前記ＡＮＤゲートＡＮ１１の出力信号をカ
ウントする４ビットのスロットタイムカウンタ３５と、
前記スロットタイムカウンタ３５の出力信号（Ｑ０〜Ｑ
３）と前記シフトレジスタ３４の出力信号（Ｂ０〜Ｂ
３）をＡＮＤゲートＡＮ１２〜ＡＮ１５でそれぞれＡＮ
Ｄ演算した後、前記ＡＮＤゲートＡＮ１２〜ＡＮ１５の
出力信号をＯＲゲートＯＲ２でＯＲ演算する信号演算部
３６と、前記信号演算部３６の出力信号を反転させた
後、これを前記エッジ検出器３３の出力信号とＮＡＮＤ
演算して前記スロットタイムカウンタ３５にリセット信
号として出力するリセット部３７とから構成される。
１に示すように、クロック信号（ＣＬＫ）を所定時間遅
延させる遅延器３１と、前記遅延器３１の出力信号と入
力されるハートビート信号をＯＲ演算するＯＲゲートＯ
Ｒ１と、前記ＯＲゲートＯＲ１の出力信号からエッジを
検出するエッジ検出器３３と、ＣＰＵデータをロード信
号として入力し、前記エッジ検出器３３の出力信号に応
じてロードされた値をシフティングする４ビットのシフ
トレジスタ３４と、前記エッジ検出器３３の出力信号に
よりイネーブルされてクロック信号（ＣＬＫ）を所定時
間遅延させる遅延器３２と、前記遅延器３２の出力信号
とイネーブル信号（ＥＮ）をＡＮＤ演算するＡＮＤゲー
トＡＮ１１と、前記エッジ検出器３３の出力信号により
セットされて前記ＡＮＤゲートＡＮ１１の出力信号をカ
ウントする４ビットのスロットタイムカウンタ３５と、
前記スロットタイムカウンタ３５の出力信号（Ｑ０〜Ｑ
３）と前記シフトレジスタ３４の出力信号（Ｂ０〜Ｂ
３）をＡＮＤゲートＡＮ１２〜ＡＮ１５でそれぞれＡＮ
Ｄ演算した後、前記ＡＮＤゲートＡＮ１２〜ＡＮ１５の
出力信号をＯＲゲートＯＲ２でＯＲ演算する信号演算部
３６と、前記信号演算部３６の出力信号を反転させた
後、これを前記エッジ検出器３３の出力信号とＮＡＮＤ
演算して前記スロットタイムカウンタ３５にリセット信
号として出力するリセット部３７とから構成される。
【００２１】このように構成された本発明の動作および
作用効果を添付図面に基づいて詳細に説明すると次のよ
うになる。また、本発明では４つのステーションが接続
されたと仮定し、４ビットのスロットタイムカウンタ３
５および４ビットのシフトレジスタ３４を適用して説明
する。
作用効果を添付図面に基づいて詳細に説明すると次のよ
うになる。また、本発明では４つのステーションが接続
されたと仮定し、４ビットのスロットタイムカウンタ３
５および４ビットのシフトレジスタ３４を適用して説明
する。
【００２２】図４に示すように構成されたネットワーク
において、任意の１つのステーションが優先権を獲得し
てデータの伝送を完了すると、そのステーションから発
生されたハートビート信号が各ステーションに接続され
たアダプタ回路６に内装されたハートビート衝突回路３
０に入力される。次いで、ハートビート衝突防止回路３
０のＯＲゲートＯＲ１がクロック信号（ＣＬＫ）を遅延
した遅延器３１の出力信号と前記ハートビート信号をＯ
Ｒ演算して図２（Ａ）のような信号をエッジ検出器３３
に出力する。そして、前記エッジ検出器３３は前記ＯＲ
ゲートＯＲ１の出力信号から下降エッジが検出される
と、一定時間（９．６μｓ）低電位になった信号を図２
（Ｂ）のように発生して、遅延器３１，３２、シフトレ
ジスタ３４、リセット部およびスロットタイムカウンタ
３５に出力する。スロットタイムカウンタ３５は前記エ
ッジ検出器３３からの低電位の出力信号がセット信号と
して入力されるにつれて低電位時間（９．６μｓ）の間
動作しなくなるので、インターフレームスペーシングタ
イムが満足されるようにする。この際に、スロットタイ
ムカウンタ３５の出力信号（Ｑ０〜Ｑ３）はエッジ検出
器３３の出力信号が低電位（“０”）であるので、すべ
て“１”とセッティングされる。
において、任意の１つのステーションが優先権を獲得し
てデータの伝送を完了すると、そのステーションから発
生されたハートビート信号が各ステーションに接続され
たアダプタ回路６に内装されたハートビート衝突回路３
０に入力される。次いで、ハートビート衝突防止回路３
０のＯＲゲートＯＲ１がクロック信号（ＣＬＫ）を遅延
した遅延器３１の出力信号と前記ハートビート信号をＯ
Ｒ演算して図２（Ａ）のような信号をエッジ検出器３３
に出力する。そして、前記エッジ検出器３３は前記ＯＲ
ゲートＯＲ１の出力信号から下降エッジが検出される
と、一定時間（９．６μｓ）低電位になった信号を図２
（Ｂ）のように発生して、遅延器３１，３２、シフトレ
ジスタ３４、リセット部およびスロットタイムカウンタ
３５に出力する。スロットタイムカウンタ３５は前記エ
ッジ検出器３３からの低電位の出力信号がセット信号と
して入力されるにつれて低電位時間（９．６μｓ）の間
動作しなくなるので、インターフレームスペーシングタ
イムが満足されるようにする。この際に、スロットタイ
ムカウンタ３５の出力信号（Ｑ０〜Ｑ３）はエッジ検出
器３３の出力信号が低電位（“０”）であるので、すべ
て“１”とセッティングされる。
【００２３】前記のようにインターフレームスペーシン
グタイムが満足された後、ＡＮＤゲートＡＮ１１の一方
の端子にイネーブル信号（ＥＮ）が高電位として印加さ
れると、遅延器３２で遅延されたクロック信号（ＣＬ
Ｋ）がスロットタイムカウンタ３５に印加される。これ
により、前記スロットタイムカウンタ３５はＡＮＤゲー
トＡＮ１１から出力されるクロック信号の上昇エッジご
とにダウンカウンティング動作を遂行して図３のの真理
値表のような出力信号（Ｑ０〜Ｑ３）を発生させる。す
なわち、エッジ検出器３３からセット端子に印加される
信号が“０”であると、前記スロットタイムカウンタ３
５の出力信号（Ｑ０〜Ｑ３）はすべて“１”となり、次
いで前記セット端子およびリセット端子に印加される信
号がすべて“１”である状態で、ＡＮＤゲートＡＮ１１
からクロック信号が入力されると、前記スロットタイム
カウンタ３５がクロック信号をダウンカウントする。そ
して、リセット部３７からリセット端子に印加される信
号が“０”であると、前記スロットタイムカウンタ３５
の出力信号（Ｑ０〜Ｑ３）はすべて“０”となってリセ
ットされる。
グタイムが満足された後、ＡＮＤゲートＡＮ１１の一方
の端子にイネーブル信号（ＥＮ）が高電位として印加さ
れると、遅延器３２で遅延されたクロック信号（ＣＬ
Ｋ）がスロットタイムカウンタ３５に印加される。これ
により、前記スロットタイムカウンタ３５はＡＮＤゲー
トＡＮ１１から出力されるクロック信号の上昇エッジご
とにダウンカウンティング動作を遂行して図３のの真理
値表のような出力信号（Ｑ０〜Ｑ３）を発生させる。す
なわち、エッジ検出器３３からセット端子に印加される
信号が“０”であると、前記スロットタイムカウンタ３
５の出力信号（Ｑ０〜Ｑ３）はすべて“１”となり、次
いで前記セット端子およびリセット端子に印加される信
号がすべて“１”である状態で、ＡＮＤゲートＡＮ１１
からクロック信号が入力されると、前記スロットタイム
カウンタ３５がクロック信号をダウンカウントする。そ
して、リセット部３７からリセット端子に印加される信
号が“０”であると、前記スロットタイムカウンタ３５
の出力信号（Ｑ０〜Ｑ３）はすべて“０”となってリセ
ットされる。
【００２４】一方、ＣＰＵデータがシフトレジスタ３４
にロード信号として印加され、前記ＣＰＵデータは各ス
テーションの優先順位を決めるために各ステーションご
とにその値が異なるように定義されているので、図２
（Ｃ）から図２（Ｆ）のように各ステーションのスロッ
トタイムがハイとなる時間を異なるようにするもので、
その値は各ステーションの動作初期に１回ばかりロード
される。前記のようなＣＰＵデータをロード信号として
入力するシフトレジスタ３４はエッジ検出器３３から入
力される信号に応じて現在の値をシフトする。すなわ
ち、ハートビート信号が入力された前記エッジ検出器３
３の出力信号が“１”から“０”に遷移されるときごと
に前記シフトレジスタ３４はロードされたＣＰＵデータ
値を１ビットずつシフティングする。
にロード信号として印加され、前記ＣＰＵデータは各ス
テーションの優先順位を決めるために各ステーションご
とにその値が異なるように定義されているので、図２
（Ｃ）から図２（Ｆ）のように各ステーションのスロッ
トタイムがハイとなる時間を異なるようにするもので、
その値は各ステーションの動作初期に１回ばかりロード
される。前記のようなＣＰＵデータをロード信号として
入力するシフトレジスタ３４はエッジ検出器３３から入
力される信号に応じて現在の値をシフトする。すなわ
ち、ハートビート信号が入力された前記エッジ検出器３
３の出力信号が“１”から“０”に遷移されるときごと
に前記シフトレジスタ３４はロードされたＣＰＵデータ
値を１ビットずつシフティングする。
【００２５】次いで、前記シフトレジスタ３４の出力信
号（Ｂ０〜Ｂ３）が信号演算部３６のＡＮＤゲートＡＮ
１２〜ＡＮ１５の一方の端子にそれぞれ印加され、スロ
ットタイムカウンタ３５の出力信号（Ｑ０〜Ｑ３）が前
記ＡＮＤゲートＡＮ１２〜ＡＮ１５の他方の端子に印加
されると、ＡＮＤゲートＡＮ１２〜ＡＮ１５の出力信号
をＯＲ演算してスロットタイム（ＳＴ）を出力する。
号（Ｂ０〜Ｂ３）が信号演算部３６のＡＮＤゲートＡＮ
１２〜ＡＮ１５の一方の端子にそれぞれ印加され、スロ
ットタイムカウンタ３５の出力信号（Ｑ０〜Ｑ３）が前
記ＡＮＤゲートＡＮ１２〜ＡＮ１５の他方の端子に印加
されると、ＡＮＤゲートＡＮ１２〜ＡＮ１５の出力信号
をＯＲ演算してスロットタイム（ＳＴ）を出力する。
【００２６】この際に、スロットタイム（ＳＴ）が低電
位になったステーションは優先権を獲得し、伝送すべき
データがあると伝送動作を遂行し、伝送すべきデータが
なければその次にスロットタイム（ＳＴ）が低電位にな
ったステーションが優先権を獲得することとなる。そし
て、スロットタイム（ＳＴ）が低電位になったステーシ
ョンはリセット部３７がスロットタイムカウンタ３５を
リセットさせることにより、次のハートビート信号が入
力されるときまで待機することになる。すなわち、信号
演算部３６から出力される信号が低電位であると、前記
低電位の信号がリセット部３７のインバータＩＮ１１で
高電位に反転されてからＮＡＮＤゲートＮＡ１１の一方
の端子に入力され、前記ＮＡＮＤゲートＮＡ１１の他方
の端子には高電位のエッジ検出部３３の出力信号が印加
され、前記ＮＡＮＤゲートＮＡ１１が低電位の信号をリ
セット端に出力してスロットタイムカウンタ３５をクリ
アさせる。
位になったステーションは優先権を獲得し、伝送すべき
データがあると伝送動作を遂行し、伝送すべきデータが
なければその次にスロットタイム（ＳＴ）が低電位にな
ったステーションが優先権を獲得することとなる。そし
て、スロットタイム（ＳＴ）が低電位になったステーシ
ョンはリセット部３７がスロットタイムカウンタ３５を
リセットさせることにより、次のハートビート信号が入
力されるときまで待機することになる。すなわち、信号
演算部３６から出力される信号が低電位であると、前記
低電位の信号がリセット部３７のインバータＩＮ１１で
高電位に反転されてからＮＡＮＤゲートＮＡ１１の一方
の端子に入力され、前記ＮＡＮＤゲートＮＡ１１の他方
の端子には高電位のエッジ検出部３３の出力信号が印加
され、前記ＮＡＮＤゲートＮＡ１１が低電位の信号をリ
セット端に出力してスロットタイムカウンタ３５をクリ
アさせる。
【００２７】また、ネットワークに接続されたステーシ
ョンがすべてデータを伝送しなかった場合には遅延器３
１が動作してエッジ検出器３３に図２（Ａ）のような信
号を再び印加する。この際に、エッジ検出器３３がＯＲ
ゲートＯＲ１の出力信号から下降エッジを検出してから
所定時間が経過すると、スロットタイムカウンタ３５を
セットさせてダウンカウンティング動作を遂行する。そ
して、ＣＰＵデータをロード信号として入力したシフト
レジスタ３４が前記エッジ検出器３３の出力信号に応じ
てロードされたＣＰＵデータ値をシフトさせて信号演算
部３６に出力する。信号演算部３６は前記スロットタイ
ムカウンタ３５の出力信号（Ｑ０〜Ｑ３）とシフトレジ
スタ３４の出力信号（Ｂ０〜Ｂ３）を論理演算してスロ
ットタイム（ＳＴ）を出力する。これにより、スロット
タイム（ＳＴ）が低電位になるステーション（ＳＴ）が
伝送すべきデータがあるとこれの伝送動作を遂行するこ
とになる。
ョンがすべてデータを伝送しなかった場合には遅延器３
１が動作してエッジ検出器３３に図２（Ａ）のような信
号を再び印加する。この際に、エッジ検出器３３がＯＲ
ゲートＯＲ１の出力信号から下降エッジを検出してから
所定時間が経過すると、スロットタイムカウンタ３５を
セットさせてダウンカウンティング動作を遂行する。そ
して、ＣＰＵデータをロード信号として入力したシフト
レジスタ３４が前記エッジ検出器３３の出力信号に応じ
てロードされたＣＰＵデータ値をシフトさせて信号演算
部３６に出力する。信号演算部３６は前記スロットタイ
ムカウンタ３５の出力信号（Ｑ０〜Ｑ３）とシフトレジ
スタ３４の出力信号（Ｂ０〜Ｂ３）を論理演算してスロ
ットタイム（ＳＴ）を出力する。これにより、スロット
タイム（ＳＴ）が低電位になるステーション（ＳＴ）が
伝送すべきデータがあるとこれの伝送動作を遂行するこ
とになる。
【００２８】前記のような動作を反復するにつれて、各
ステーションのスロットタイム（ＳＴ）は、図２（Ｃ）
〜図２（Ｆ）に示されるように、１段目のハートビート
ではデータ伝送優先順位がステーション１、２、３、４
の順になり、２番目のハートビートではステーション
４、１、２、３、そして３番目のハートビートではステ
ーション３、４、１、２の順になる。
ステーションのスロットタイム（ＳＴ）は、図２（Ｃ）
〜図２（Ｆ）に示されるように、１段目のハートビート
ではデータ伝送優先順位がステーション１、２、３、４
の順になり、２番目のハートビートではステーション
４、１、２、３、そして３番目のハートビートではステ
ーション３、４、１、２の順になる。
【００２９】
【発明の効果】以上に説明したように、本発明は、コン
ピュータステーションがネットワーク化されているシス
テムで特定ステーションがデータ伝送の優先順位を有し
データラインを占有し続けることを排除し、各ステーシ
ョンにデータ伝送優先順位をローテーションさせて、各
ステーションにデータ伝送機会を均等に与えることによ
り、伝送効率を向上させ得る効果がある。
ピュータステーションがネットワーク化されているシス
テムで特定ステーションがデータ伝送の優先順位を有し
データラインを占有し続けることを排除し、各ステーシ
ョンにデータ伝送優先順位をローテーションさせて、各
ステーションにデータ伝送機会を均等に与えることによ
り、伝送効率を向上させ得る効果がある。
【図１】本発明によるハートビート衝突防止回路のブロ
ック図である。
ック図である。
【図２】図１において、各ステーションにスロットタイ
ムを割当てた例を示す図である。
ムを割当てた例を示す図である。
【図３】図１において、カウンタの真理値を示す図であ
る。
る。
【図４】一般的なＣＳＭＡ方式によるネットワークの構
成図である。
成図である。
【図５】従来の技術によるハートビート衝突防止回路の
ブロック図である。
ブロック図である。
【図６】図５において、各ステーションにスロットタイ
ムを割当てた例を示す図である。
ムを割当てた例を示す図である。
１〜４ ステーション ５ ディップスイッチ ６ アダプタ回路 ２０ 衝突防止回路 ２１ エッジ検出器 ２２ １２ビットカウンタ ２３ ４ビットカウンタ ２４，２５ Ｄフリップフロップ ３０ ハートビート衝突防止回路 ３１ 遅延器 ３２ 遅延器 ３３ エッジ検出器 ３４ ４ビットシフトレジスタ ３５ スロットタイムカウンタ ３６ 信号演算部 ３７ リセット部 ＯＲ１ ＯＲゲート ＩＮ１，ＩＮ２ インバータ ＮＡ１ ＮＡＮＤゲート ＡＮ１ ＡＮＤゲート ＡＮ１１〜ＡＮ１５ ＡＮＤゲート
Claims (14)
- 【請求項１】 複数のステーションがデータを伝送する
ラインと、ハートビート信号を伝送するハートビートラ
インで連結されたネットワークにおいて、 クロック（ＣＬＫ）を所定時間遅延する第１遅延手段
と、 前記第１遅延手段の出力信号とハートビート信号をＯＲ
演算する論理和手段と、 前記論理和手段の出力信号からエッジを検出するエッジ
検出手段と、 データ伝送の優先順位を決めるＣＰＵデータをロード
し、前記エッジ検出手段の出力信号に応じてロードされ
た値をシフティングするシフトレジスタと、 前記エッジ検出手段の出力信号によりイネーブルされて
クロック信号を所定時間遅延させる第２遅延手段と、 イネーブル信号に応じて前記第２遅延手段の出力信号を
ＡＮＤ演算する論理積手段と、 前記エッジ検出手段の出力信号によりイネーブルされて
前記論理積手段の出力信号をカウンティングするスロッ
トタイムカウンタと、 前記スロットタイムカウンタの出力信号と前記シフトレ
ジスタの出力信号を論理演算してスロットタイムを出力
する信号演算手段と、 前記信号演算手段の出力信号と前記エッジ検出手段の出
力信号を論理演算して前記スロットタイムカウンタにリ
セット信号を出力するリセット手段とを含むことを特徴
とする、ハートビート衝突防止回路。 - 【請求項２】 前記第１遅延手段は、データの伝送完了
後、追加伝送すべきデータが残っていると、クロック信
号を前記論理和手段に出力することを特徴とする、請求
項１に記載のハートビート衝突防止回路。 - 【請求項３】 前記シフトレジスタは、エッジ検出手段
の出力信号から上昇エッジまたは下降エッジが検出され
るときだけロードされたＣＰＵデータ値を“１”ビット
ずつシフトさせることを特徴とする、請求項１に記載の
ハートビート衝突防止回路。 - 【請求項４】 前記論理積手段は、エッジ検出手段がエ
ッジを検出してから所定の時間が経過した後、イネーブ
ル信号に応じて第２遅延手段の出力信号をスロットタイ
ムカウンタに出力することを特徴とする、請求項１に記
載のハートビート衝突防止回路。 - 【請求項５】 前記信号演算手段はスロットタイムカウ
ンタの出力信号とシフトレジスタの出力信号をそれぞれ
ＡＮＤ演算する複数の論理積手段と、前記複数の論理積
手段の出力信号をＯＲ演算してスロットタイムを出力す
る論理和手段とを含むことを特徴とする、請求項１に記
載のハートビート衝突防止回路。 - 【請求項６】 前記シフトレジスタはネットワークに接
続されたステーションの数だけのビット数を有すること
を特徴とする、請求項１に記載のハートビート衝突防止
回路。 - 【請求項７】 前記スロットカウンタはネットワークに
接続されたステーションの数だけのビット数を有するこ
とを特徴とする、請求項１に記載のハートビート衝突防
止回路。 - 【請求項８】 前記スロットタイムカウンタはエッジ検
出手段の出力信号によりセットされてクロック信号をカ
ウントダウンすることを特徴とする、請求項１に記載の
ハートビート衝突防止回路。 - 【請求項９】 前記エッジ検出手段はハートビート信号
のエッジが検出された後、所定時間ロー信号を出力する
ことを特徴とする、請求項１に記載のハートビート衝突
防止回路。 - 【請求項１０】 前記所定時間は、データ伝送時、デー
タとデータの最小必要時間であるインターフレームスペ
ーシングタイムを満足する時間であることを特徴とす
る、請求項９に記載のハートビート衝突防止回路。 - 【請求項１１】 前記複数の論理積手段はネットワーク
に接続されたステーションの数だけのビット数を有する
ことを特徴とする、請求項５に記載のハートビート衝突
防止回路。 - 【請求項１２】 複数のステーションがデータを伝送す
るデータラインとハートビートを伝送するハートビート
ラインで連結されているネットワークにおけるデータラ
インに対する各ステーションのアクセスを制御する回路
において、 ハートビート信号のエッジを検出する段階と、 前記検出されたハートビート信号のエッジによってロー
ドされたＣＰＵデータをシフトすることによりデータ伝
送優先順位をローテートさせる段階と、 クロック信号をカウントした値とＣＰＵデータがシフト
された値を論理演算してスロットタイムを出力する段階
と、 前記スロットタイムがローとなるとき、データを伝送す
る段階とを含むことを特徴とする、ハートビート衝突防
止方法。 - 【請求項１３】 前記ＣＰＵデータは各ステーションご
とにその値が異なるように付与されることによりデータ
伝送の優先順位が調整されることを特徴とする、請求項
１２に記載のハートビート衝突防止方法。 - 【請求項１４】 前記ハートビート信号のエッジを検出
する段階は、前記ハートビート信号のエッジが検出され
ると、所定時間ローを出力してインターフレームスペー
シングタイムが満足されるようにすることを特徴とす
る、請求項１２に記載のハートビート衝突防止方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940007860A KR970011838B1 (ko) | 1994-04-14 | 1994-04-14 | 전송 시스템의 우선 순위 할당 회로 및 그 방법 |
| KR94P7860 | 1994-04-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297846A JPH07297846A (ja) | 1995-11-10 |
| JP2657473B2 true JP2657473B2 (ja) | 1997-09-24 |
Family
ID=19381065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7019411A Expired - Fee Related JP2657473B2 (ja) | 1994-04-14 | 1995-02-07 | ハートビート衝突防止回路およびその方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5579315A (ja) |
| JP (1) | JP2657473B2 (ja) |
| KR (1) | KR970011838B1 (ja) |
| DE (1) | DE19502114B4 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1091588A (ja) * | 1996-09-13 | 1998-04-10 | Nec Ic Microcomput Syst Ltd | データ転送装置 |
| KR100430648B1 (ko) * | 2001-10-19 | 2004-05-10 | 안순신 | 전송예약 기법을 이용한 이더넷 망의 프레임 전송방법 |
| US20050193257A1 (en) * | 2004-02-06 | 2005-09-01 | Matsushita Avionics Systems Corporation | System and method for improving network reliability |
| US8402268B2 (en) | 2009-06-11 | 2013-03-19 | Panasonic Avionics Corporation | System and method for providing security aboard a moving platform |
| DE102010012591B4 (de) * | 2010-03-23 | 2012-04-26 | Lufthansa Technik Ag | Kameraeinheit insbesondere für Überwachung in einem Transportmittel |
| WO2012034111A1 (en) | 2010-09-10 | 2012-03-15 | Panasonic Avionics Corporation | Integrated user interface system and method |
| CA2841685C (en) | 2013-03-15 | 2021-05-18 | Panasonic Avionics Corporation | System and method for providing multi-mode wireless data distribution |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4156112A (en) * | 1977-12-07 | 1979-05-22 | Control Junctions, Inc. | Control system using time division multiplexing |
| US4320502A (en) * | 1978-02-22 | 1982-03-16 | International Business Machines Corp. | Distributed priority resolution system |
| US4656627A (en) * | 1984-11-21 | 1987-04-07 | At&T Company | Multiphase packet switching system |
| US4860006A (en) * | 1986-06-05 | 1989-08-22 | Michael Barall | Heartbeat collision avoidance method and circuit |
| JP3023029B2 (ja) * | 1992-02-06 | 2000-03-21 | 三菱電機株式会社 | シェルフ構成におけるカード間通信方式 |
-
1994
- 1994-04-14 KR KR1019940007860A patent/KR970011838B1/ko not_active IP Right Cessation
-
1995
- 1995-01-06 US US08/369,457 patent/US5579315A/en not_active Expired - Lifetime
- 1995-01-24 DE DE19502114A patent/DE19502114B4/de not_active Expired - Fee Related
- 1995-02-07 JP JP7019411A patent/JP2657473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950030557A (ko) | 1995-11-24 |
| US5579315A (en) | 1996-11-26 |
| DE19502114B4 (de) | 2004-05-06 |
| JPH07297846A (ja) | 1995-11-10 |
| KR970011838B1 (ko) | 1997-07-16 |
| DE19502114A1 (de) | 1995-10-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6246256B1 (en) | Quantized queue length arbiter | |
| US6460107B1 (en) | Integrated real-time performance monitoring facility | |
| US4458314A (en) | Circuitry for allocating access to a demand shared bus | |
| US4373183A (en) | Bus interface units sharing a common bus using distributed control for allocation of the bus | |
| US4835728A (en) | Deterministic clock control apparatus for a data processing system | |
| US6889276B2 (en) | Priority mechanism for scheduling isochronous and asynchronous transactions on a shared bus | |
| JPH0594409A (ja) | バス調停システム | |
| JP2657473B2 (ja) | ハートビート衝突防止回路およびその方法 | |
| US4736394A (en) | Interface circuit for transmitting and receiving data | |
| US6323755B1 (en) | Dynamic bus locking in a cross bar switch | |
| US4571675A (en) | Microprocessor device with integrated auto-loaded timer | |
| JPH1127153A (ja) | Ｐｐｍ方式を採用する変調回路、復調回路及び変復調回路システム | |
| US5548270A (en) | Bit sequential type parallel comparator | |
| JPH11509658A (ja) | 拡張されたチップ選択リセット装置および方法 | |
| US5561674A (en) | Synchronous counter and method for propagation carry of the same | |
| JPH03174643A (ja) | 直列データ母線用アプリケーシヨン特有集積回路 | |
| CA1187616A (en) | Single chip microcomputer | |
| JPH02244844A (ja) | 通信ネットワーク局のための送受信同期化装置 | |
| WO1998052128A1 (en) | Window mechanism for information transfer control for pci bus | |
| JP2697420B2 (ja) | データ書込み装置 | |
| KR940010136B1 (ko) | 라운드 로빈방식의 시리얼버스 통신시스템의 버스점유신호 발생회로 | |
| JP3116679B2 (ja) | 並列直列変換方法及び並列直列変換回路 | |
| JP3588966B2 (ja) | 情報処理システム | |
| JP4174213B2 (ja) | 制御回路 | |
| KR940001432B1 (ko) | Td-버스를 통한 주변장치 액세스 방법 및 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970422 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |