DE19502114A1

DE19502114A1 - Schaltung und Verfahren zur Vermeidung von Haupttakt-Kollisionen

Info

Publication number: DE19502114A1
Application number: DE19502114A
Authority: DE
Inventors: Hyung Lyul Lyu; Dong Hoon Lee
Original assignee: Goldstar Electron Co Ltd
Current assignee: MagnaChip Semiconductor Ltd
Priority date: 1994-04-14
Filing date: 1995-01-24
Publication date: 1995-10-26
Anticipated expiration: 2015-01-25
Also published as: KR950030557A; KR970011838B1; JPH07297846A; DE19502114B4; US5579315A; JP2657473B2

Description

Hintergrund der Erfindung Bereich der Erfindung

Die vorliegende Erfindung bezieht sich allgemein auf die Vermeidung einer Haupttakt-Kollision und besonders auf eine Schaltung und ein Verfahren zur Vermeidung von Haupt takt-Kollisionen, bei denen Zugriffe von Computerstationen auf eine Datenleitung in einem Datenkommunikationssystem, in dem die Computerstationen vernetzt sind, so gesteuert werden, daß die Computerstationen bei der Reihenfolge der Datenübertragung fair sein können.

Beschreibung des Stands der Technik

Im allgemeinen ist es in einem System wie einem loka len Netzwerk (LAN), in dem viele Computer oder Arbeitssta tionen miteinander verbunden sind, um Daten untereinander zu teilen und auszutauschen, sehr wichtig, die Stationen effizient zu steuern, so daß zwei oder mehrere Stationen nicht gleichzeitigen Zugriff auf eine Datenleitung erhalten können. Es wurde eine Art und Weise des Mehrfachzugriffs mit Leitungsabfrage vorgeschlagen (im folgenden als CSMA bezeichnet), bei der die erste die Datenleitung belegende Station eine Priorität erlangt, um so die Daten vor anderen zu übertragen. Wenn jedoch bei CSMA zwei oder mehrere der Arbeitsstationen feststellen, daß die Datenleitung nicht durch andere Stationen belegt ist und dann die Daten gleichzeitig übertragen, tritt eine Datenkollision auf, was zu einer Verschlechterung der Kommunikationseffizienz führt. Um eine derartige Datenkollision zu verhindern, arbeitet in jeder der jeweils mit den Stationen verbundenen Adapterschaltungen eine Schaltung zur Verhinderung von Haupttakt-Kollisionen.

In Fig. 1 ist ein Beispiel eines Datenkommunikations netzwerks gezeigt, in dem CSMA angewendet wird. Wie in dieser Zeichnung gezeigt sind vier einzelne Stationen 1-4 jeweils über Adapterschaltungen 6 parallel mit Daten- und Haupttakt-Signalleitungen verbunden. Mit den Adapterschal tungen 6 sind jeweils DIP-Schalter verbunden. Den Stationen 1-4 werden jeweils zugehörige Adressen zugeordnet. Jeder der Stationen 1 bis 4 wird gemäß der zugeordneten Adresse und einem Haupttaktsignal ein Zeitfenster zugeordnet, das einen Datenübertragungszeitpunkt anzeigt, so daß jede der Stationen 1-4 die Daten für ihr Zeitfenster übertragen kann. Die DIP-Schalter 5 werden so eingestellt, daß sie den entsprechenden Stationen 1-4 jeweils die Adressen zuweisen.

In Fig. 2 ist ein Blockdiagramm einer herkömmlichen Schaltung zur Vermeidung von Haupttakt-Kollisionen 20 gezeigt, die sich in jeder der Adapterschaltungen 6 in Fig. 1 befindet. Wie in dieser Zeichnung gezeigt umfaßt die herkömmliche Schaltung zur Vermeidung von Haupttakt-Kolli sionen 20 einen Flankendetektor 21 zum Detektieren einer Flanke eines eingegebenen Haupttaktsignals, einen 12-Bit- Zähler 22 zum Eingeben eines Ausgangssignals vom Flanken detektor 21 als dessen Ladesignal und eines Signals mit 895 kHz als sein Taktsignal und zum Zählen eingegebener Daten D0-D11 als Reaktion auf die eingegebenen Signale, und einen 4-Bit Zähler 23 zum Eingeben eines Träger-Erkennungssignals als sein Ladesignal und eines Signals mit 112 kHz als sein Taktsignal und zum Zählen von eingegebenen Daten D0-D3 als Reaktion auf die eingegebenen Signale. Das Träger-Erken nungssignal zeigt an, daß eine andere Station gerade Daten überträgt.

Die herkömmliche Schaltung zur Vermeidung von Haupt takt-Kollisionen 20 umfaßt auch ein D-Flipflop 24 zum Ein geben eines Ausgangssignals Q11 vom 12-Bit Zähler 22 als sein Taktsignal, welches sein invertiertes Ausgangssignal /Q als Reaktion auf das eingegebene Signal speichert und das gespeicherte Signal als ein Haupttaktsignal ausgibt, ein D-Flipflop 25 zum Eingeben des Ausgangssignals Q11 vom 12-Bit-Zähler 22 als sein Taktsignal, welches als Reaktion auf das eingegebene Signal ein Ausgangssignal vom UND- Gatter AN1 speichert und das gespeicherte Signal als ein Übertragungs-Freigabesignal ausgibt, einen Inverter IN1 zum Invertieren eines Master-Auswahlsignals MSLT, ein NAND- Gatter NA1 zum VerNANDen eines Ausgangssignals vom Inverter IN1 und des Ausgangssignals Q11 vom 12-Bit Zähler 22 und zum Ausgeben des resultierenden Signals als ein Freigabe signal an den 12-Bit Zähler 22, und einen Inverter IN2 zum Invertieren eines Ausgangssignals Q3 vom 4-Bit Zähler 23 und zum Ausgeben des invertierten Signals als ein Freigabe signal an den 4-Bit Zähler 23. Das UND-Gatter AN1 ist da rauf ausgelegt, das Ausgangssignal Q3 vom 4-Bit Zähler 23 und ein Service-Anforderungssignal zu VerUNDen und das resultierende Signal an das D-Flipflop 25 auszugeben.

Der Betrieb der herkömmlichen Schaltung zur Vermeidung von Haupttakt-Kollisionen 20 mit dem oben beschriebenen Aufbau wird im folgenden beschrieben.

Wenn das Haupttaktsignal von einer Hauptstation, zum Beispiel der Station 4, für die Übertragung und den Empfang von Daten erzeugt wird, wird es an den Flankendetektor 21 in der Schaltung zur Vermeidung von Haupttakt-Kollisionen 20 angelegt, die sich in der mit jeder Station verbundenen Adapterschaltung 6 befindet. Zu diesem Zeitpunkt, immer wenn das eingegebene Haupttaktsignal von logisch "0" auf "1" und umgekehrt geht, gibt der Flankendetektor 21 ein logisches high Signal als das Ladesignal an den 12-Bit Zähler 22 aus. Der 12-Bit Zähler 22 führt die folgende Operation aus, wenn sein Taktsignal von logisch "0" auf "1" geht. Wenn das Ladesignal vom Flankendetektor 21 logisch "1" ist, lädt der 12-Bit Zähler 22 die Eingangsdaten D0- D11. Falls das Ladesignal vom Flankendetektor 21 logisch "0" ist und das Freigabesignal vom NAND-Gatter NA1 logisch "1" ist, erhöht der 12-Bit Zähler 22 seinen Zählerstand. Wenn sowohl das Ladesignal vom Flankendetektor 21 als auch das Freigabesignal vom NAND-Gatter NA1 logisch "0" sind, hat der 12-Bit Zähler keine Änderung in seinem Betrieb.

Der 4-Bit Zähler 23 wird entsprechend auf dieselbe Art und Weise wie der 12-Bit Zähler 22 betrieben.

Der 4-Bit Zähler 23 arbeitet als Timeout-Schaltung, welche die Übertragung der nachfolgenden Daten um eine vorherbestimmte Zeitspanne nach Vollendung der Übertragung der letzten Daten verzögert, um die Datenkollision zu ver hindern. Das Ausgangssignal Q3 vom 4-Bit Zähler 23 wird logisch "1", wenn die Datenleitung des Netzwerks frei ist. Andererseits wird immer dann, wenn das Trägererkennungs signal, das anzeigt, daß gerade eine andere Station bei der Übertragung von Daten ist, aktiv gemacht wird, in den 4-Bit Zähler 23 logisch "0" geladen und das Ausgangssignal Q3 des 4-Bit Zählers 23 wird so auf logisch "0" gesetzt, um anzu zeigen daß die Datenleitung nicht frei ist. Falls das Trägererkennungssignal inaktiv gemacht wird, startet der 4- Bit Zähler 23 den Zählvorgang. Das Ausgangssignal Q3 vom 4- Bit Zähler 23 wird logisch "1", wenn sein Zählerstand "8" wird. Das Ausgangssignal logisch "1" vom 4-Bit Zähler 23 zeigt an, daß die Datenübertragung wegen eines Ablaufs eines Zeitabstands zwischen Blöcken freigegeben ist. Hier bedeutet der Zeitabstand zwischen Blöcken einen erwünschtes minimal es Zeitintervall zwischen Blöcken in der Datenüber tragung in der Einheit von Blöcken. Falls das Ausgangssi gnal Q3 vom 4-Bit Zähler 23 in dem Moment logisch "1" wird, in dem der Zeitabstand zwischen den Blöcken beendet ist, geht das Freigabesignal vom Inverter IN2 auf logisch "0". Als Ergebnis gibt es nach Ablauf des Zeitabstands zwischen Blöcken keine weitere Erhöhung des Zählerstands des 4-Bit Zählers 23.

Der 12-Bit Zähler 22 wird als Reaktion auf das einge gebene Haupttaktsignal betrieben, um der entsprechenden Station das Zeitfenstersignal zuzuordnen. Wenn nämlich das Ausgangssignal Q11 vom 12-Bit Zähler 22 von logisch "0" auf "1" geht, wird das Zeitfenster der entsprechenden Station zugeordnet. Immer wenn sich das eingegebene Haupttaktsignal logisch verändert, geht das Ausgangssignal vom Flankende tektor 21 auf logisch "1" und bewirkt dadurch, daß der 12-Bit Zähler 22 die Eingangsdaten D0-D11 lädt. Hier sind die Bits D5-D10 der Eingangsdaten D0-D11 ein Zweierkomple ment der entsprechenden Stationsadresse und ein höchstwer tiges Bit D11 von diesen ist "0", so daß ein Anfangszustand des Ausgangssignals Q11 vom 12-Bit Zähler 22 logisch "0" werden kann. Wenn das Laden der Eingangsdaten D0-D11 been det ist, dann startet der 12-Bit Zähler den Zählvorgang. In diesem Fall ist die Anzahl der Zählschritte für einen Über gang des Ausgangssignals Q11 vom 12-Bit Zähler 22 von logisch "0" auf "1" 32 mal die Stationsadresse.

Der Betrieb des 12-Bit Zählers 22, nachdem sein Aus gangssignal Q11 logisch "1", wird hängt davon ab, ob die entsprechende Station ein Master ist. Falls die entspre chende Station nicht Master ist, wird das Master-Auswahl signal MSLT logisch "0". Das NAND-Gatter NA1 gibt ein logisches Signal low als das Freigabesignal an den 12-Bit Zähler 22 aus, da beide Eingangssignale logisch "1" sind. Als Ergebnis beendet der 12-Bit Zähler 22 den Zählvorgang.

Falls die entsprechende Station andererseits Master ist, wird das Master-Auswahlsignal logisch "1" und bewirkt dadurch, daß das NAND-Gatter NA1 ein logisches Signal high als das Freigabesignal an den 12-Bit Zähler 22 ausgibt. Als Ergebnis fährt der 12-Bit Zähler auch nach dem Timeout mit dem Zählvorgang fort. Der 12-Bit Zähler 22 erzeugt nämlich fortlaufend das Haupttaktsignal, auch wenn er wegen des Timeout kein Haupttaktsignal empfangen kann.

Die D-Flipflops 25 und 24 sind darauf ausgerichtet, jeweils das Übertragungs-Freigabesignal und das Haupttakt signal zu erzeugen. Das D-Flipflop 25 wird betrieben, wenn das Ausgangssignal Q11 vom 12-Bit Zähler 22 von logisch "0" auf "1" verändert wird, dann wird das Zeitfenster nämlich der entsprechenden Station zugeordnet. Wenn das Service- Anforderungssignal von einer Steuerlogik (nicht gezeigt) zu diesem Zeitpunkt aktiv gemacht wird, um anzuzeigen, daß die entsprechende Station für die Datenübertragung bereit ist und das Ausgangssignal Q3 vom 4-Bit Zähler 23 logisch "1" wird, um anzuzeigen, daß die Datenleitung des Netzwerks frei ist, wird das Ausgangssignal oder Übertragungs-Frei gabesignal vom D-Flipflop 25 logisch "1". Falls die beiden obenstehenden Bedingungen nicht erfüllt sind, bleibt das Übertragungs-Freigabesignal vom D-Flipflop 25 im Zustand logisch "0", bis das nächste Zeitfenster auftritt. Das Übertragungs-Freigabesignal vom D-Flipflop 25 wird in einen Voreinstellungsanschluß des D-Flipflop 25 zurückgeführt, so daß es in seinem Zustand logisch "1" bleiben kann, unabhän gig davon, daß das Eingangssignal einmal logisch "1" gewor den ist. Wenn die Datenübertragung der entsprechenden Sta tion beendet ist, wird von der Steuerlogik ein Übertragung- Beendet-Signal an einen Löschanschluß des D-Flipflop 25 angelegt, um das D-Flipflop 25 zu löschen. Als Ergebnis geht das Übertragungs-Freigabesignal vom D-Flipflop 25 zurück in seinen Zustand logisch "0". Falls die Datenüber tragung wie oben erwähnt beendet ist, wird die Datenleitung des Netzwerks frei und jede Station erhält nach Ablauf des vorherbestimmten Zeitabstands zwischen Blöcken während ihres Zeitfensters Zugriff auf die Datenleitung.

Falls einer bestimmten Station eine Priorität zugeord net ist, gibt das D-Flipflop 24 andererseits das Haupttakt signal aus, wenn die spezifizierte Station Master ist. Wenn dann das Ausgangssignal Q11 vom 12-Bit Zähler 22 von lo gisch "0" auf "1" verändert wird, wird das Ausgangssignal Q vom D-Flipflop 24 von logisch "0" auf "1" verändert und umgekehrt. Als Ergebnis hat das Haupttaktsignal vom D-Flip flop zur selben Zeit einen Übergang, wie der Master-Station ein Zeitfenster zugeordnet wird. Falls die spezifizierte Station nicht Master ist, wird das D-Flipflop 24 nicht betrieben.

Fig. 3A bis 3F sind Zeitablaufsdiagramme, die ein Beispiel zeigen, in welchem den Stationen 1-4 in Fig. 1 in Anbetracht des Haupttaktsignals und des Zeitabstands zwi schen Blöcken die Zeitfenster zugeordnet werden, wobei das Haupttaktsignal von der Master-Station 4 erzeugt wird. Aus diesen Zeichnungen ist ersichtlich, daß das Haupttaktsignal zur selben Zeit einen Übergang macht, wie der Master-Sta tion das Zeitfenster zugeordnet wird. Für die Stationen 1-3 tritt auch früher der Timeout auf als für die Master-Sta tion. Der Grund ist, daß der Timeout gemäß dem vorherbe stimmten Zeitintervall und den Stationsadressen bestimmt wird. Da der Master-Station die der Reihenfolge nach höch ste Stationsadresse zugeordnet ist, müssen alle anderen Stationen einen Timeout haben, bevor das Haupttaktsignal von der Master-Station einen weiteren Übergang macht.

Ausführlicher gesagt, wenn das Haupttaktsignal von der Master-Station einen ersten Übergang macht, werden die Zäh ler in den Adapterschaltungen 6 der Stationen 1-4 initiali siert, um die Zählvorgänge auszuführen. Dann hat jede Sta tion für ein auf der entsprechenden Stationsadresse basie rendes Timeout-Intervall einen Timeout. In Fig. 3A bis 3F bezeichnet eine fallende Flanke jedes der Timeout-Impulse in jeder Station das Übertragungszeitfenster ST der ent sprechenden Station. In der Station 2 tritt das erste Zeit fenster zum Beispiel zu einem Zeitpunkt t2 auf, an dem das D-Flipflop 25 bei Empfang des Service-Anforderungssignals von der Steuerlogik und des Ausgangssignals vom 4-Bit Zäh ler 23, das angibt, daß der Zeitabstand zwischen Blöcken erfüllt ist, das Übertragungs-Freigabesignal erzeugt. Wie in Fig. 3F gezeigt wird zwischen einem Zeitpunkt t1 und dem Zeitpunkt t2 ein Datenübertragungs-Ende-Signal EDT erzeugt, und der Zeitabstand zwischen Blöcken IFS wird zwischen einem Zeitpunkt t2 und einem Zeitpunkt t3 beendet. Als Ergebnis kann die Station 2 bis zu einem Zeitpunkt t6, an dem das nächste Zeitfenster auftritt, die Daten nicht über tragen, da der Zeitabstand zwischen Blöcken oder die zweite Bedingung für die Erzeugung des Übertragungs-Freigabe signals zum Zeitpunkt des ersten Zeitfensters in der Sta tion 2 nicht erfüllt ist.

In der Station 3 tritt das erste Zeitfenster zum Zeitpunkt t3 auf. Die Station 3 kann zum Zeitpunkt t3 bei Empfang des Service-Anforderungssignals von der Steuerlogik die Daten übertragen, da der Zeitpunkt t3 außerhalb des Bereichs des Zeitabstands zwischen Blöcken IFS ist.

Vorausgesetzt, daß die Station 3 keine Daten zu übertragen hat, wird das Service-Anforderungssignal von der Steuer logik logisch "0" und die Station 3 wartet bis zu einem Zeitpunkt t7, an dem das nächste Zeitfenster auftritt.

Die oben erwähnte herkömmliche Schaltung zur Vermei dung von Haupttakt-Kollisionen 20 hat jedoch den Nachteil, daß die Priorität nur der spezifizierten Station zugeordnet wird, da die Übertragungsreihenfolge wegen des für jede Station festen Zeitfensters fest ist. Die Stationen können nämlich keinen fairen Zugriff auf einen Kanal erhalten. Auch in dem Fall, in dem viele Stationen mit dem Netzwerk verbunden sind, dauert das Haupttaktsignal von der Master- Station lange. Die lange Dauer des Haupttaktsignals be wirkt, daß das Zeitintervall zwischen den Datenübertragun gen lang wird, was zu einer Verschlechterung der Leistung des gesamten Netzwerks führt.

Zusammenfassung der Erfindung

Angesichts der obigen Probleme wurde deshalb die vorliegende Erfindung gemacht und es ist ein Ziel der vorliegenden Erfindung, eine Schaltung und ein Verfahren zur Vermeidung von Haupttakt-Kollisionen bereitzustellen, in dem eine Übertragungspriorität nicht auf eine bestimmte Station fixiert ist, sondern über alle Stationen rotiert wird, so daß die Stationen bei der Datenübertragungsreihen folge fair sein können.

Gemäß einem Gesichtspunkt der vorliegenden Erfindung wird in einem Netzwerk, in dem eine Vielzahl von Stationen mit Daten- und Haupttaktleitungen verbunden sind, wobei die Datenleitungen Daten übertragen und die Haupttaktleitungen ein Haupttaktsignal übertragen, eine Schaltung zur Vermei dung von Haupttakt-Kollisionen bereitgestellt, die eine erste Verzögerungseinrichtung zum Verzögern eines Taktsi gnals; eine ODER-Einrichtung zum VerODERn eines Ausgangs signals von der ersten Verzögerungseinrichtung und des Haupttaktsignals; eine Flankendetektionseinrichtung zum Detektieren einer Flanke eines Ausgangssignals von der ODER-Einrichtung; ein Schieberegister zum Laden von Daten von einer zentralen Verarbeitungseinheit und zum Schieben der geladenen Daten als Reaktion auf ein Ausgangssignal von der Flankendetektionseinrichtung, wobei die Daten von der zentralen Verarbeitungseinheit so definiert sind, daß sie eine Datenübertragungspriorität festlegen; eine zweite Verzögerungseinrichtung, die als Reaktion auf das Ausgangs signal von der Flankendetektionseinrichtung freigegeben wird, um das Taktsignal zu verzögern; eine UND-Einrichtung zum VerUNDen eines Ausgangssignals von der zweiten Verzöge rungseinrichtung und eines Freigabesignals; einen Zeitfen sterzähler, der als Reaktion auf das Ausgangssignal von der Flankendetektionseinrichtung freigegeben wird, um ein Aus gangssignal von der UND-Einrichtung zu zählen; eine Signal bearbeitungseinrichtung zum logischen Kombinieren einer Vielzahl von Ausgangssignalen vom Zeitfensterzähler und einer Vielzahl von Ausgangssignalen vom Schieberegister und zum Ausgeben des resultierenden Signals als ein Zeitfen ster; und eine Rücksetzeinrichtung zum logischen Kombinie ren eines Ausgangssignals von der Signalbearbeitungsein richtung und des Ausgangssignals von der Flankendetektions einrichtung und zum Ausgeben des resultierenden Signals als ein Rücksetz-Signal an den Zeitfensterzähler umfaßt.

Gemäß einem anderen Gesichtspunkt der vorliegenden Erfindung wird in einer Schaltung zur Kontrolle von Zugrif fen einer Vielzahl von Stationen auf eine Datenleitung in einem Netzwerk, in dem die Vielzahl der Stationen mit der Datenleitung und einer Haupttaktleitung verbunden sind, wobei die Datenleitung Daten überträgt und die Haupttakt leitung ein Haupttaktsignal überträgt, ein Verfahren zur Vermeidung von Haupttakt-Kollisionen bereitgestellt, das folgende Schritt umfaßt: Detektieren einer Flanke des Haupttaktsignals; Laden von Daten von einer zentralen Verarbeitungseinheit und Schieben der geladenen Daten als Reaktion auf die detektierte Flanke des Haupttaktsignals, um eine Datenübertragungspriorität zu rotieren; logisches Kombinieren eines durch Zählen eines Taktsignals erhaltenen Werts und eines durch Schieben der geladenen Daten erhal tenen Werts und Ausgeben des resultierenden Signals als ein Zeitfenster; und Übertragen von Daten, wenn das Zeitfenster logisch low wird.

Kurze Beschreibung der Zeichnungen

Die obigen und andere Ziele, Eigenschaften und Vortei le der vorliegenden Erfindung werden aus der folgenden aus führlichen Beschreibung in Verbindung mit den beigefügten Zeichnungen besser verständlich, wobei:

Fig. 1 eine Ansicht ist, welche ein Beispiel für Datenübertragungsnetzwerke mit CSMA-Verfahren darstellt;

Fig. 2 ein Blockdiagramm einer herkömmlichen Schaltung zur Vermeidung von Haupttakt-Kollisionen ist;

Fig. 3A bis 3F Zeitablaufsdiagramme sind, welche ein Beispiel zeigen, in dem Stationen durch die Schaltung in Fig. 2 Zeitfenster zugeordnet werden;

Fig. 4 ein Blockdiagramm einer Schaltung zur Vermei dung von Haupttakt-Kollisionen gemäß der vorliegenden Erfindung ist;

Fig. 5A bis 5F Zeitablaufsdiagramme sind, die ein Beispiel zeigen, in dem Stationen gemäß der vorliegenden Erfindung Zeitfenster zugeordnet werden; und

Fig. 6 eine Ansicht ist, die eine Wahrheitstabelle eines Zählers in Fig. 4 zeigt.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

In Fig. 4 ist ein Blockdiagramm einer Schaltung zum Verhindern von Haupttakt-Kollisionen 30 gemäß der vorlie genden Erfindung gezeigt. Wie in dieser Zeichnung gezeigt umfaßt die Schaltung zum Verhindern von Haupttakt-Kollisio nen 30 ein Verzögerungselement 31 zum Verzögern eines Taktsignals CLK, ein ODER-Gatter OR1 zum VerODERn eines Ausgangssignals vom Verzögerungselement 31 und eines Ein gangs-Haupttaktsignals, einen Flankendetektor 33 zum Detek tieren einer Flanke eines Ausgangssignals vom ODER-Gatter OR1, ein 4-Bit Schieberegister 34 zum Laden von Daten von einer nicht gezeigten zentralen Verarbeitungseinheit (im folgenden als CPU bezeichnet) und zum Schieben der gelade nen Daten als Reaktion auf ein Ausgangssignal vom Flanken detektor 33, ein Verzögerungselement 32, das als Reaktion auf das Ausgangssignal vom Flankendetektor 33 freigegeben wird, um das Taktsignal CLK zu verzögern, ein UND-Gatter AN11 zum VerUNDen eines Ausgangssignals vom Verzögerungs element 32 und eines Freigabesignals EN, einen 4-Bit Zeit fensterzähler 35, der als Reaktion auf das Ausgangssignal vom Flankendetektor 33 gesetzt wird, um ein Ausgangssignal vom UND-Gatter AN11 zu zählen, eine Signalbearbeitungs einheit 36 zum logischen Kombinieren von Ausgangssignalen Q0-Q3 vom Zeitfensterzähler 35 und Ausgangssignalen B0-B3 vom Schieberegister 34 und zum Ausgeben des resultierenden Signals als ein Zeitfenster und eine Rücksetzeinheit 37 zum logischen Kombinieren eines Ausgangssignals von der Signal bearbeitungseinheit 36 und des Ausgangssignals vom Flanken detektor 33 und zum Ausgeben des resultierenden Signals als ein Rücksetzsignal an den Zeitfensterzähler 35.

Die Signalbearbeitungseinheit 36 beinhaltet UND-Gatter AN12-AN15 zum VerUNDen jeweils der Ausgangssignale Q0-Q3 vom Zeitfensterzähler 35 und der Ausgangssignale B0-B3 vom Schieberegister 34 und ein ODER-Gatter OR2 zum VerODERn von Ausgangssignalen von den UND-Gattern AN12-AN15 und zum Ausgeben des resultierenden Signals als das Zeitfenster.

Die Rücksetzeinheit 37 beinhaltet einen Inverter IN1 zum Invertieren des Ausgangssignals von der Signalbearbei tungseinheit 36 und ein NAND-Gatter NA11 zum VerNANDen eines Ausgangssignals vom Inverter IN11 und des Ausgangs signals vom Flankendetektor 33 und zum Ausgeben des resul tierenden Signals an den Zeitfensterzähler 35 als das Rücksetzsignal.

Der Betrieb der Schaltung zur Vermeidung von Haupt takt-Kollisionen 30 mit dem oben erwähnten Aufbau gemäß der vorliegenden Erfindung wird im folgenden mit Bezug auf Fig. 5A bis 5F ausführlich beschrieben, die Zeitablaufsdiagramme sind, welche ein Beispiel zeigen, in dem die Zeitfenster Stationen gemäß der vorliegenden Erfindung zugeordnet sind. Gemäß der bevorzugten Ausführungsform der vorliegenden Erfindung sind der Zeitfensterzähler 35 und das Schiebe register 34 unter der Annahme, daß vier Stationen vernetzt sind, jeweils 4-Bit Zähler und Register.

Falls in einem Netzwerk wie dem in Fig. 1 gezeigten eine bestimmte der die Übertragungspriorität erlangenden Stationen die Datenübertragung beendet, wird das Haupttakt signal von dieser an die Schaltung zur Vermeidung von Haupttakt-Kollisionen 30 angelegt, die sich in der mit jeder Station verbundenen Adapterschaltung 6 befindet. In der Schaltung zur Vermeidung von Haupttakt-Kollisionen 30 verODERt das ODER-Gatter OR1 dann das Eingangs-Haupttakt signal und das durch das Verzögerungselement 31 verzögerte Taktsignal CLK und gibt das resultierende Signal wie in Fig. 5A gezeigt an den Flankendetektor 33 aus. Der Flanken detektor 33 erzeugt immer dann, wenn er eine fallende Flanke des Ausgangssignals vom ODER-Gatter OR1 detektiert, ein Signal wie in Fig. 5B gezeigt. Wie in Fig. 5B gezeigt bleibt das Ausgangssignal vom Flankendetektor 33 für eine vorherbestimmte Zeitspanne (9,6 µs) nach der Detektion der fallenden Flanke durch den Flankendetektor 33 in seinem logischen Zustand low. Das Ausgangssignal vom Flankendetek tor 33 wird dann an die Verzögerungselemente 31 und 32, das Schieberegister 34, die Rücksetzeinheit 37 und den Zeit fensterzähler 35 angelegt. Der Zeitfensterzähler 35 wird während der Dauer (9,6 µs) des Zustands low des Ausgangs signals vom Flankendetektor 33 nicht betrieben, da das Aus gangssignal vom Flankendetektor 33 an seinem Setzanschluß liegt. Dieser Nicht-Betrieb des Zeitfensterzählers 35 ge nügt dem Zeitabstand zwischen Blöcken. Zu diesem Zeitpunkt sind die Ausgangssignale Q0-Q3 vom Zeitfensterzähler 35 alle auf logisch "1" gesetzt, da das Ausgangssignal vom Flankendetektor 33 logisch low ("0") ist.

Nachdem der Zeitabstand zwischen Blöcken wie oben erwähnt erfüllt ist, überträgt das UND-Gatter AN11 das durch das Verzögerungselement 32 verzögerte Taktsignal CLK zum Zeitfensterzähler 35, wenn das Freigabesignal EN logisch high ist. Dann führt der Zeitfensterzähler 35 bei jeder ansteigenden Flanke des Taktsignals vom UND-Gatter AN11 einen Herabzählvorgang aus. Als Ergebnis des Herab zählvorgangs werden die Ausgangssignale Q0-Q3 vom Zeit fensterzähler 35 wie in einer Wahrheitstabelle von Fig. 6 gezeigt erzeugt. Wenn nämlich das vom Flankendetektor 33 an den Setzanschluß des Zeitfensterzählers 35 angelegte Signal logisch "0" ist, werden die Ausgangssignale des Zeitfen sterzählers 35 alle logisch "1". Falls der Zeitfensterzäh ler 35 das Taktsignal vom UND-Gatter AN11 unter der Bedin gung empfängt, daß die Signale sowohl an seinem Setz- als auch an seinem Rücksetzanschluß logisch "1" sind, zählt er das Taktsignal vom UND-Gatter AN11 herab. Andererseits, falls das Signal, das von der Rücksetzeinheit 37 an den Rücksetzanschluß des Zeitfensterzählers 35 angelegt wird, logisch "0" ist, werden die Ausgangssignale Q0-Q3 vom Zeitfensterzähler 35 alle logisch "0".

Andererseits werden die CPU-Daten als das Ladesignal an das Schieberegister 34 angelegt. Die CPU-Daten sind für jede Station unterschiedlich definiert, um die Prioritäten der Stationen zu bestimmen. Die CPU-Daten sind nämlich auf eine Weise definiert, daß die Dauern des Zustands logisch high der Zeitfenster der Stationen wie in Fig. 5C bis 5F gezeigt voneinander verschieden sein können. Die CPU-Daten werden nur einmal in einem anfänglichen Betriebszustand jeder Station geladen. Das Schieberegister 34 lädt die CPU- Daten und schiebt die geladenen Daten als Reaktion auf das Ausgangssignal vom Flankendetektor 33. Mit anderen Worten, immer wenn das Ausgangssignal des Flankendetektors 33, an dessen Eingang das Haupttaktsignal liegt, von logisch "1" auf "0" geht, schiebt das Schieberegister 34 die geladenen Daten um ein Bit.

Dann werden die Ausgangssignale B0-B3 vom Schieberegi ster 34 in der Signalbearbeitungseinheit 36 an einen Ein gangsanschluß der UND-Gatter AN12-AN15 angelegt, an deren andere Eingangsanschlüsse jeweils die Ausgangssignale Q0-Q3 vom Zeitfensterzähler 35 angelegt werden. Die UND-Gatter AN12-AN15 VerUNDen jeweils die eingegebenen Signale. Dann VerODERt das ODER-Gatter OR2 die Ausgangssignale von den UND-Gattern AN12-AN15 und gibt das resultierende Signal als das Zeitfenster ST aus.

Zu diesem Zeitpunkt wird die Übertragungspriorität einer der Stationen zugeordnet, in welcher das Zeitfenster ST auf logisch low geht. Die zugeordnete Station führt die Datenübertragung durch, falls sie Daten zu übertragen hat. Falls die zugeordnete Station keine Daten zu übertragen hat, wird die Priorität der nächsten Station zugeordnet, in der das Zeitfenster ST auf logisch low geht. Da der Zeit fensterzähler 35 durch die Rücksetzeinheit 37 zurückgesetzt wird, wartet die Station, in der das Zeitfenster ST logisch low ist, bis das nächste Haupttaktsignal eingegeben wird. Mit anderen Worten, wenn das Ausgangssignal von der Signal bearbeitungseinheit 36 logisch low ist, wird es in der Rücksetzeinheit 37 durch den Inverter IN11 zu logisch high invertiert und dann an einen Eingangsanschluß des NAND- Gatters NA11 angelegt, an dessen anderem Eingangsanschluß das Signal logisch high vom Flankendetektor 33 liegt. Als Ergebnis gibt das NAND-Gatter NA11 ein Signal logisch low an den Rücksetzanschluß des Zeitfensterzählers 35 aus und bewirkt dadurch, daß der Zeitfensterzähler 35 gelöscht wird.

Nebenbei bemerkt, falls nach der Vollendung der Daten übertragung weitere zu übertragende Daten vorhanden sind, wird die Verzögerung 31 betrieben, um das Signal wie in Fig. 5A an das ODER-Gatter OR1 auszugeben. Der Flanken detektor 33 detektiert die fallende Flanke des Ausgangs signals vom ODER-Gatter OR1 und setzt dann nach Ablauf der vorherbestimmten Zeitspanne ab der Detektion der fallenden Flanke den Zeitfensterzähler 35. Da er gesetzt wird, führt der Zeitfensterzähler 35 den Herabzählvorgang aus. Das Schieberegister 34 lädt auch die CPU-Daten und schiebt die geladenen Daten als Reaktion auf das Ausgangssignal vom Flankendetektor 33. Die Signalbearbeitungseinheit 36 kom biniert die Ausgangssignale Q0-Q3 vom Zeitfensterzähler 35 und die Ausgangssignale B0-B3 vom Schieberegister 34 lo gisch und gibt das resultierende Signal als das Zeitfenster ST aus. Als Ergebnis führt die Station, in der das Zeitfen ster ST logisch low ist, die Datenübertragung aus, falls sie Daten zu übertragen hat.

Mit dem wiederholt ausgeführten obigen Vorgang werden die Datenübertragungsprioritäten in der Reihenfolge der Stationen 1, 2, 3 und 4 beim ersten Haupttakt, der Statio nen 4, 1, 2 und 3 beim zweiten Haupttakt und der Stationen 3, 4, 1 und 2 beim dritten Haupttakt gemäß den Zeitfenstern ST der Stationen wie in Fig. 5C bis 5F gezeigt bestimmt.

Wie aus der obigen Beschreibung ersichtlich, kann die Schaltung zur Vermeidung von Haupttakt-Kollisionen gemäß der vorliegenden Erfindung verhindern, daß eine bestimmte Station kontinuierlich die Datenübertragungspriorität hat und die Datenleitung belegt. Die Datenübertragungspriorität wird zwischen den Stationen rotiert, um den Stationen glei che Möglichkeiten zur Datenübertragung zu geben. Deshalb bewirkt die Schaltung zur Vermeidung von Haupttakt-Kolli sionen eine Verbesserung der Übertragungseffizienz.

Obwohl die bevorzugten Ausführungsformen der vorlie genden Erfindung zu beispielhaften Zwecken beschrieben wurden, werden Fachleute für den Stand der Technik erken nen, daß verschiedene Modifikationen, Zusätze und Ersetzun gen möglich sind, ohne vom Bereich und vom Geist der Erfin dung abzuweichen, wie sie in den beigefügten Patentansprü chen beschrieben ist.

Claims

1. Eine Schaltung zur Vermeidung von Haupttakt- ("Heartbeat"-)Kollisionen (30) in einem Netzwerk, in dem eine Vielzahl von Stationen mit einer Daten- und einer Haupt taktleitung verbunden ist, wobei die Datenleitung Daten überträgt und die Haupttaktleitung ein Haupttaktsignal überträgt, die folgendes umfaßt:
eine erste Verzögerungseinrichtung (31) zum Verzögern eines Taktsignals;
eine ODER-Einrichtung OR1 zum VerODERn eines Ausgangs signals von der ersten Verzögerungseinrichtung (31) und des Haupttaktsignals;
eine Flankendetektionseinrichtung (33) zum Detektieren einer Flanke eines Ausgangssignals von der ODER-Einrichtung OR1;
ein Schieberegister (34) zum Laden von Daten von einer zentralen Verarbeitungseinheit und zum Schieben der gela denen Daten als Reaktion auf ein Ausgangssignal von der Flankendetektionseinrichtung (33), wobei die Daten aus der zentralen Verarbeitungseinheit so definiert sind, daß sie eine Datenübertragungspriorität festlegen;
eine zweite Verzögerungseinrichtung (32), die als Reak tion auf das Ausgangssignal von der Flankendetektionsein richtung (33) freigegeben wird, um das Taktsignal zu verzö gern;
eine UND-Einrichtung AN11 zum VerUNDen eines Ausgangs signals von der zweiten Verzögerungseinrichtung (32) und eines Freigabesignals;
einen Zeitfensterzähler (35), der als Reaktion auf das Ausgangssignal von der Flankendetektionseinrichtung (33) freigegeben wird, um ein Ausgangssignal von der UND-Ein richtung AN11 zu zählen;
eine Signalbearbeitungseinrichtung (36) zum logischen Kombinieren einer Vielzahl von Ausgangssignalen vom Zeit fensterzähler (35) und einer Vielzahl von Ausgangssignalen vom Schieberegister (34) und zum Ausgeben des resultierenden Signals als ein Zeitfenster; und
eine Rücksetzeinrichtung (37) zum logischen Kombinieren eines Ausgangssignals von der Signalbearbeitungseinrichtung (36) und des Ausgangssignals von der Flankendetektionseinheit (33) und zum Ausgeben des resultierenden Signals an den Zeit fensterzähler (35) als ein Rücksetzsignal.

2. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher die erste Verzö gerungseinrichtung darauf ausgelegt ist, das Taktsignal an die ODER-Einrichtung auszugeben, falls nach der Vollendung der Datenübertragung weitere zu übertragende Daten vorhan den sind.

3. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher das Schiebe register darauf ausgelegt ist, die geladenen Daten immer dann um ein Bit zu verschieben, wenn eine ansteigende Flanke oder eine fallende Flanke des Ausgangssignals von der Flankendetektionseinrichtung detektiert wird.

4. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher die UND-Einrich tung darauf ausgelegt ist, das Ausgangssignal von der zwei ten Verzögerungseinrichtung als Reaktion auf das Freigabe signal nach dem Ablauf einer vorherbestimmten Zeitspanne seit der Flankendetektion durch die Flankendetektions einrichtung zum Zeitfensterzähler zu übertragen.

5. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher die Signal bearbeitungseinrichtung folgendes beinhaltet:
eine Vielzahl von UND-Gattern zum VerUNDen jeweils der Vielzahl von Ausgangssignalen vom Zeitfensterzähler und der Vielzahl von Ausgangssignalen vom Schieberegister und
ein ODER-Gatter zum VerODERn der Ausgangssignale von der Vielzahl von UND-Gattern und zum Ausgeben des resultie renden Signals als das Zeitfenster.

6. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher das Schiebe register eine Bitanzahl besitzt, die gleich der Anzahl der Vielzahl von Stationen im Netzwerk ist.

7. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher der Zeitfenster zähler eine Bitanzahl besitzt, die gleich der Anzahl der Vielzahl von Stationen im Netzwerk ist.

8. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher der Zeitfenster zähler als Reaktion auf das Ausgangssignal von der Flanken detektionseinrichtung gesetzt wird, um das Taktsignal herunterzuzählen.

9. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 1, in welcher das Ausgangs signal von der Flankendetektionseinrichtung immer dann für eine vorherbestimmte Zeitspanne im logischen Zustand low bleibt, wenn durch die Flankendetektionseinrichtung eine Flanke des Haupttaktsignals detektiert wird.

10. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 9, in welcher die vorher bestimmte Zeitspanne einem Zeitabstand zwischen Blöcken entspricht, wobei der Zeitabstand zwischen Blöcken ein erwünschtes minimales Zeitintervall zwischen Blöcken der Datenübertragung in Einheiten von Blöcken ist.

11. Eine Schaltung zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 5, in welcher die Vielzahl von UND-Gattern eine Bitanzahl besitzt, die gleich der Anzahl der Vielzahl von Stationen im Netzwerk ist.

12. Ein Verfahren zur Vermeidung von Haupttakt- Kollisionen in einer Schaltung zur Steuerung von Zugriffen einer Vielzahl von Stationen auf eine Datenleitung in einem Netzwerk, in welchem die Vielzahl von Stationen mit der Datenleitung und einer Haupttaktleitung verbunden sind, wobei die Datenleitung Daten überträgt und die Haupttakt leitung ein Haupttaktsignal überträgt, mit den Schritten:

(a) Detektieren einer Flanke des Haupttaktsignals;
(b) Laden von Daten von einer zentralen Verarbeitungs einheit und Schieben der geladenen Daten als Reaktion auf die detektierte Flanke des Haupttaktsignals, um eine Daten übertragungspriorität zu rotieren;
(c) logisches Kombinieren eines durch Zählen eines Taktsignals erhaltenen Werts und eines durch Schieben der geladenen Daten erhaltenen Werts und Ausgeben des resul tierenden Signals als ein Zeitfenster; und
(d) Übertragen von Daten, wenn das Zeitfenster logisch low wird.

13. Ein Verfahren zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 12, in welchem die Daten von der zentralen Verarbeitungseinheit für jede Station unter schiedlich definiert sind, um die Datenübertragungspriori tät festzulegen.

14. Ein Verfahren zur Vermeidung von Haupttakt- Kollisionen wie in Anspruch 12, in welchem der Schritt (a) Detektieren der Flanke des Haupttaktsignals den Schritt Ausgeben eines Signals logisch low für eine vorherbestimmte Zeitspanne beinhaltet, immer wenn die Flanke des Haupttakt signals detektiert wird, um einem Zeitabstand zwischen Blöcken zu genügen.