KR970011838B1 - 전송 시스템의 우선 순위 할당 회로 및 그 방법 - Google Patents

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Abstract

내용없음

Description

전송 시스템의 우선 순위 할당 회로 및 그 방법
제1도는 일반적인 CSMA/CD 통신망의 구성도.
제2도는 종래 전송 데이타 충돌 방지 회로의 블럭도.
제3도는 제2도에 있어서, 각 스테이션의 슬롯 시간을 보인 예시도.
제4도는 본 발명에 따른 우선 순위 할당 회로의 블럭도.
제5도는 제4도에 있어서, 각 스테이션의 슬롯 시간을 보인 예시도.
제6도는 제4도에 있어서, 카운터의 진리표.
* 도면의 주요부분에 대한 부호의 설명
1,13 : 에지 검출기2,3,14,15 : 카운터
4 : 마스터 선택 제어부5,6 : 디플립플롭
11,12 : 지연기16 : 신호연산부
17 : 리세트부AN1,AN11-AN15 : 앤드게이트
NA1,NA11 : 낸드게이트IN1,IN2,IN11 : 인버터
OR1,OR2 : 오아게이트
본 발명은 데이타의 전송시 충돌 방지에 관한 것으로 특히, 우선 순위를 각 스테이션마다 공정하게 할당하여 시스템의 성능을 향상시키는 전송 시스템의 우선 순위 할당 회로 및 그 방법에 관한 것이다.
일반적인 CSMA 방식의 통신망은 제1도에 도시된 바와 같이, 스테이션 및 딥 스위치가 각기 접속된 아답터 회로를 데이터 라인과 망사용 신호 라인에 다단으로 병렬 접속하여 구성된다.
이러한 일반적인 CSMA(Carrier Sense Multiple Access)방식은 통신망에서 네트워크를 먼저 점유하는 스테이션이 우선권을 획득하여 데이타를 송신하는 방식이다.
그러나, 네트워크가 점유되어 있지 않다고 판단한 2개 이상의 스테이션이 동시에 데이타를 전송하는 경우 충돌이 발생하게 된다.
따라서, 이러한 충돌로 통신망의 효율이 저하됨으로 통신망에 접속된 아답터 회로에 충돌을 방지 회로를 채용하게 된다.
제2도는 종래 충돌 방지 장치의 블럭도로서 이에 도시된 바와 같이, 망사용 신호(HEARTBEAT)의 에지를 검출하는 에지 검출기(1)와, 이 에지 검출기(1)의 출력을 로드 신호로 하여 데이타(D0-D11)를 카운트하는 12비트 카운터(2)와, 마스터 선택 신호(MSLT)와 상기 카운터(2)의 출력(Q11)을 조합하여 상기 카운터(2)를 인에이블시키는 마스터 선택 제어부(4)와, 상기 카운터(2)의 출력(Q11)을 클럭으로 입력받음에 따라 반전 출력을 궤환하여 래치시킴으로써 망사용 신호(HEARTBEAT)로 출력하는 디플립플롭(6)과, 캐리어 검출 신호를 로드 신호로 하여 데이타(D0-D3)를 카운터하는 4비트 카운터(3)와, 이 카운터(3)의 출력을 반전하여 상기 카운터(3)의 인에이블 신호로 출력하는 인버터(IN2)와, 상기 카운터(3)의 출력과 서비스 요구 신호(SERVICE REQUEST)를 앤딩하는 앤드게이트(AN1)와, 상기 카운터(2)의 출력(Q11)에 따라 상기 앤드게이트(AN1)의 출력을 래치하여 전송 인에이블 신호로 출력하는 디플립플롭(5)으로 구성된다.
이와 같은 종래 회로의 동작 및 작용 효과를 제3도를 참조하여 설명하면 다음과 같다.
마스터 스테이션이 일정 시간마다 망사용 신호(HEARTBEAT)를 전송하면 각 스테이션은 상기 망사용 신호(HEARTBEAT)의 시작 시점부터 데이터 전송을 위해 슬롯 시간을 계수하게 되며 제1도와 같은 통신망에서 각 스테이션의 우선 순위에 따라 슬롯 시간은 제3도(나) 내지 (마)와 같이 설정되어 있다고 가정할 수 있다.
먼저, 데이타 송수신 동작을 위해 마스터 스테이션에서 망사용 신호(HEARTBEAT)가 발생하면 각 스테이션에 접속된 아답터 회로에 내장된 충돌 방지 회로(10)에 입력되어 에지 검출기(1)에 입력되어 진다.
이때, 에지 검출기(1)는 마스터 스테이션에서 통신망으로 전송된 제3도(가)와 같은 망사용 신호(HEARTBEAT)를 검출하여 신호의 천이("0"⇒"1"⇒"1"⇒"0")가 발생할 때마다 고전위 신호를 카운터(2)에 출력하는데, 상기 망사용 신호(HEARTBEAT)가 "0"에서 "1"로 천이될 때 에지 검출기(1)의 고전위 출력을 로드 신호로 입력받은 12 비트 카운터(2)는 데이타(D0-D11)를 입력받아 상기 에지 검출기(1)의 저전위 출력이 로드 신호로 출력할 때 저전위 신호(Q11)를 출력하고 이 저전위 신호(Q11)가 입력된 마스터 선택 제어부(4)의 낸드게이트(NA1)가 고전위를 출력함으로 상기 카운터(2)는 895㎑인 클럭에 동기되어 계수를 증가시키게 된다.
이에 따라, 플립플롭(6)은 카운터(2)의 출력(Q11)이 클럭으로 입력됨에 따라 반전 출력(Q)을 래치시킴으로써 제3도(가)와 같은 망사용 신호(HEARTBEAT)를 출력하는데, 상기 12비트 카운터(2)의 출력(Q11)이 "0"에서 "1"로 변함에 따라 디플립플롭(6)의 출력은 "0"에서 "1" 또는 "1"에서 "0"으로 천이된다.
따라서, 망사용 신호(HEARTBEAT)는 마스터 스테이션에서 일정 시간마다 발생하여 이 망사용 신호(HEARTBEAT)가 고전위로 발생함과 동시에 슬롯 시간의 계수 동작이 시작된다.
즉, 데이타 전송이 완료되어 데이타 전송 라인이 프리 상태가 되었을 때 캐리어 검출 신호(CARRIER DETECT)가 저전위로 액티브되어 충돌 방지 회로(10)에 입력되면 이 저전위인 캐리어 검출 신호(CARRIER DETECT)를 로드 신호로 입력받은 4비트 카운터(3)의 출력(Q3)이 저전위로 되고 인버터(IN2)에서 반전된 고전위를 인에이블 단자에 입력받은 상기 카운터(3)는 상기 캐리어 검출 신호(CARRIER DETECT)가 인액티브될 때 112㎑의 클럭에 동기되어 입력 데이타(D0-D3)를 카운트하게 된다.
이때, 4비트 카운터(3)가 "8"을 카운팅하면 슬롯 시간(Slot Time)이 경과되었음으로 상기 카운터(3)의 출력(Q3)이 고전위가 되고 인버터(IN2)의 출력이 저전위가 됨에 의해 상기 카운터(3)는 계수의 증가 동작을 완료하며 앤드게이트(AN1)는 상기 카운터(3)의 고전위 출력에 인에이블되어 서비스 요구 신호(SERVICE REQUEST)가 액티브될때 저전위가 되어 12비트 카운터(2)의 출력(Q11)이 고전위가 되는 망사용 신호(HEARTBEAT)의 발생 시점에서 플립플롭(5)은 상기 앤드게이트(AN1)의 출력을 래치시킴에 의해 전송 인에이블 신호(TRANSMIT ENABLE)를 액티브시키게 된다.
이에 따라, 슬롯 시간이 저전위가 된 스테이션은 데이타를 전송하게 되며 전송이 완료되면 전송 완료 신호에 의해 레지스터(5)은 소정의 고정 시간(Interframe Spacing Time) 동안 리세트 상태를 유지하게 된다.
또한, 데이타 전송이 유선권을 획득한 스테이션이 데이타를 전송하지 않으면 그 다음 우선 순위를 갖는 스테이션이 상기와 같은 슬롯 시간의 계수 동작에 따라 시간이 종료되는 시점에서 데이타를 전송하게 된다.
따라서, 각 스테이션은 데이타 전송 후 고정 시간(Interframe Spacing Time)이 끝날 때까지 4비트 카운터(3)의 출력이 고전위가 되지 않음으로 전송 인에이블 신호가 액티브되지 않아 데이타의 전송 동작을 수행하지 않는다.
여기서, 아답터 회로에 접속된 딥 스위치에서 마스터 선택 스위치를 온 시키는 경우 그 스테이션이 마스터로 동작하고, 딥 스위치의 마스터 선택 스위치를 오프시키는 경우 디스에이블되어 비마스터 스테이션으로 동작하는데, 마스터 스테이션이 가장 높은 우선 순위를 갖게 됨으로 다른 스테이션들의 엑세스보다 먼저 서비스를 받게 된다.
그리고, 데이타의 전송이 완료되어 마스터가 아닌 스테이션의 경우 플립플립(6)이 망사용 신호(HEARTBEAT)를 출력하여도 무시되어 기능을 수행하지 않는다.
상기의 동작을 제3도를 예를 들어 설명하면, t1과 t2 사이에서 데이타 전송완료(EDT)가 발생하면 고정시간은 t2와 t3 사이에 있게 되어 스테이션#2은 바로 전송을 하지 못하고 t6에서 전송 시간 끝까지 대기하게 된다.
또한, 스테이션#3은 t3에서 최초로 시간이 경과(timeout)된 후 t3에서 충돌 방지 회로(10)에 의해 t7까지 대기하게 된다.
여기서, 일단 슬롯 시간(ST)이 경과된 후 데이타의 전송이 시작되면 전송 완료까지 계속 데이타를 전송하고, 전송이 완료되면 고정 시간 후에 슬롯 시간이 시작된다.
그러나, 이러한 종래 회로는 고정된 슬롯 기간에 우선 순위가 고정됨으로 특정 스테이션에만 전송 우선권을 주게 되어 공정하게 채널을 억세스할 수 없고 또한, 많은 스테이션이 망에 접속될 경우 마스터의 망사용 신호(HEARTBEAT) 기간이 길어지게 되어 전송과 전송 사이의 시간이 길어짐으로 전체 망의 성능 저하를 초래하는 문제점이 있었다.
본 발명은 이러한 종래의 문제점을 해결하기 위하여 충돌 방지를 위해 각 스테이션마다 전송 시간을 다르게 할당함과 아울러 그 전송 허용 시간을 고정시키지 않고 각 스테이션마다 로테이션시킴으로써 전송의 기회를 균등히 주어 통신망의 효율을 향상시키는 전송 시스템의 우선 순위 할당 회로 및 그 방법을 창안한 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명은 상기의 목적을 달성하기 위하여 클럭(CLK)을 소정 시간 지연하는 제1지연 수단과, 이 제1지연 수단의 출력과 망사용 신호(HEARTBEAT)를 오아링하는 오아게이트 수단과, 이 오아게이트 수단이 출력을 감지하여 에지를 검출하는 에지 검출 수단과, 초기 레지스터 신호를 로드신호로 하여 상기 에지 검출 수단의 출력을 시프팅하는 시프트 레지스터와, 상기 에지 검출 수단의 출력에 인에이블되어 클럭(CLK)을 소정 시간 지연시키는 제2지연 수단과, 이 제2지연수단의 출력과 인에이블 신호(CK)를 앤딩하는 앤드게이트 수단과, 상기 에지 검출 수단의 출력에 세트되어 상기 앤드게이트 수단의 출력을 카운팅하는 슬롯 시간 카운터와, 이 카운터의 출력(Q0-Q3)과 상기 레지스터의 출력(B0-B3)을 논리 조합하여 슬롯 시간(ST)을 출력하는 신호 연산 수단과, 이 신호 연산 수단의 출력을 반전시켜 상기 에지 검출 수단의 출력과 낸딩함에 따라 상기 카운터에 리세트 신호를 출력하는 리세트 수단으로 구성한다.
제4도는 본 발명의 실시예로서 이에 도시한 바와 같이, 클럭(CLK)을 소정 시간 지연하는 지연기(11)와, 상기 지연기(11)의 출력과 망사용 신호(HEARTBEAT)를 오아링하는 오아게이트(OR1)와, 이 오아게이트(OR1)의 출력을 감지하여 에지를 검출하는 에지 검출기(13)와, 초기 레지스터 신호를 로드신호로 하여 상기 에지 검출기(13)의 출력을 시프팅하는 4비트 시프트 레지스터(14)와, 상기 에지 검출기(13)의 출력에 인에이블되어 클럭(CLK)을 소정 시간 지연시키는 지연기(12)와, 이 지연기(12)의 출력과 인에이블 신호(CK)를 앤딩하는 앤드게이트(AN11)와, 상기 에지 검출기(13)의 출력에 세트되어 상기 앤드게이트(AN11)의 출력을 카운팅하는 4비트 슬롯 카운터(15)와, 이 카운터(15)의 출력(Q0-Q3)과 상기 레지스터(14)의 출력(B0-B3)을 각기 엔드게이트(AN12-AN15)에서 엔딩하여 오아게이트(OR2)에서 오아링하는 신호 연산부(16)와, 이 신호 연산부(16)의 출력을 반전시킨 후 상기 에지 검출기(13)의 출력과 낸딩하여 상기 카운터(15)에 리세트 신호로 출력하는 리세트부(17)로 구성한다.
이와 같이 구성한 본 발명의 동작 및 작용 효과를 제5도를 참조하여 상세히 설명하면 다음과 같다.
본 발명에서는 4개의 스테이션이 접속된 것으로 가정하여 4비트 슬롯 시간 카운터(15)와 4비트 시프트 레지스터(14)를 적용하여 설명한다.
제1도와 같이 구성된 통신망에서 우선권을 획득한 임의의 한 스테이션이 데이타를 전송하여 데이타 전송을 종료하면 그 스테이션에서 제5도(가)와 같이 데이타 전송의 종료를 알리는 망사용 신호(HEARTBEAT)가 발생하고 이 망사용 신호(HEARTBEAT)는 각 스테이션에 접속된 아답터 회로에 내장된 충돌 방지 회로(10)에 입력되어 진다.
이때, 충돌 방지 회로(10)에 입력된 망사용 신호(HEARTBEAT)가 오아게이트(OR1)의 일측 입력단에 인가됨에 의해 에지 검출기(13)에 고전위인 상기 망사용 신호(HEARTBEAT)가 입력되는데, 상기 에지 검출기(13)는 상기 망사용 신호(HEARTBEAT)의 하강 에지가 검출된 후 제5도(나)와 같이 저전위 신호를 출력함으로 소정 고정시간(0.6㎲) 동안 세트 단자에 저전위가 인가된 4비트 슬롯 시간 카운터(15)는 디스에이블 상태를 유지함으로써 각 스테이션의 데이타 전송 동작이 중지되어 고정 시간을 만족시키게 된다.
여기서, 에지 검출기(13)의 출력이 저전위("0")일 때 4비트 카운터(15)의 출력(Q0-Q3)은 모두 "1"이 되어 신호 연산부(16)의 앤드게이트(AN12-AN15)가 인에이블 상태가 된다.
이때, 클럭(CLK)이 지연기(12)를 통해 분주되어 앤드게이트(AN11)의 일측단자에 입력될 때 상기 앤드게이트(AN11)의 타측 단자에 인에이블 신호(CK)가 고정위로 인가됨에 의해 상기 앤드게이트(AN11)에서 발생한 클럭이 4비트 카운터(15)에 인가된다.
이에 따라, 앤드게이트(AN11)에서 출력되는 클럭의 상승 에지마다 다운 카운팅 동작을 수행하여 4비트 슬롯 시간 카운터(15)의 출력(Q0-Q3)을 제6도와 같이 변화시키게 된다.
즉, 4비트 슬롯 시간 카운터(15)는 타임 아웃 회로와 동일한 동작을 하며 망사용 신호(HEARTBEAT)에 의해 트리거한다.
한편, 씨피유 데이타인 초기 레지스터 신호가 4비트 시프트 레지스터(14)에 로드 신호로 인가되면 상기 4비트 시프트 레지스터(14)는 에지 검출기(13)의 출력을 시프트하는데, 망사용 신호(HEARTBEAT)가 입력된 상기 에지 검출기(13)의 출력이 "1"에서 "0"으로 변할 때마다 상기 4비트 시프트 레지스터(14)는 기존에 가지고 있는 값에서 1비트씩 시프팅하게 된다.
여기서, 4비트 시프트 레지스터(14)는 통신망에 접속되는 스테이션의 수에 따라 비트수를 증가시키게 되며 로드 신호로 인가되는 레지스터 신호는 시스템의 동작 초기에 한번만 로드된다.
이에 따라, 4비트 시프트 레지스터(14)의 출력(B0-B3)이 신호 연산부(16)의 앤드게이트(AN12-AN15) 일측 단자에 인가될 때 4비트 슬롯 시간 카운터(15)의 출력이 앤드게이트(AN11)의 출력에 따라 제6도와 같이 변화되어 상기 앤드게이트(AN12-AN15)이 타측 단자에 인가되고 상기 앤드게이트(AN12-AN15)의 출력을 오아링한 오아게이트(OR2)의 출력이 슬롯 시간(ST)으로 출력하게 된다.
이때, 신호 연산부(16)의 출력이 저전위가 되면 리세트부(17)에 입력되어 인버터(IN11)에서 반전된 후 일측 단자에 고전위인 에지 검출부(13)의 출력이 인기된 낸드게이트(NA1)의 타측 단자에 인가됨으로 상기 낸드게이트(NA11)가 저전위를 출력하여 4비트 슬롯 시간 카운터(15)를 클리어시키게 된다.
즉, 인에이블 신호(CK)가 고전위로 액티브되어 지연기(12)를 통한 클럭(CLK)이 인가된 4비트 슬롯 시간 카운터(15)는 출력(Q0-Q3) 값이 변화할 때 상기 카운터(15)의 출력(Q0-Q3)을 입력받은 신호 연산부(16)는 4비트 시프트 레지스터(14)의 출력(B0-B3)과 앤드게이트(AN12-AN15)에서 각기 앤딩하고 이 앤딩된 신호를 오아게이트(OR2)에서 오아링함에 의해 슬롯 시간(ST)을 출력하게 된다.
여기서, 씨피유(CPU) 데이타인 초기 레지스터 신호는 각 스테이션마다 그 값이 다르게 정의되어 있음으로 각 스테이션의 슬롯 시간(ST)이 고전위로 유지되는 시간이 다르게 결정되어 진다.
이에 따라, 슬롯 시간(ST)이 저전위가 된 스테이션은 우선권을 획득하여 전송 데이타가 있으면 전송 동작을 수행하고 전송 데이탁 없으면 다음에 슬롯시간(ST)이 저전위가 되는 스테이션이 우선권을 획득하게 된다.
그리고, 슬롯 시간(ST)이 저전위가 된 스테이션은 충돌 방지 회로(10)의 리세트부(17)가 4비트 슬롯 시간 카운터(15)를 리세트시킴으로써 다음의 망사용 신호(HEARTBEAT)가 입력되기까지 대기하게 된다.
또한, 통신망에 접속된 스테이션이 모두 데이타 전송을 하지 못한 경우 지연기(11)가 동작하여 오아게이트(OR1)를 통해 다시 에지 검출기(13)에 제5도(가)와 같이 클럭(CLK)을 인가하게 된다.
이때, 에지 검출기(13)가 오아게이트(OR1)이 출력이 고전위가 되어 에지를 검출한 후 소정 시간이 경과하면 4비트 슬롯 시간 카운터(15)를 세트시켜 망사용 신호(HEARTBEAT) 입력시와 동일하게 다운 카운팅 동작을 수행하게 됨으로써 신호 연산부(16)는 상기 4비트 슬롯 시간 카운터(15)의 출력(Q1-Q3)과 4비트 시프트 레지스터(14)의 출력(B0-B3)을 논리 조합하여 슬롯 시간(ST)을 출력하게 된다.
이에 따라, 슬롯 시간(ST)이 저전위가 되는 스테이션(ST)는 전송 데이타가 있으면 전송 동작을 수행하게 된다.
상기와 같은 동작을 반복함에 따라 각 스테이션의 슬롯 시간은 제5도에 도시한 바와 같다.
상기에서 상세히 설명한 바와 같이 본 발명은 CSMA/CD 방식에서 충돌을 방지함과 아울러 안정된 엑세스를 보장함으로써 하나의 스테이션만이 우선 순위를 갖고 계속 점유하는 것을 배제하여 유연한 채널 전송권을 부여함에 따라 전송 효율을 향상시킬 수 있는 효과가 있다.

Claims (6)

  1. 클럭(CLK)을 소정 시간 지연하는 제1지연 수단과, 이 제1지연 수단의 출력과 망사용 신호(HEARTBEAT)를 오아링하는 오아게이트 수단과, 이 오아게이트 수단이 출력을 감지하여 에지를 검출하는 에지 검출 수단과, 초기 레지스터 신호를 로드신호로 하여 상기 에지 검출 수단의 출력에 따라 기존의 시프트값을 시프팅하는 시프트 레지스터와, 상기 에지 검출 수단의 출력에 인에이블되어 클럭(CLK)을 소정 시간 지연시키는 제2지연 수단과, 인에이블 신호(CK)를 따라 상기 제2지연 수단의 출력 신호를 전송하는 앤드게이트 수단과, 상기 에지 검출 수단의 출력에 인에이블되어 상기 앤드게이트 수단의 출력을 카운팅하는 슬롯 시간 카운터와, 이 슬롯 시간 카운터의 출력(B0-B3)과 상기 시프트 레지스터의 출력(B0-B3)을 논리 조합하여 슬롯 시간(ST)을 출력하는 신호 연산 수단과, 이 신호 연산 수단의 출력과 상기 에지 검출 수단의 출력을 논리 조합하여 상기 슬롯 시간 카운터에 리세트 신호를 출력하는 리세트 수단으로 구성한 것을 특징으로 하는 전송 시스템의 우선 순위 할당 회로.
  2. 제1항에 있어서, 제1지연 수단은 망사용 신호(HEARTBEAT)에 의한 데이타 전송 후 전송 데이타가 남아 있으면 클럭(CLK)을 오아링 수단을 통해 에지 검출 수단에 출력하는 것을 특징으로 하는 전송 시스템의 우선 순위 할당 회로.
  3. 제1항에 있어서, 시프트 레지스터는 에지 검출 수단의 출력이 상승 에지 또는 하강 에지가 될 때만 초기 레지스터 출력에 따른 출력값을 "1"비트씩 시프트시키는 것을 특징으로 하는 전송 시스템의 우선 순위 할당 회로.
  4. 제1항에 있어서, 앤드게이트 수단은 에지 검출 수단이 에지를 검출한 후 소정 시간 후 인에이블 신호(CK)가 인에이블됨에 의해 제2지연 수단의 출력을 슬롯 시간 카운터에 출력하는 것을 특징으로 하는 전송 시스템의 우선 순위 할당 회로.
  5. 제1항에 있어서, 신호 연산 수단은 카운터의 출력(Q0-Q3)과 레지스터의 출력(B0-B3)을 각기 엔딩 하는 앤드게이트(AN12-AN15)와, 이 앤드게이트(AN12-AN15)의 출력을 오아링하여 슬롯 시간(ST)을 출력하는 오아게이트(OR2)로 구성한 것을 특징으로 하는 전송 시스템의 우선 순위 할당 회로.
  6. 초기 레지스터 값에 따른 시프트 값을 망사용 신호(HEARTBEAT)의 하강 에지 검출시마다 시프팅시키고 소정 시간 후 카운팅 값을 가변시키는 단계와, 상기 단계에서 가변된 카운팅 값을 시프티 값과 논리 조합하여 슬롯 시간을 가변하여 각 스테이션의 전송 시작 시점을 조정하는 단계와, 상기 단계에서 슬롯시간이 경과함에 따라 각 스테이션에 우선권을 제공하여 데이타를 전송하는 단계와, 상기 단계에서 데이타 전송후 전송할 데이타가 남아 있으면 클럭(CLK)을 입력시켜 시프트 값을 시프팅시킴에 의해 슬롯 시간을 가변시켜 슬롯 시간이 경과한 스테이션의 데이타 전송 동작을 반복하는 단계로 이루어진 것을 특징으로 하는 전송 시스템의 우선 순위 할당 방법.
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