KR0146058B1 - 우선순위조정장치 - Google Patents

우선순위조정장치

Info

Publication number
KR0146058B1
KR0146058B1 KR1019950008791A KR19950008791A KR0146058B1 KR 0146058 B1 KR0146058 B1 KR 0146058B1 KR 1019950008791 A KR1019950008791 A KR 1019950008791A KR 19950008791 A KR19950008791 A KR 19950008791A KR 0146058 B1 KR0146058 B1 KR 0146058B1
Authority
KR
South Korea
Prior art keywords
priority
signal
heartbeat
station
shift register
Prior art date
Application number
KR1019950008791A
Other languages
English (en)
Other versions
KR960038628A (ko
Inventor
류형렬
Original Assignee
문정환
엘지반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 문정환, 엘지반도체주식회사 filed Critical 문정환
Priority to KR1019950008791A priority Critical patent/KR0146058B1/ko
Publication of KR960038628A publication Critical patent/KR960038628A/ko
Application granted granted Critical
Publication of KR0146058B1 publication Critical patent/KR0146058B1/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/376—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a contention resolving method, e.g. collision detection, collision avoidance

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Small-Scale Networks (AREA)

Abstract

본 발명의 우선순위조정장치는, 데이터 충돌에 관한 정보로서 전송상태 레지스터의 칼럼 비트를 입력으로하여 하트비트가 천이할때마다 쉬프트시키기 위한 쉬프트 레지스터와, 하트비트신호에 동기되어 클럭신호를 카운팅하기 위한 슬롯타임 카운터와, 상기 쉬프트 레지스터와 슬롯타임 카운터의 출력을 논리조합하여 그 결과를 마스터 스테이션에 전송함으로써 충돌이 발생한 스테이션에 우선권을 주기위한 논리회로부를 포함하여 구성되며, 자신의 충돌에 관한 정보를 칼럼라인을 통해 상기 마스터스테이션에 전송하여 우선순위를 받음으로써 재전송으로 인한 전송실패를 보상해줄 수 있으며, 우선순위 조절시간을 단축시킬 수 있을뿐만 아니라 이와같이 네트웍의 성능을 향상시킴으로써 신뢰성있는 근거리 통신망을 구현할 수 있는 효과가 있다.

Description

우선순위조정장치
제1도는 다수의 스테이션과 호스트간의 일반적인 연결 블록도.
제2도는 종래의 기술에 의한 충돌방지장치의 회로도.
제3도는 본 발명에 의한 우선순위조정장치의 회로도.
제4도는 본 발명에 의한 전송상태레지스터의 구성도.
제5도는 본 발명에 의한 다수의 스테이션과 호스트간의 연결 블록도.
*도면의 주요부분에 대한 부호의 설명
20:쉬프트 레지스터 21:앤드 게이트
22:노어 게이트 30:반전기
31:낸드 게이트 32:슬롯타임 카운터
본 발명은 우선순위조정장치에 관한 것으로, 특히 내부 레지스터(register)를 이용하여 우선순위를 조정하기 위한 우선순위 조정장치에 관한 것이다.
일반적으로 다수의 스테이션(station)과 호스트(host)를 연결하는 경우에는 제1도에 도시한 바와 같이 각 스테이션(1∼4) 마다 각각의 딥스위치(dip switch)(5)와 아답터(adapter)(6)가 있어서 상기 아답터를 통해 데이터가 입력 또는 출력되며, 또한 상기 스테이션이 마스터 스테이션(4)인 경우에는 하트비트(heartbeat)를 출력하도록 되어 있으며, 상호 스테이션간의 충돌을 방지하기 위하여 종래에는 제2도에 도시한 바와 같은 충돌방지회로를 사용하였다.
상기 충돌방지회로는 하트비트를 입력으로하여 그 값이 바뀌는 상태, 즉 에지를 검출하기 위한 에지검출부(10)와, 캐리어(carrier) 검출신호를 로드신호(LOAD)로 하고 제로신호(ZERO)를 입력으로 하며, 자신의 출력(Q3)를 반전시켜 인에이블신호로 하는 4비트 카운터(12)와, 상기 에지검출부(10)의 출력을 로드(LOAD) 신호로 하고 마스터 선택신호의 반전신호와 자신의 출력(Q11)을 논리곱하여 반전시킨 신호를 인에이블신호(ENABLE)로 하며 보수상태 어드레스 및 제로신호를 입력하는 8비트 카운터(11)와, 상기 8비트 카운터(11)의 출력에 동기되며 입력단(D)과 출력반전단()이 접속되어 하트비트를 출력하는 플립플롭(14)과, 상기 8비트 카운터(11)의 출력에 동기되며 전송완료신호를 클리어신호로하고 전송인에이블신호를 프리셋신호(PRESET)하여 상기 4비트 카운터의 출력(Q3) 및 서비스 요구신호의 논리곱 결과에 따라 전송인에이블신호를 출력하는 플립플롭(13)으로 구성되며, 동작은 다음과 같다.
상기 에지검출부(10)로 입력되는 하트비트가 로우에서 하이값으로 되면 상기 8비트 카운터(11)의 로드신호는 하이로되어 데이터(D0∼D11)이 인가되며, 상기 로드신호가 로우로 들어오면 상기 인에이블신호는 하이가 되어 카운터를 증가시킨다.
그리고 각 스테이션은 정해진 전송고정시간(Interframe spacing time)이 끝날때까지 전송을 못하게 되는데, 이것은 상기 4비트 카운터(12)로 수행되며, 각 스테이션의 데이터 라인 엑세스(access)시의 우선순위는 다음과 같다.
상기 마스터 스테이션(master station)의 경우에는 상기 플립플롭(14)가 하트비트를 출력할 때 상기 8비트 카운터(11)의 출력(Q11)이 로우에서 하이로 변함에 따라 상기 출력되는 하트비트가 로우에서 하이 또는 하이에서 로우로 그 상태가 천이됨으로써 상태신호와 동시에 나오게 된다.
그리고 논 마스터 스테이션(non-master station)의 경우에는 상기 플립플롭(14)이 동작을 하지 않으며, 상기 딥스위치(5)에서 마스터 선택 스위치가 오프되어 디스에이블(disable)된다.
즉, 상기 마스터 스테이션은 가장 높은 우선순위를 갖게되어 다른 스테이션들보다 먼저 전송권이 주어지게 된다.
그러나 이러한 종래의 충돌방지회로에 의한 우선순위 조절은, 슬롯타임(slot time)을 고려한 고정된 우선순위에 의한 것이므로 특정 스테이션에만 전송우선권을 주게 됨으로써 보다 많은 스테이션들이 연결되는 네트웍의 경우 마스터 스테이션의 하트비트 신호기간, 즉 전송과 전송간의 시간이 길어지게 되어 전체 네트웍의 성능을 저하시키는 문제점이 있다.
따라서 본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여 레지스터값을 칼럼 라인으로 내어보내 자신의 충돌에 관한 정보를 마스터 스테이션에 알려줌으로써 우선순위 조절시간을 단축시키고 전체 네트웍의 성능을 향상시킬 수 있는 우선순위조정장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 우선순위조정장치는, 데이터 충돌에 관한 정보로서 전송상태 레지스터의 칼럼 비트를 입력으로하여 하트비트가 천이할때마다 쉬프트시키기위한 쉬프트 레지스터와, 하트비트 신호에 동기되어 클럭신호를 카운팅하기 위한 슬롯타임 카운터와, 상기 쉬프트 레지스터와 슬롯타임 카운터의 출력을 논리조합하여 그 결과를 마스터 스테이션에 전송함으로써 충돌이 발생한 스테이션에 우선권을 주기위한 논리회로부를 포함하여 구성된 것을 특징으로 한다.
이하 첨부도면을 참조하여 본 발명을 좀 더 상세하게 설명하고자 한다.
본 발명의 우선순위조정장치는 제3도에 도시한 바와 같이 하트비트신호에 동기되며, 상기 하트비트신호의 천이시마다 칼럼신호(COL)을 N0로부터 N3로 하나씩 쉬프트시키기 위한 쉬프트 레지스터(20)와, 상기 하트비트신호를 세트(set) 신호로하고 최종출력인 우선권신호(CT)의 반전신호와 상기 하트비트신호를 논리조합하여 리셋(reset)신호로 하여 클럭신호(CLK)를 카운트하기 위한 슬롯타임 카운터(32)와, 상기 슬롯타임 카운터(32)와 쉬프트 레지스터(20)의 출력신호를 각 출력단자별로 논리곱하기 위한 앤드 게이트부(21)와 상기 앤드게이트부(21)의 출력을 논리합하여 최종 우선권신호(CT)를 출력하는 논리합 게이트(22)로 이루어진 논리회로부(23)로 구성되며, 동작은 다음과 같다.
먼저 상기 칼럼신호는 제4도의 데이터가 전송될 때 채널에서 발생하는 상태가 기록되는 전송상태 레지스터의 3번째 비트신호로서, 각 스테이션들이 전송시 충돌에 관한 정보를 가지며 상기 쉬프트 레지스터에서 읽어들이도록 되어 있다.
즉, 한 스테이션의 전송이 끝나면 외부 칼럼라인으로 레지스터값의 신호를 내보내며, 이 값은 상기 마스터 스테이션이 읽어들이고 전송후 9.6㎲ 동안의 전송고정시간동안 전송고정시간동안 전송을 중지시키게 되는데, 이때 상기 슬롯타임 카운터(32)는 제5도의 상기 하트비트라인에 인가되는 하트비트신호에 의해 동기되며 상기 하트비트신호가 0으로 되면 그 출력 Q3로부터 Q0가 모두 1이 되고, 상기 쉬프트 레지스터도 상기 하트비트신호에 동기되어 그 값을 쉬프트 시킨다.
예를들어, 상기 슬롯타임 카운터(32)의 출력이 모두 1일 때 상기 쉬프트 레지스터(20)의 출력단 N0가 1로 셋팅되면 상기 논리회로부의 출력도 1이 되어 스테이션의 충돌이 있는 것으로 판단하여, 다른 스테이션 보다 먼저 우선권을 주게된다.
이상에서와 같이 본 발명에 의하면, 자신의 충돌에 관한 정보를 칼럼라인을 통해 상기 마스터스테이션에 전송하여 우선순위를 받음으로써 재전송으로 인한 전송실패를 보상해줄 수 있으며, 우선순위 조절시간을 단축시킬 수 있을 뿐만 아니라 이와같이 네트웍의 성능을 향상시킴으로써 신뢰성 있는 근거리 통신망을 구현할 수 있는 효과가 있다.

Claims (1)

  1. 데이터 충돌에 관한 정보로서 전송상태 레지스터의 칼럼 비트를 입력으로하여 하트비트가 천이할때마다 쉬프트시키기 위한 쉬프트 레지스터와, 하트비트신호에 동기되어 클럭신호를 카운팅하기 위한 슬롯타임 카운터와, 상기 쉬프트 레지스터와 슬롯타임 카운터의 출력을 논리조합하여 그 결과를 마스터 스테이션에 전송함으로써 충돌이 발생한 스테이션에 우선권을 주기위한 논리회로부를 포함하여 구성된 것을 특징으로 하는 우선순위조정장치.
KR1019950008791A 1995-04-14 1995-04-14 우선순위조정장치 KR0146058B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950008791A KR0146058B1 (ko) 1995-04-14 1995-04-14 우선순위조정장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950008791A KR0146058B1 (ko) 1995-04-14 1995-04-14 우선순위조정장치

Publications (2)

Publication Number Publication Date
KR960038628A KR960038628A (ko) 1996-11-21
KR0146058B1 true KR0146058B1 (ko) 1998-09-15

Family

ID=19412193

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950008791A KR0146058B1 (ko) 1995-04-14 1995-04-14 우선순위조정장치

Country Status (1)

Country Link
KR (1) KR0146058B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003248A (ko) 2017-06-30 2019-01-09 이길헌 웨어러블 디바이스와 모바일 단말을 연동한 독거노인 응급구조 시스템
KR102032427B1 (ko) 2019-03-25 2019-10-15 차진호 개인 사고/범죄 구조요청 자동발송시스템

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190003248A (ko) 2017-06-30 2019-01-09 이길헌 웨어러블 디바이스와 모바일 단말을 연동한 독거노인 응급구조 시스템
KR102032427B1 (ko) 2019-03-25 2019-10-15 차진호 개인 사고/범죄 구조요청 자동발송시스템

Also Published As

Publication number Publication date
KR960038628A (ko) 1996-11-21

Similar Documents

Publication Publication Date Title
US4450572A (en) Interface for serial data communications link
US4373183A (en) Bus interface units sharing a common bus using distributed control for allocation of the bus
EP0576240B1 (en) Computer system and system expansion unit
US4727370A (en) Method and system for synchronous handshake generation
US4048673A (en) Cpu - i/o bus interface for a data processing system
EP0786726A2 (en) Interrupt sharing technique for PCMCIA cards
US4136400A (en) Micro-programmable data terminal
US5142556A (en) Data transfer system and method of transferring data
US4047246A (en) I/O bus transceiver for a data processing system
US5608883A (en) Adapter for interconnecting single-ended and differential SCSI buses to prevent `busy` or `wired-or` glitches from being passed from one bus to the other
US5128666A (en) Protocol and apparatus for a control link between a control unit and several devices
US4006457A (en) Logic circuitry for selection of dedicated registers
US6538584B2 (en) Transition reduction encoder using current and last bit sets
KR0146058B1 (ko) 우선순위조정장치
US5905744A (en) Test mode for multifunction PCI device
US4047201A (en) I/O Bus transceiver for a data processing system
US20090220036A1 (en) Data interface and method of seeking synchronization
US4631695A (en) Detector of predetermined patterns of encoded data signals
US4744024A (en) Method of operating a bus in a data processing system via a repetitive three stage signal sequence
US5442658A (en) Synchronization apparatus for a synchronous data processing system
EP0282924B1 (en) Bipolar with eight-zeros substitution and bipolar with six-zeros substitution coding circuit
US4809302A (en) Clock injector circuit
JPS5989051A (ja) デ−タの直列転送方式
KR0146743B1 (ko) 전전자교환기에서 직렬버스 이중화 통신 로직의 중재장치
KR100207482B1 (ko) 스마트카드의 패리티검출장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050422

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee