JPH06202775A - バスインタフェース回路 - Google Patents

Abstract

(57)【要約】 【目的】 バスインタフェース回路に関し、スイッチン
グノイズを低減することを目的とする。 【構成】 ２値信号を複数のバスラインにそれぞれ出力
するドライバ(4) を複数個備えた装置におけるバスイン
タフェース回路であって、各ドライバに対応して設けら
れた信号極性反転回路(5) と、全ドライバに入力する信
号を非反転のノーマル信号か反転信号かのいずれか一方
に切替える切替回路(3) と、複数の該ドライバから同時
出力されるノーマル信号のうち、所定の一方の極性から
他方の極性に変化する信号数を予測検出する検出部(1)
と、検出された該信号数が前記複数の信号のうちの所定
割合以上存在する場合は、同時出力される予定の前記複
数のノーマル信号を、該切替回路により、該ドライバか
ら反転出力させるとともに、極性通知信号を出力する切
替制御部(2) とを有するように構成する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置におい
て、バスラインの同時スイッチングによるノイズ発生を
低減するバスインタフェース回路の改良に関する。

【０００２】近年、コンピュータシステムは年々性能が
向上しており、データバス幅も６４ビット，１２８ビッ
トのごとく広くなり、且つ、ＬＳＩ（大規模集積回路）
等により高速スイッチングが行われるようになってい
る。このため、データバスの同時スイッチングにより発
生するグランドノイズが問題となっており、このノイズ
を低減するバスインタフェース回路が求められている。

【０００３】

【従来の技術】図６は従来例の構成図、図７は同時スイ
ッチング時の内部バスタイムチャート図、図８は従来例
の内部バスタイムチャート図である。

【０００４】図６は、８ビットの超高速バス100 から６
４ビットの内部バス101 に、データを整列して転送する
ＬＳＩの構成例を示したもので、８ビットシリアルのデ
ータを並列に変換して出力する回路ブロックが、超高速
バス100 のうちのデータバス各ビットに対応して、８組
内蔵されている。

【０００５】即ち、各回路ブロックは、８ビットのシリ
アルデータを並列に変換するシフトレジスタ11a, 11b,
・・11h 、各シフトレジスタ11a, 11b, ・・11h から出
力される８ビットの並列データをそれぞれ受け取り、デ
ータ出力タイミング信号に同期して内部バス101 に出力
するノーマルバッファゲート12a, 12b, ・・12h よりそ
れぞれ構成され、超高速バス100 から出力される８ビッ
ト×８シリアルデータ＝６４ビットのデータを６４ビッ
トパラレルに整列して内部バス101 に出力する。なお、
図中、ノーマルバッファゲート12a は、シフトレジスタ
11a の8 ビット出力にそれぞれ接続される８組の回路か
ら成り、それぞれ、バッファ13a と出力ゲート14a とを
シリアルに構成されたものから構成される。そして、ノ
ーマルバッファゲート12b,・・12h も同様の構成であ
る。

【０００６】ここで、超高速バスの０ビットバスについ
て説明すると、内部バス101 の６４ビット中のうちの
０，８，・・・５６ビットに対応する８ビットのデータ
が超高速バス100 上にシリアルに出力され、シフトレジ
スタ11a に入力される。そして、シフトレジスタ11a に
より８ビットパラレルに変換され、変換されたそれぞれ
のデータは同時に８個のバッファ13a にそれぞれ入力さ
れたのち、データ出力タイミング信号により、それぞれ
出力ゲート14a を介して内部バス101 に出力される。

【０００７】同様に、次の回路ブロックのシフトレジス
タ11b には、超高速バス100 の１ビットバスから、前記
０ビットバスのデータと同期して、６４ビット中のビッ
ト１，９，・・５７ビットデータが入力され、８ビット
パラレルのデータとして内部バス101 に出力される。こ
のようにして、超高速バス100 の０〜７ビットバス上に
同期出力された８ビットシリアルのデータが、それぞれ
パラレルに変換されて内部バス101 に出力される。

【０００８】以上のように、多くの回路を集積化する
と、一般に、ＬＳＩ10内の共通回路、特にアース線（図
６のGND 線a)は長く、且つ高密度により細くなり、隣接
する線との間に浮遊容量を持ったり、それ自身誘導性を
持ったりする。特にGND 線a には、内部バス101 から流
入する電流がインタフェース線19が"0" 電位のとき多く
なる。これは、通常トランシーバＴＲＶ15a 〜15h のそ
れぞれのバッファ16a の特性等による。従って"1" 電位
（５Ｖ）から"0" 電位に変化するスイッチング時に、GN
D 線a の持つインダクタンスＬ，インタフェース線19の
浮遊容量Ｃ等により、"0" 電位に振動が発生する。図７
は、内部バス101 の全ラインが同時に"1"から"0" 電位
にスイッチングされた場合の振動の模様を示したもの
で、ＬＳＩ10を搭載しているプリント板のGND 線b の"
0" 電位に対して大きな振動がＴ時間発生する。従っ
て、この振動部分がＴＲＶ15a のバッファ16a で"1" 電
位と判別されて出力ゲート17a を介しＣＰＵ20に読みこ
まれる可能性があり、転送データの誤読の原因となると
ともに、他の回路に影響を及ぼす。

【０００９】図６の構成は、このような現象を軽減する
ために成されたもので、シフトレジスタ11a,11b,・・11
h ごとの８ビット単位で同時に出力するようにし、且つ
それぞれの８ビットは遅延回路18b, 18h等によって、τ
時間づつ遅延させて出力するように構成したものであ
る。これにより、図８に示すように、"1" から"0" に同
時スイッチングされるデータ数は最大８ビットであるた
め、スイッチングノイズが大幅に低減する。しかし、こ
れにより、６４ビットのデータがすべて内部バス101 に
揃うまで、合計８τ分の時間が必要となっている。

【００１０】

【発明が解決しようとする課題】以上説明したように、
ＬＳＩ等においては、"1" 電位から"0" 電位への同時ス
イッチング数が多くなるとグランドノイズが発生し、"
0" 電位が振動して逆信号と誤読される可能性がある。
このため、例えば、６４ビットバスアクセスの場合、８
ビット同時出力で、且つ８回にわたりそれぞれ遅延させ
てアクセスするといった構成が成されていたが、データ
転送速度が遅くなるといった性能低下の課題があった。

【００１１】本発明は、上記課題に鑑み、同時スイッチ
ングによるノイズを低減して転送遅れを改善するバスイ
ンタフェース回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】図１本発明の原理図にお
いて、４は複数のドライバで、それぞれ対応するバスラ
インに２値信号を出力する。５は信号極性反転回路で、
ドライバ４に入力する信号の極性を反転する。３は切替
回路で、ドライバ４に入力するデータを非反転のノーマ
ル信号か反転信号かのいずれか一方に切替える。１は検
出部で、ドライバ４から並列出力されるノーマル信号の
うち、所定の一方の極性から他方の極性に変化する信号
数を予測検出する。２は切替制御部で、前記複数の全ノ
ーマル信号を、信号極性反転回路５および切替回路３に
より、ドライバ４から反転出力させるとともに、極性通
知信号を出力する。

【００１３】なお、上記装置から出力される信号を転送
する側のバスインタフェース回路として、同一信号が入
力されるノーマル型トランシーバおよび反転型トランシ
ーバを設け、信号とともに出力された極性通知信号に基
づき、いずれか一方のトランシーバを選択して受け取っ
た信号を正常な極性に変換し、対応するバスラインに送
出するように構成する。

【００１４】

【作用】検出部１は、ドライバ４から同時出力される信
号のうち、所定の一方の極性から他方の極性に変化〔通
常"1" 電位（５Ｖ）から"0" 電位（０Ｖ）〕する信号数
を予測計数し、切替制御部２は、この信号数が所定数
（例えば、１／２）以上存在する場合は、ドライバ４へ
の入力を信号極性反転回路５からの出力に切替えて、ド
ライバ４からの出力を反転する。同時に信号極性を通知
する極性通知信号を出力する。

【００１５】従来最大スイッチングノイズが発生するの
は、すべてのバスラインが"1" 電位から"0" 電位に極性
が反転して出力されるときであるから、以上の手段によ
り、このときは、オール"1" 出力となり、スイッチング
ノイズが大幅に軽減する。そして、反転基準として、全
信号に対する変化信号数の割合を１／２とすると、スイ
ッチングノイズは少なくとも１／２に軽減する。

【００１６】これにより、スイッチングノイズによる他
の回路への影響が軽減される、同時スイッチングの信号
数を倍に増やすことができる、従ってその分転送遅れを
低減することができる等の効果を奏する。

【００１７】

【実施例】図２は一実施例の構成図、図３は全体構成説
明図、図４は一実施例のトランシーバ構成図、図５はタ
イムチャート図である。

【００１８】本実施例では、８ビット出力を単位と
し、"0" 電位（０Ｖ）出力が５ビット以上の場合はその
８ビットすべてを反転出力する場合を示す。なお、本
来"1" 電位（５Ｖ）から"0" 電位への変化信号数を予測
計数すべき所であるが、本実施例では、"1" →"0" の変
化数を予測計数する代わりに、"0" 電位出力の数を予測
計数する。この方法によると、"1" →"0" への変化信号
数より同じまたは多く計数することになるが、"0" →"
1" への反転出力の影響を無視するとすれば、効果は同
じ、即ち、従来例に比較してその影響（ノイズの大き
さ、または遅延時間）は最大１／２となる。

【００１９】図２は、８ビットシリアル入力、８ビット
パラレル出力の場合を示したものである。従って、この
回路ブロックを８組用いると、図６の従来例と同様に、
８ビットの超高速バス100 から６４ビットの内部バス10
1 へデータを転送するＬＳＩを構成することができる。

【００２０】図２において、22a は反転バッファゲート
で、反転バッファ23a とその出力をデータ出力タイミン
グ信号により内部バス101 に出力する出力ゲート24a の
８組がそれぞれビット対応でノーマルバッファゲート12
a に並列に挿入される。

【００２１】そして、内部バス101 への"0" 出力が５以
上と予測されたときは、ノーマルバッファゲート12a の
出力ゲート14a が閉じられ、同時に反転バッファゲート
22aの出力ゲート24a が開かれて、シフトレジスタ11a
の出力が反転出力される。

【００２２】26a は"0" 出力を予測するために設けられ
たカウンタで、シフトレジスタ11aの入力における"0"
の数をカウントする。即ち、インバータ25a により"0"
信号は"1" 信号に変換されてカウンタ26a のイネーブル
端子ENに入力され、このデータと同期したクロックCLK
を計数する。そして、"0" の数が４以下の場合は、ノー
マル指示信号〔カウンタ26a のa 端子が"1" （"H" ）〕
を、５以上の場合は反転指示信号〔カウンタ26a のb 端
子が"1"("H" 〕を出力する。そして、この反転指示信号
は極性通知信号として外部に出力される。このノーマル
指示信号とデータ出力タイミング信号（図３ではＤＯＵ
Ｔ）、反転指示信号とデータ出力タイミング信号とはそ
れぞれナンドゲート27a,28a により論理積がとられ、そ
の出力がノーマルバッファゲート12a または反転バッフ
ァゲート22a の各出力ゲート14a,24a をそれぞれ開い
て、ノーマル信号（シフトレジスタ11a の出力) または
その反転信号を出力させる。なお、ノーマルバッファ12
a と反転バッファゲート22aとは互いに開閉の関係にあ
り、一方が出力可能状態のときは、他方の出力はハイ・
インピーダンスとなるので、互いに影響を及ぼさない。

【００２３】反転出力の動作例は、図５の０ビットバス
のタイムチャート図に示されている。即ち、０ビットバ
ス上のシリアルデータ８ビット（例えば、０，９，・・
・５６）中、"0" のデータが５個カウントされた時点
で、反転指示信号が"H" となり、データ出力タイミング
信号により、その８ビットすべてが反転出力される。な
お、図５では、タイミングを説明するために、８ビット
中のデータ"1" がデータ"0" に反転された場合を示して
いる。そして、これらの反転出力データは内部バス101
に出力されてプロセッサに読み込まれた後に、カウンタ
26a 、シフトレジスタ11a はリセットされ、次のデータ
受信に対してレディ状態となる。

【００２４】図３は、３２ビット出力例を示したもの
で、本方式により同時"0" 出力数は１／２以下となるか
ら、同時出力数を従来の２倍、即ち１６ビットとしてい
る。但し、シフトレジスタ11a 〜11d 、ノーマルバッフ
ァゲート12a 〜12d 、反転バッファゲート22a, 22d等は
８ビットのものを使用し、それぞれ、カウンタ26a 〜26
d により８ビットシリアルデータ中の"0" データをカウ
ントしてノーマル／反転制御を行っている。そして、１
６ビットごとに遅延回路29によりτ時間遅延させてい
る。つまり、本例の場合は、４ビットの超高速バス100
に適用されたことに相当している。なお、超高速バス10
0 が８ビットの場合は、図５に示すように、６４ビット
出力で、且つ１６ビットごとにτ時間遅延させるから総
遅延時間は４τとなり、データ遅延時間は従来例の８τ
から４τのごとく、１／２に短縮される。

【００２５】図４は、このＬＳＩの出力を受信するトラ
ンシーバの構成例を示したもので、ノーマルバッファ16
a と、反転バッファ36a とを備え、極性通知信号( 論
理"H"のとき、反転通知 )をナンドゲート35a および36a
で判別して、出力ゲート17a、出力ゲート37a のいずれ
か一方を選択して出力する。これにより、データバスに
は、常にノーマル信号が出力される。

【００２６】以上のように、"0" 出力（または"0" 出力
への変化数）を予測し、１／２以上のデータが"0" 出力
のときには反転出力することにより、スイッチングノイ
ズは１／２以下となる。このため、他の回路への影響が
少なくなるとともに、同時スイッチング数を２倍にする
ことができ、その分データ遅延時間が改善される。

【００２７】

【発明の効果】以上説明したように、本発明は、"1" 電
位（５Ｖ）から"0" 電位（０Ｖ）に変化する信号数が１
／２以上のとき、反転出力するバスインタフェース回路
を提供するもので、従来に比較してノイズが１／２、従
って同時スイッチング信号数を２倍にすることが可能と
なり、転送遅れが解消されるという効果を奏する。

【図面の簡単な説明】

【図１】 本発明の原理図

【図２】 一実施例の構成図

【図３】 全体構成説明図

【図４】 一実施例のトランシーバ構成図

【図５】 タイムチャート図

【図６】 従来例の構成図

【図７】 同時スイッチング時の内部バスタイムチャー
ト図

【図８】 従来例の内部バスタイムチャート図

【符号の説明】

１ 検出部 ２ 切替制御部 ３ 切替回路 ４ ドライバ ５ 信号極性反転回路 10 大規模集積回路ＬＳＩ 11a,11b ・・11h シフトレジスタSR 12a,12b,12d ・・12h ノーマルバッファゲート 13a,13b ・・13h ノーマルバッファ 14a,14b ・・14h 出力ゲート 15a,15b ・・15h トランシーバTRV 16a バッファ 17a 出力ゲート 18b ・・18h 遅延回路 19 インタフェース線 20 プロセッサユニットCPU 22a,22b,22c,22d 反転バッファゲート 23a 反転バッファ 24a 出力ゲート 25a インバータ 26a,26b,26c,26d カウンタ 27a ナンドゲート 28a ナンドゲート 29 遅延回路 35a,38a ナンドゲート 36a 反転バッファ 37a 出力ゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２値信号を複数のバスラインにそれぞれ
   出力するドライバ(4) を複数個備えた装置におけるバス
   インタフェース回路であって、 各ドライバに対応して設けられた信号極性反転回路(5)
   と、 全ドライバに入力する信号を非反転のノーマル信号か反
   転信号かのいずれか一方に切替える切替回路(3) と、 複数の該ドライバから同時出力されるノーマル信号のう
   ち、所定の一方の極性から他方の極性に変化する信号数
   を予測検出する検出部(1) と、 予測検出された該信号数が前記複数の信号のうちの所定
   割合以上存在する場合は、同時出力される予定の前記複
   数のノーマル信号を、該信号極性反転回路および該切替
   回路により、該ドライバから反転出力させるとともに、
   極性通知信号を出力する切替制御部(2) とを有すること
   を特徴とするバスインタフェース回路。
2. 【請求項２】 請求項１記載の装置から出力される信号
   がそれぞれ入力されるノーマル型トランシーバおよび反
   転型トランシーバを備え、該信号とともに出力された極
   性通知信号に基づき、いずれか一方のトランシーバを選
   択して該信号を正常な極性に変換し、対応するバスライ
   ンに送出することを特徴とするバスインタフェース回
   路。