JPH05210514A - 論理集積回路 - Google Patents
論理集積回路Info
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- JPH05210514A JPH05210514A JP1271792A JP1271792A JPH05210514A JP H05210514 A JPH05210514 A JP H05210514A JP 1271792 A JP1271792 A JP 1271792A JP 1271792 A JP1271792 A JP 1271792A JP H05210514 A JPH05210514 A JP H05210514A
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- interrupt
- signal
- register
- latch
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Abstract
(57)【要約】
【目的】マイクロプロセッサの処理に対する割込み制御
において、割込処理頻度ならびにシステムの割込み処理
の状況に対応して割込優先順位を一時的または自動的に
変更して処理の最適化を図る。 【構成】割込制御回路は、内部バス４から書込可能なレ
ジスタ２と、レジスタ２の内容が転送可能でかつ最低順
位の割込要求信号ｉＲ２のパルスをカウントするダウン
カウンタ３と、そのカウント値Ｓ３が”０”の場合にそ
の情報を保持するラッチ６と、ラッチ６の出力信号Ｓ６
を入力して上位に設定されていた割込要求レジスタ信号
Ｓ１１０〜Ｓ１１１をマスクする３ヶのＡＮＤゲート１
２を有している。
において、割込処理頻度ならびにシステムの割込み処理
の状況に対応して割込優先順位を一時的または自動的に
変更して処理の最適化を図る。 【構成】割込制御回路は、内部バス４から書込可能なレ
ジスタ２と、レジスタ２の内容が転送可能でかつ最低順
位の割込要求信号ｉＲ２のパルスをカウントするダウン
カウンタ３と、そのカウント値Ｓ３が”０”の場合にそ
の情報を保持するラッチ６と、ラッチ６の出力信号Ｓ６
を入力して上位に設定されていた割込要求レジスタ信号
Ｓ１１０〜Ｓ１１１をマスクする３ヶのＡＮＤゲート１
２を有している。
Description
【０００１】
【産業上の利用分野】本発明は論理集積回路に関し、特
にマイクロプロセッサと割込制御回路を有する半導体の
論理集積回路に関する。
にマイクロプロセッサと割込制御回路を有する半導体の
論理集積回路に関する。
【０００２】
【従来の技術】従来、この種の論理集積回路の基本的な
システムは、図５に示すようにマイクロプロセッサ１６
と、割込制御回路２０を有して構成され、これら二つの
ブロック１６，２０は、リード信号ＲＤ，ライト信号Ｗ
Ｒ，データバスＤＢ，割込信号ｉＮＴおよび割込アクノ
リッジ信号ｉＮＴＡの授受を行っている。
システムは、図５に示すようにマイクロプロセッサ１６
と、割込制御回路２０を有して構成され、これら二つの
ブロック１６，２０は、リード信号ＲＤ，ライト信号Ｗ
Ｒ，データバスＤＢ，割込信号ｉＮＴおよび割込アクノ
リッジ信号ｉＮＴＡの授受を行っている。
【０００３】次にこのブロックの動作について説明す
る。通常、割込要求信号ｉＲｎ（ここで、ｎ＝０〜ｎ）
は複数の装置から出力され、それらの割込要求信号ｉＲ
ｎは、割込制御回路２０の割込要求レジスタ１１に記憶
される。そして複数の割込要求信号が発生した場合に優
先決定ロジック１３が、イニシャライズ時に各々のビッ
トに与えられた優先度を判断し、且つ割込マスクレジス
タ１５ａに記憶されているマスクビット情報に基づい
て、どのビット（どの割込要求信号）を最優先に処理す
るかを決定する。
る。通常、割込要求信号ｉＲｎ（ここで、ｎ＝０〜ｎ）
は複数の装置から出力され、それらの割込要求信号ｉＲ
ｎは、割込制御回路２０の割込要求レジスタ１１に記憶
される。そして複数の割込要求信号が発生した場合に優
先決定ロジック１３が、イニシャライズ時に各々のビッ
トに与えられた優先度を判断し、且つ割込マスクレジス
タ１５ａに記憶されているマスクビット情報に基づい
て、どのビット（どの割込要求信号）を最優先に処理す
るかを決定する。
【０００４】マイクロプロセッサ１６に対する割込要求
は、コントロールロジック１９を経由して割込信号ｉＮ
Ｔによって通知される。マイクロプロセッサ１６は割込
受付可能と判断すると、割込アクノリッジ信号ｉＮＴＡ
を割込制御回路２０に出力する。割込み制御回路２０は
割込アクノリッジ信号ｉＮＴＡを受け取ると、データバ
スバッファ１８からデータバスＤＢを経由してその時点
で最も優先度の高い割込ルーチンアドレスをマイクロプ
ロセッサ１６に通知するので、マイクロプロセッサ１６
は割込処理を行なうことができる。
は、コントロールロジック１９を経由して割込信号ｉＮ
Ｔによって通知される。マイクロプロセッサ１６は割込
受付可能と判断すると、割込アクノリッジ信号ｉＮＴＡ
を割込制御回路２０に出力する。割込み制御回路２０は
割込アクノリッジ信号ｉＮＴＡを受け取ると、データバ
スバッファ１８からデータバスＤＢを経由してその時点
で最も優先度の高い割込ルーチンアドレスをマイクロプ
ロセッサ１６に通知するので、マイクロプロセッサ１６
は割込処理を行なうことができる。
【０００５】図６は図５の割込制御回路の入力部の１ビ
ット分のブロック図で、図７に示すように割込要求信号
ｉＲｎはその立上がりエッジをエッジ検出回路２１で検
出し、ラッチ２２にデータが保持され、優先決定ロジッ
ク１３に通知される。ｉＡＫＳＱ信号ｉＡＫＳＱとＲＥ
ＳＴＧｎ信号ＲＥＳＴＧｎは、割込アクノリッジ信号ｉ
ＮＴＡよってコントロールロジック１９で生成されるリ
セット信号である。
ット分のブロック図で、図７に示すように割込要求信号
ｉＲｎはその立上がりエッジをエッジ検出回路２１で検
出し、ラッチ２２にデータが保持され、優先決定ロジッ
ク１３に通知される。ｉＡＫＳＱ信号ｉＡＫＳＱとＲＥ
ＳＴＧｎ信号ＲＥＳＴＧｎは、割込アクノリッジ信号ｉ
ＮＴＡよってコントロールロジック１９で生成されるリ
セット信号である。
【０００６】
【発明が解決しようとする課題】上述した従来の論理集
積回路の割込制御回路は、優先順位の高い割込要求から
処理するようになっており、且つ割込要求の回数は記憶
されないので、もし高優先順位の割込要求が常に連続し
て存在すると、それよりも優先順位の低い割込要因は何
度割込要求してもいつまで処理されないという問題があ
った。
積回路の割込制御回路は、優先順位の高い割込要求から
処理するようになっており、且つ割込要求の回数は記憶
されないので、もし高優先順位の割込要求が常に連続し
て存在すると、それよりも優先順位の低い割込要因は何
度割込要求してもいつまで処理されないという問題があ
った。
【０００７】本発明の目的は、各々の優先順位ビットへ
の割込要求回数と各優先順位の重み付けによってを優先
順位を決定できる論理集積回路を提供することにある。
の割込要求回数と各優先順位の重み付けによってを優先
順位を決定できる論理集積回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の論理集積回路の
割込制御回路は、内部バスから書込可能なレジスタと、
該レジスタの内容を転送可能で割込要求信号のパルスを
カウントするダウンカウンタと、そのカウント値が”
０”である情報を保持するラッチと、該ラッチの出力信
号によって割込処理優先度を変更する論理回路とを有し
て構成されている。
割込制御回路は、内部バスから書込可能なレジスタと、
該レジスタの内容を転送可能で割込要求信号のパルスを
カウントするダウンカウンタと、そのカウント値が”
０”である情報を保持するラッチと、該ラッチの出力信
号によって割込処理優先度を変更する論理回路とを有し
て構成されている。
【０００９】また本発明の論理集積回路の割込制御回路
は、割込要求信号のパルスをカウントするクリア可能な
アップカウンタと、該アップカウンタがカウントアップ
した時に通知する信号を保持する第１のラッチと、内部
バスから書込可能なレジスタと、該レジスタの内容を転
送可能でかつ割込アクノレッジ信号のパルスをカウント
するダウンカウンタと、そのカウント値が”０”である
情報を保持する第２のラッチと、前記第１および第２の
ラッチの出力信号の論理積信号入力して他の優先度の高
い割込要求レジスタ信号をマスクする論理回路とを有し
て構成されている。
は、割込要求信号のパルスをカウントするクリア可能な
アップカウンタと、該アップカウンタがカウントアップ
した時に通知する信号を保持する第１のラッチと、内部
バスから書込可能なレジスタと、該レジスタの内容を転
送可能でかつ割込アクノレッジ信号のパルスをカウント
するダウンカウンタと、そのカウント値が”０”である
情報を保持する第２のラッチと、前記第１および第２の
ラッチの出力信号の論理積信号入力して他の優先度の高
い割込要求レジスタ信号をマスクする論理回路とを有し
て構成されている。
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の第１の実施例のブロック図である。
本実施例の割込制御回路は、内部バス４から書込可能な
レジスタ２と、レジスタ２の内容が転送可能でかつ最低
順位である２番目の割込要求信号ｉＲ２のパルスをカウ
ントするダウンカウンタ３と、そのカウント値Ｓ３が”
０”の場合にその情報を保持するラッチ６と、ラッチ６
の出力信号Ｓ６を入力して上位に設定されていた割込要
求レジスタ信号Ｓ１１０〜Ｓ１１１をマスクする３ヶの
ＡＮＤゲート１２を有している。
る。図１は本発明の第１の実施例のブロック図である。
本実施例の割込制御回路は、内部バス４から書込可能な
レジスタ２と、レジスタ２の内容が転送可能でかつ最低
順位である２番目の割込要求信号ｉＲ２のパルスをカウ
ントするダウンカウンタ３と、そのカウント値Ｓ３が”
０”の場合にその情報を保持するラッチ６と、ラッチ６
の出力信号Ｓ６を入力して上位に設定されていた割込要
求レジスタ信号Ｓ１１０〜Ｓ１１１をマスクする３ヶの
ＡＮＤゲート１２を有している。
【００１０】ダウンカウンタ３は２番目の割込要求信号
ｉＲ２をカウントダウンするカウンタで、レジスタ２は
内部バス４から書込可能となっていて、スイッチ９を経
由してその内容をダウンカウンタ３に転送できる。ダウ
ンカウンタ３は、カウント値が”０”になったときラッ
チ６に通知し、ラッチ６は信号ｉＡＫＳＱによってリセ
ットされる迄の間その値を保持する。ラッチ６の出力信
号Ｓ６は、ＡＮＤゲート１２を介して他の優先順位の割
込要求レジスタ１１の要求レジスタ信号Ｓ１１０，Ｓ１
１１をマスクする。
ｉＲ２をカウントダウンするカウンタで、レジスタ２は
内部バス４から書込可能となっていて、スイッチ９を経
由してその内容をダウンカウンタ３に転送できる。ダウ
ンカウンタ３は、カウント値が”０”になったときラッ
チ６に通知し、ラッチ６は信号ｉＡＫＳＱによってリセ
ットされる迄の間その値を保持する。ラッチ６の出力信
号Ｓ６は、ＡＮＤゲート１２を介して他の優先順位の割
込要求レジスタ１１の要求レジスタ信号Ｓ１１０，Ｓ１
１１をマスクする。
【００１１】次にその動作について説明する。先ず説明
の便宜上、割込要求信号ｉＲ０〜ｉＲ２はそれぞれ３ビ
ットで構成され、且つ０番目の要求信号ｉＲ０が最高優
先度で、次に１番目ｉＲ１，２番目ｉＲ２と順次優先度
が低いものとする。イニシャライズをする時には、内部
バス４からレジスタ２に値”ｍ（但しｍ≠０）”が設定
されて、イニシャライズ信号ｉＮＴの入力によってラッ
チ６はリセットされる。
の便宜上、割込要求信号ｉＲ０〜ｉＲ２はそれぞれ３ビ
ットで構成され、且つ０番目の要求信号ｉＲ０が最高優
先度で、次に１番目ｉＲ１，２番目ｉＲ２と順次優先度
が低いものとする。イニシャライズをする時には、内部
バス４からレジスタ２に値”ｍ（但しｍ≠０）”が設定
されて、イニシャライズ信号ｉＮＴの入力によってラッ
チ６はリセットされる。
【００１２】ダウンカウンタ３は割込要求レジスタ１１
の内の最低順位の割込要求信号ｉＲ２のビットパルスを
入力しカウントダウンする。そのカウント値が”０”に
なると、ラッチ６をセットし、ラッチ６の”Ｑ”信号Ｓ
６はその他のビット（即ち割込要求信号ｉＲ０とｉＲ
１）と同様にＡＮＤゲート１２にそれぞれ入力され、そ
れらの割込要求レジスタ信号Ｓ１１０，Ｓ１１１をマス
クする。従って割込要求信号ｉＲ２に対応する要求レジ
スタ信号Ｓ１１２のみが優先決定ロジック１３に通知さ
れ、割込要求信号ｉＲ２の処理が可能となる。一方、ダ
ウンカウンタ３の出力信号Ｓ３はＯＲゲート８を介して
スイッチ９をオン状態にし、再びレジスタ２の内容が転
送されて、上述の動作が再度可能となる。割込要求信号
ｉＲ２の処理後は、初期設定時の優先順位に戻って割込
制御が行なわれる。
の内の最低順位の割込要求信号ｉＲ２のビットパルスを
入力しカウントダウンする。そのカウント値が”０”に
なると、ラッチ６をセットし、ラッチ６の”Ｑ”信号Ｓ
６はその他のビット（即ち割込要求信号ｉＲ０とｉＲ
１）と同様にＡＮＤゲート１２にそれぞれ入力され、そ
れらの割込要求レジスタ信号Ｓ１１０，Ｓ１１１をマス
クする。従って割込要求信号ｉＲ２に対応する要求レジ
スタ信号Ｓ１１２のみが優先決定ロジック１３に通知さ
れ、割込要求信号ｉＲ２の処理が可能となる。一方、ダ
ウンカウンタ３の出力信号Ｓ３はＯＲゲート８を介して
スイッチ９をオン状態にし、再びレジスタ２の内容が転
送されて、上述の動作が再度可能となる。割込要求信号
ｉＲ２の処理後は、初期設定時の優先順位に戻って割込
制御が行なわれる。
【００１３】同様にして割込要求信号ｉＲ０及びｉＲ１
の処理においても、割込要求レジスタ１１に書込む値を
所定の値に設定することによって、各々の割込要求ビッ
トの割込要求受付回数の重み付けが可能となり、各ビッ
トのダウンカウンタ３の値が”０”になる毎に他のビッ
ト割込要求をマスクし、各ビットの優先順位と要求回数
の二つの面から割込制御が可能となる。
の処理においても、割込要求レジスタ１１に書込む値を
所定の値に設定することによって、各々の割込要求ビッ
トの割込要求受付回数の重み付けが可能となり、各ビッ
トのダウンカウンタ３の値が”０”になる毎に他のビッ
ト割込要求をマスクし、各ビットの優先順位と要求回数
の二つの面から割込制御が可能となる。
【００１４】図２は本発明の第２の実施例のブロック図
である。優先決定ロジック１３，割込要求信号ｉＲ０〜
ｉＲ２および割込要求レジスタ１１は図１に示した第１
の実施例のブロックと同様の構成である。また、割込マ
スクレジスタ１５ａは図５の従来例のブロックと同じ
で、それに同一構成の割込マスクレジスタ１５を追加し
ている。
である。優先決定ロジック１３，割込要求信号ｉＲ０〜
ｉＲ２および割込要求レジスタ１１は図１に示した第１
の実施例のブロックと同様の構成である。また、割込マ
スクレジスタ１５ａは図５の従来例のブロックと同じ
で、それに同一構成の割込マスクレジスタ１５を追加し
ている。
【００１５】最低優先順位である２番目の割込要求信号
ｉＲ２のビットの割込要求レジスタ信号Ｓ１１でマルチ
プレクサ１４を制御して割込マスクレジスタ１５，１５
ａのマスク情報を切換えて要求信号ｉＲ２よりも優先度
の高い所定のビットをマスクする。本実施例では、ソフ
トウェアでの優先順位の変更が可能となり、さらに自由
度が増すという利点がある。
ｉＲ２のビットの割込要求レジスタ信号Ｓ１１でマルチ
プレクサ１４を制御して割込マスクレジスタ１５，１５
ａのマスク情報を切換えて要求信号ｉＲ２よりも優先度
の高い所定のビットをマスクする。本実施例では、ソフ
トウェアでの優先順位の変更が可能となり、さらに自由
度が増すという利点がある。
【００１６】図３は本発明の第３の実施例のブロック図
である。本実施例の割込制御回路は、ｎ番目の割込要求
信号ｉＲｎのパルスをカウントするアップカウンタ１
と、アップカウンタ１がカウントアップした時に通知す
る信号を保持するラッチ５と、内部バス４から書込可能
なレジスタ２と、レジスタ２の記憶内容を転送可能で割
込アクノレッジ信号ｉＮＴＡのパルスをカウントするダ
ウンカウンタ３と、そのカウント値が”０”になった情
報を保持するラッチ６と、二つのラッチ５，６の出力信
号Ｓ５，Ｓ６ａの論理積信号Ｓ１０を入力して、他の優
先度の高い割込要求レジスタ信号Ｓ１１ａ０〜Ｓ１１ａ
をマスクする（ｎ−１）ヶのＡＮＤゲート１２ａを有し
ている。
である。本実施例の割込制御回路は、ｎ番目の割込要求
信号ｉＲｎのパルスをカウントするアップカウンタ１
と、アップカウンタ１がカウントアップした時に通知す
る信号を保持するラッチ５と、内部バス４から書込可能
なレジスタ２と、レジスタ２の記憶内容を転送可能で割
込アクノレッジ信号ｉＮＴＡのパルスをカウントするダ
ウンカウンタ３と、そのカウント値が”０”になった情
報を保持するラッチ６と、二つのラッチ５，６の出力信
号Ｓ５，Ｓ６ａの論理積信号Ｓ１０を入力して、他の優
先度の高い割込要求レジスタ信号Ｓ１１ａ０〜Ｓ１１ａ
をマスクする（ｎ−１）ヶのＡＮＤゲート１２ａを有し
ている。
【００１７】アップカウンタ１はｎ番目の割込要求信号
ｉＲｎのパルスをカウントするゼロクリア可能なカウン
タで、レジスタ２は内部バス４から書込可能となってい
て、スイッチ９を経由してその内容をダウンカウンタ３
に転送できる。ダウンカウンタ３は、割込アクノリッジ
信号ｉｎＴＡのパルスをカウントする。
ｉＲｎのパルスをカウントするゼロクリア可能なカウン
タで、レジスタ２は内部バス４から書込可能となってい
て、スイッチ９を経由してその内容をダウンカウンタ３
に転送できる。ダウンカウンタ３は、割込アクノリッジ
信号ｉｎＴＡのパルスをカウントする。
【００１８】ダウンカウンタ３はカウント値がオーバー
フロー，ダウンカウンタ３はカウント値が”０”になっ
たときにそれぞれラッチ５，６に通知し、それらラッチ
５，６はリセットされる迄の間その値を保持する。ラッ
チ５，６の出力信号Ｓ５，Ｓ６ａは、ＡＮＤゲート１０
を介して他の優先順位の割込要求レジスタ１１の要求レ
ジスタ信号Ｓ１１ａ０〜Ｓ１１ａ（ｎ−１）をマスクす
る。
フロー，ダウンカウンタ３はカウント値が”０”になっ
たときにそれぞれラッチ５，６に通知し、それらラッチ
５，６はリセットされる迄の間その値を保持する。ラッ
チ５，６の出力信号Ｓ５，Ｓ６ａは、ＡＮＤゲート１０
を介して他の優先順位の割込要求レジスタ１１の要求レ
ジスタ信号Ｓ１１ａ０〜Ｓ１１ａ（ｎ−１）をマスクす
る。
【００１９】次にそのブロックの動作について説明す
る。ここで説明の便宜上、割込要求信号ｉＲ０〜ｉＲ２
はそれぞれ３ビットで構成され、且つ０番目の要求信号
ｉＲ０が最高優先度で、１番目ｉＲ１，２番目ｉＲ２と
順次優先度が低くなり、ｎ番目ｉＲｎが最低の割込要求
優先度のものとする。
る。ここで説明の便宜上、割込要求信号ｉＲ０〜ｉＲ２
はそれぞれ３ビットで構成され、且つ０番目の要求信号
ｉＲ０が最高優先度で、１番目ｉＲ１，２番目ｉＲ２と
順次優先度が低くなり、ｎ番目ｉＲｎが最低の割込要求
優先度のものとする。
【００２０】イニシャライズをする時には、内部バス４
からレジスタ２に値”ｍ（但しｍ≠０）”が設定され
て、イニシャライズ信号ｉＮＴの入力によってラッチ
５，６がリセットされ、アップカウンタ１はゼロクリア
される。
からレジスタ２に値”ｍ（但しｍ≠０）”が設定され
て、イニシャライズ信号ｉＮＴの入力によってラッチ
５，６がリセットされ、アップカウンタ１はゼロクリア
される。
【００２１】アップカウンタ１は割込要求レジスタ１１
に入力するｎ番目の割込要求信号ｉＲｎのビットパルス
を入力しカウントアップする。そのカウント値がオーバ
ーフローすると、ラッチ５がセットされて、その”Ｑ”
信号Ｓ５によってアップカウンタ１はそゼロクリアされ
る。一方、反転”Ｑ”信号ＲＳ５はＯＲゲート７の一方
の入力端を介してアップカウンタのＣ端に送られる。
に入力するｎ番目の割込要求信号ｉＲｎのビットパルス
を入力しカウントアップする。そのカウント値がオーバ
ーフローすると、ラッチ５がセットされて、その”Ｑ”
信号Ｓ５によってアップカウンタ１はそゼロクリアされ
る。一方、反転”Ｑ”信号ＲＳ５はＯＲゲート７の一方
の入力端を介してアップカウンタのＣ端に送られる。
【００２２】また、ダウンカウンタ３は図５に示したマ
イクロプロセッサ１６から割込アクノリッジ信号ｉＮＴ
Ａのパルスをカウントする。そのカウント値が”０”に
なると、ラッチ６をセットし、その反転”Ｑ”信号Ｓ６
はＡＮＤゲート１０の他方の入力端に入力する。また、
そのときスイッチ９はＯＲゲート８の出力信号Ｓ８によ
って、オン状態となり、再度ダウンカウンタ３に値”
ｍ”が設定される。
イクロプロセッサ１６から割込アクノリッジ信号ｉＮＴ
Ａのパルスをカウントする。そのカウント値が”０”に
なると、ラッチ６をセットし、その反転”Ｑ”信号Ｓ６
はＡＮＤゲート１０の他方の入力端に入力する。また、
そのときスイッチ９はＯＲゲート８の出力信号Ｓ８によ
って、オン状態となり、再度ダウンカウンタ３に値”
ｍ”が設定される。
【００２３】ＡＮＤゲート１０の出力信号Ｓ１０はｎ番
目の割込要求信号ｉＲｎ以外の割込要求信号Ｓ１１ａ０
〜Ｓ１１ａ（ｎ−１）のそれぞれとの論理積になってお
り、アップカウンタ１のオーバーフローまたはダウンカ
ウンタ３の値”０”のどちらかの条件で割込要求信号ｉ
Ｒｎよりも上位の優先順位の割込レジスタ要求信号を全
てマスクしてしまい、従って要求レジスタ信号Ｓ１１ｓ
ｎのみが入力するので、最低に設定されていた優先度の
要求信号ｉＲｎの処理が可能となる。
目の割込要求信号ｉＲｎ以外の割込要求信号Ｓ１１ａ０
〜Ｓ１１ａ（ｎ−１）のそれぞれとの論理積になってお
り、アップカウンタ１のオーバーフローまたはダウンカ
ウンタ３の値”０”のどちらかの条件で割込要求信号ｉ
Ｒｎよりも上位の優先順位の割込レジスタ要求信号を全
てマスクしてしまい、従って要求レジスタ信号Ｓ１１ｓ
ｎのみが入力するので、最低に設定されていた優先度の
要求信号ｉＲｎの処理が可能となる。
【００２４】割込要求信号ｉＲｎが処理された後は、当
初から設定されていた割込要求信号ｉＲ０の優先順位が
最高位で要求信号ｉＲｎが最低位である所定の順位に戻
って割込制御が行われる。
初から設定されていた割込要求信号ｉＲ０の優先順位が
最高位で要求信号ｉＲｎが最低位である所定の順位に戻
って割込制御が行われる。
【００２５】図４は本発明の第４の実施例のブロック図
である。アップカウンタ１，ダウンカウンタ３，ラッチ
５および６とＡＮＤゲート１０は図３に示した第３の実
施例のブロックと同様の構成である。割込マスクレジス
タ１５，１５ａは図２に示した第２の実施例のブロック
と同様の構成で、従って本実施例の効果も第２の実施例
の場合と同様である。
である。アップカウンタ１，ダウンカウンタ３，ラッチ
５および６とＡＮＤゲート１０は図３に示した第３の実
施例のブロックと同様の構成である。割込マスクレジス
タ１５，１５ａは図２に示した第２の実施例のブロック
と同様の構成で、従って本実施例の効果も第２の実施例
の場合と同様である。
【００２６】
【発明の効果】以上説明したように本発明は、外部から
の割込要求信号のパルス数または割込アクノリッジ信号
をモニタリングすることによって、周辺装置の要求頻度
およびマイクロプレッサの割込み処理頻度を考慮して一
時的にまたは自動的に割込優先順位の変更ができ、より
きめの細かい割込制御ができる効果がある。
の割込要求信号のパルス数または割込アクノリッジ信号
をモニタリングすることによって、周辺装置の要求頻度
およびマイクロプレッサの割込み処理頻度を考慮して一
時的にまたは自動的に割込優先順位の変更ができ、より
きめの細かい割込制御ができる効果がある。
【図１】本発明の第１の実施例のブロック図である。
【図２】本発明の第２の実施例のブロック図である。
【図３】本発明の第３の実施例のブロック図である。
【図４】本発明の第４の実施例のブロック図である。
【図５】従来の論理集積回路の一例のブロック図であ
る。
る。
【図６】図５の割込制御回路の入力部の１ビット分のブ
ロック図である。
ロック図である。
【図７】図４，５のブロックの動作を説明するための各
信号のタイムチャートである。
信号のタイムチャートである。
１ アップカウンタ ２ レジスタ ３ ダウンカウンタ ４ 内部バス ５，６，６ａ，２０，２２ ラッチ ７，８ ＯＲゲート ９ スイッチ １０，１２，１２ａ ＡＮＤゲート １１，１１ａ 割込要求レジスタ １３ 優先決定レジスタ １４ マルチプレクサ １５，１５ａ 割込マスクレジスタ ２１ エッジ検出回路 ｉＲ０〜ｉＲｎ ０番目〜ｎ番目の割込要求信号 ｉＡＫＳＱ ｉＡＫＳＱ信号 ｉＮＴＡ 割込アクノリッジ信号 ｉＮＩＴ イニシャライズ信号 Ｓ５，Ｓ６，Ｓ６ａ ラッチ出力信号 Ｓ８ ＯＲゲート出力信号 Ｓ１０ ＡＮＤゲート出力信号 Ｓ１１０〜Ｓ１１２，Ｓ１１ａ０〜Ｓ１１ａｎ 割込
要求レジスタ信号 ＲＳ５ 反転ラッチ出力信号
要求レジスタ信号 ＲＳ５ 反転ラッチ出力信号
Claims (2)
- 【請求項１】 マイクロプロセッサと割込制御回路を有
する半導体の論理集積回路において、前記割込制御回路
が、内部バスから書込可能なレジスタと、該レジスタの
内容を転送可能で割込要求信号のパルスをカウントする
ダウンカウンタと、そのカウント値が”０”である情報
を保持するラッチと、該ラッチの出力信号によって割込
処理優先度を変更する論理回路とを有することを特徴と
する論理集積回路。 - 【請求項２】 マイクロプロセッサと割込制御回路を有
する半導体の論理集積回路において、前記割込制御回路
が、割込要求信号のパルスをカウントするクリア可能な
アップカウンタと、該アップカウンタがカウントアップ
した時に通知する信号を保持する第１のラッチと、内部
バスから書込可能なレジスタと、該レジスタの内容を転
送可能でかつ割込アクノレッジ信号のパルスをカウント
するダウンカウンタと、そのカウント値が”０”である
情報を保持する第２のラッチと、前記第１および第２の
ラッチの出力信号の論理積信号入力して他の優先度の高
い割込要求レジスタ信号をマスクする論理回路とを有す
ることを特徴とする論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271792A JPH05210514A (ja) | 1992-01-28 | 1992-01-28 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1271792A JPH05210514A (ja) | 1992-01-28 | 1992-01-28 | 論理集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05210514A true JPH05210514A (ja) | 1993-08-20 |
Family
ID=11813189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1271792A Withdrawn JPH05210514A (ja) | 1992-01-28 | 1992-01-28 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05210514A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308518B2 (en) | 2004-03-30 | 2007-12-11 | Nec Electronics Corporation | Interrupt controlling circuit |
-
1992
- 1992-01-28 JP JP1271792A patent/JPH05210514A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7308518B2 (en) | 2004-03-30 | 2007-12-11 | Nec Electronics Corporation | Interrupt controlling circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990408 |