JP2844656B2 - 割込制御回路 - Google Patents
割込制御回路Info
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- JP2844656B2 JP2844656B2 JP1100413A JP10041389A JP2844656B2 JP 2844656 B2 JP2844656 B2 JP 2844656B2 JP 1100413 A JP1100413 A JP 1100413A JP 10041389 A JP10041389 A JP 10041389A JP 2844656 B2 JP2844656 B2 JP 2844656B2
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- JP
- Japan
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- interrupt
- signal
- interrupt request
- register
- counter
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Links
- 230000000873 masking effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 2
- 238000003708 edge detection Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は割込制御回路割込制御回路に関する。
従来の割込制御回路について図面を参照して詳細に説
明する。
明する。
第３図は従来の割込制御回路の一例詠を示すブロック
図である。
図である。
割込要求信号11は通常複数本存在し、各々に装置等が
接続されており、各装置からの割込要求は割込要求レジ
スタ10に記憶される。
接続されており、各装置からの割込要求は割込要求レジ
スタ10に記憶される。
複数の割込要求が発生した場合、優先決定ロジック９
がイニシャライズ時に各々のビットに与えられた優先度
を判断し、かつ割込マスクレジスタ14に記憶されている
マスクビット情報にもとづいて、どのビットを最優先に
処理するかを決定する。
がイニシャライズ時に各々のビットに与えられた優先度
を判断し、かつ割込マスクレジスタ14に記憶されている
マスクビット情報にもとづいて、どのビットを最優先に
処理するかを決定する。
マイクロプロセッサ101に対する割込要求は、コント
ロールロジック104を経由して、割込信号109によって通
知される。
ロールロジック104を経由して、割込信号109によって通
知される。
マイクロプロセッサ101は、割込を受け付けて良いと
判断すると、割込アクノリッジ信号108を割込制御回路1
00に出力する。
判断すると、割込アクノリッジ信号108を割込制御回路1
00に出力する。
割込アクノリッジ信号108を受け取ると、割込制御回
路100はデータバスブッファ103よりデータバス112を経
由して、その時点で最も優先度の高い割込ルーチンアド
レスを出力し、マイクロプロセッサ101に通知する。
路100はデータバスブッファ103よりデータバス112を経
由して、その時点で最も優先度の高い割込ルーチンアド
レスを出力し、マイクロプロセッサ101に通知する。
第４図は第３図に示す割込要求レジスタの１ビット分
を示す回路図である。
を示す回路図である。
割込要求入力部の１ビット分で割込要求信号１は、そ
の立上りをエッジ検出回路118で検出し、割込要求レジ
スタ10にラッチされ、コントロールロジック104に通知
される。
の立上りをエッジ検出回路118で検出し、割込要求レジ
スタ10にラッチされ、コントロールロジック104に通知
される。
第５図は第３図に示す割込制御回路の動作を説明する
ためのタイムチャートである。
ためのタイムチャートである。
上述した従来の割込制御回路は、優先順位の高い割込
要求から処理するようになっているので、もし優先順位
の高い割込要求が常に連続して入力されると、それより
も優先順位の低い割込要求はいつまでも処理されないと
いう欠点があった。
要求から処理するようになっているので、もし優先順位
の高い割込要求が常に連続して入力されると、それより
も優先順位の低い割込要求はいつまでも処理されないと
いう欠点があった。
本発明の割込制御回路は、複数の割込み要求入力線を
有し、中央処理装置に対する１本の割込み要求入力線と
中央処理装置からの割込み要求アクノリッジ信号線とに
よって割込み制御を行うものであって、割込み要求入力
線に入力される割込み要求入力信号パルスをカウント
し、一致信号に応答してリセットされるカウンタと、内
部バスから書込み可能なレジスタと、前記カウンタの出
力信号と前記レジスタの内容とを比較して一致している
場合に一致信号を前記カウンタに向けて送出するコンパ
レータと、前記中央処理装置からの前記割込みアクノリ
ッジ信号に応答して前記一致信号を保持する一方、その
出力信号によって前記割込み要求入力信号線よりも優先
順位の高い割込み要求をマスクするラッチと含んで構成
される。
有し、中央処理装置に対する１本の割込み要求入力線と
中央処理装置からの割込み要求アクノリッジ信号線とに
よって割込み制御を行うものであって、割込み要求入力
線に入力される割込み要求入力信号パルスをカウント
し、一致信号に応答してリセットされるカウンタと、内
部バスから書込み可能なレジスタと、前記カウンタの出
力信号と前記レジスタの内容とを比較して一致している
場合に一致信号を前記カウンタに向けて送出するコンパ
レータと、前記中央処理装置からの前記割込みアクノリ
ッジ信号に応答して前記一致信号を保持する一方、その
出力信号によって前記割込み要求入力信号線よりも優先
順位の高い割込み要求をマスクするラッチと含んで構成
される。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
カウンタ１は、割込要求信号11をカウントし、ゼロク
リア可能である。
リア可能である。
レジスタ２は、内部バス３から書込み可能となってい
る。
る。
コンパレータ４は、カウンタ１とレジスタ２の内容を
比較し、両者が一致した場合論理“1"を出力し、▲
▼に制御されたトランスファ12を経由してラッチ６
に入力される。
比較し、両者が一致した場合論理“1"を出力し、▲
▼に制御されたトランスファ12を経由してラッチ６
に入力される。
制御信号線７はカウンタ１のゼロクリア信号と論理積
がとられ、制御信号７′は割込要求レジスタ10の出力線
８と論理積がとられており（iRnを除く）、優先決定ロ
ジック９に入力される。
がとられ、制御信号７′は割込要求レジスタ10の出力線
８と論理積がとられており（iRnを除く）、優先決定ロ
ジック９に入力される。
次に、動作について説明する。
割込要求信号11のうち、iR0が最高優先度,iR1,iR2と
順次低次の優先度が割当てられ、iRnを最低優先度に有
するものとする。
順次低次の優先度が割当てられ、iRnを最低優先度に有
するものとする。
イニシャライズ時に内部バス３よりレジスタ２に値
“m"（ｍ≠０）が設定され、カウンタ１はゼロクリアさ
れる。
“m"（ｍ≠０）が設定され、カウンタ１はゼロクリアさ
れる。
カウンタ１は、割込要求信号線iRnに接続されてお
り、割込要求信号線iRnに入力される信号パルスをカウ
ントする。
り、割込要求信号線iRnに入力される信号パルスをカウ
ントする。
カウンタ１とレジスタ２の内容は、コンパレータ４に
入力され、比較され、両者の内容が一致すると一致信号
線５に論理“1"を出力する。
入力され、比較され、両者の内容が一致すると一致信号
線５に論理“1"を出力する。
すると１回目の▲▼が、論理“0"の時間にそ
のデータはラッチ６に保持され、かつ制御信号線７はカ
ウンタ１をゼロクリア、かつ制御信号線７′はiR0からi
Rn-1の割込要求レジスタ10の出力を、すべてマスクして
しまう。
のデータはラッチ６に保持され、かつ制御信号線７はカ
ウンタ１をゼロクリア、かつ制御信号線７′はiR0からi
Rn-1の割込要求レジスタ10の出力を、すべてマスクして
しまう。
したがって、その時点でiRnは最高優先度となり、割
込処理は始まる。
込処理は始まる。
２回目の▲▼が入力されたときは、すでにコ
ンパレータ４は不一致を検出し、一致信号線５に論理
“0"が出力されており、iR0からiRn-1の割込要求マスク
は解除されており、iRnの割込処理ルーチンが終了時点
で通常の優先順位に復帰している。
ンパレータ４は不一致を検出し、一致信号線５に論理
“0"が出力されており、iR0からiRn-1の割込要求マスク
は解除されており、iRnの割込処理ルーチンが終了時点
で通常の優先順位に復帰している。
以上の動作を繰返すことにより、割込処理要求を制御
する。
する。
第２図は本発明の第２の実施例を示すブロック図であ
る。
る。
コンパレータ4,一致信号線5,▲▼に制御され
たトランスファ12,ラッチ6,制御信号線7,7′までは第１
の実施例と同様である。
たトランスファ12,ラッチ6,制御信号線7,7′までは第１
の実施例と同様である。
割込マスクレジスタ14は、従来例で説明したもので、
割込マスクレジスタ13を追加し、割込マスクレジスタ1
3,14の制御情報を制御信号線7,7′によってマルチプレ
クサ15で切換える。
割込マスクレジスタ13を追加し、割込マスクレジスタ1
3,14の制御情報を制御信号線7,7′によってマルチプレ
クサ15で切換える。
この実施例では、割込マスクレジスタ13を追加するこ
とによって、ソフトウエアで自由に優先度を変更でき
る。
とによって、ソフトウエアで自由に優先度を変更でき
る。
本発明の割込制御回路は、割込要求信号のパルス数を
モニタリングすることにより、自動的に優先度の低い割
込要求を処理し、再度優先順位の高いものから処理する
よう復帰できるという効果がある。
モニタリングすることにより、自動的に優先度の低い割
込要求を処理し、再度優先順位の高いものから処理する
よう復帰できるという効果がある。
第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図、第４図は第３図に示す割
込要求レジスタの１ビット分を示す回路図、第５図は第
３図に示す割込制御回路の動作を説明するためのタイム
チャートである。 １……カウンタ、２……レジスタ、３……内部バス、４
……コンパレータ、５……一致信号線、６……ラッチ、
７……制御信号線、９……優先決定ロジック、10……割
込要求レジスタ、11……割込要求信号。
図は本発明の第２の実施例を示すブロック図、第３図は
従来の一例を示すブロック図、第４図は第３図に示す割
込要求レジスタの１ビット分を示す回路図、第５図は第
３図に示す割込制御回路の動作を説明するためのタイム
チャートである。 １……カウンタ、２……レジスタ、３……内部バス、４
……コンパレータ、５……一致信号線、６……ラッチ、
７……制御信号線、９……優先決定ロジック、10……割
込要求レジスタ、11……割込要求信号。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G06F 9/46,13/24,13/26,13/30 G06F 13/34,13/362
Claims (1)
- 【請求項１】複数の割込み要求入力線を有し、中央処理
装置に対する１本の割込み要求入力線と中央処理装置か
らの割込み要求アクノリッジ信号線とによって割込み制
御を行うものであって、割込み要求入力線に入力される
割込み要求入力信号パルスをカウントし、一致信号に応
答してリセットされるカウンタと、内部バスから書込み
可能なレジスタと、前記カウンタの出力信号と前記レジ
スタの内容とを比較して一致している場合に一致信号を
前記カウンタに向けて送出するコンパレータと、前記中
央処理装置からの前記割込みアクノリッジ信号に応答し
て前記一致信号を保持する一方、その出力信号によって
前記割込み要求入力信号線よりも優先順位の高い割込み
要求をマスクするラッチとを含むことを特徴とする割込
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100413A JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1100413A JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278341A JPH02278341A (ja) | 1990-11-14 |
| JP2844656B2 true JP2844656B2 (ja) | 1999-01-06 |
Family
ID=14273297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1100413A Expired - Lifetime JP2844656B2 (ja) | 1989-04-19 | 1989-04-19 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2844656B2 (ja) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55103657A (en) * | 1979-02-05 | 1980-08-08 | Hitachi Ltd | Priority circuit |
| JPS5739441A (en) * | 1980-08-19 | 1982-03-04 | Nec Corp | Interruption priority deciding system |
| JPS6073747A (ja) * | 1983-09-29 | 1985-04-25 | Fujitsu Ltd | 情報処理装置 |
| JPS633341A (ja) * | 1986-06-23 | 1988-01-08 | Matsushita Electric Ind Co Ltd | 優先制御処理方法 |
| JPS63211438A (ja) * | 1987-02-27 | 1988-09-02 | Nec Corp | 割込み制御回路 |
-
1989
- 1989-04-19 JP JP1100413A patent/JP2844656B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278341A (ja) | 1990-11-14 |
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