JPH06175861A - 割込制御回路 - Google Patents
割込制御回路Info
- Publication number
- JPH06175861A JPH06175861A JP32513392A JP32513392A JPH06175861A JP H06175861 A JPH06175861 A JP H06175861A JP 32513392 A JP32513392 A JP 32513392A JP 32513392 A JP32513392 A JP 32513392A JP H06175861 A JPH06175861 A JP H06175861A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- register
- control circuit
- interruption
- request
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】周辺装置からの割込要求状況に応じた割込処理
内容を選択可能とする。 【構成】それぞれ割込優先レベルに対応した第一および
第二の割込ベクタアドレスを記憶する割込ベクタレジス
タ９，９Ａを備える。内部バス１から値ｍが設定される
レジスタ２を備える。レジスタ２からの値ｍが設定され
第一の割込要求の入力毎にダウンカウントするカウンタ
４を備える。カウンタ４の値が０になったことを示す零
信号を保持するラッチ６を備える。ラッチ６の出力Ｑに
より割込ベクタレジスタ９，９Ａのいずれか一方を選択
するマルチプレクサ８を備える。
内容を選択可能とする。 【構成】それぞれ割込優先レベルに対応した第一および
第二の割込ベクタアドレスを記憶する割込ベクタレジス
タ９，９Ａを備える。内部バス１から値ｍが設定される
レジスタ２を備える。レジスタ２からの値ｍが設定され
第一の割込要求の入力毎にダウンカウントするカウンタ
４を備える。カウンタ４の値が０になったことを示す零
信号を保持するラッチ６を備える。ラッチ６の出力Ｑに
より割込ベクタレジスタ９，９Ａのいずれか一方を選択
するマルチプレクサ８を備える。
Description
【０００１】
【産業上の利用分野】本発明は割込制御回路に関し、特
にマイクロプロセッサシステムの割込制御回路に関す
る。
にマイクロプロセッサシステムの割込制御回路に関す
る。
【０００２】
【従来の技術】従来のこの種の割込制御回路２０は、図
２に示すように、内部バス１と、割込ベクタ情報を格納
した割込ベクタレジスタ９と、割込制御回路２０の動作
を制御する制御ロジック１０と、複数の周辺機器からの
割込要求ＩＲｎ（ｎ＝０，１，２，…）を格納する割込
要求レジスタ１３と、割込要求ＩＲｎの優先度を決定す
る優先決定ロジック１４と、イニシャライズ／コマンド
ワード用のレジスタ群１５と、マスクビット情報を記憶
した割込マスクレジスタ１６と、リード／ライトコント
ロール１７と、データバスバッファ１８とを備え、リー
ド信号線とライト信号線とデータバスと割込信号と割込
アクノリッジ信号線とによりマイクロプロセッサ１９と
接続されていた。
２に示すように、内部バス１と、割込ベクタ情報を格納
した割込ベクタレジスタ９と、割込制御回路２０の動作
を制御する制御ロジック１０と、複数の周辺機器からの
割込要求ＩＲｎ（ｎ＝０，１，２，…）を格納する割込
要求レジスタ１３と、割込要求ＩＲｎの優先度を決定す
る優先決定ロジック１４と、イニシャライズ／コマンド
ワード用のレジスタ群１５と、マスクビット情報を記憶
した割込マスクレジスタ１６と、リード／ライトコント
ロール１７と、データバスバッファ１８とを備え、リー
ド信号線とライト信号線とデータバスと割込信号と割込
アクノリッジ信号線とによりマイクロプロセッサ１９と
接続されていた。
【０００３】次に、従来の割込制御回路の動作について
説明する。
説明する。
【０００４】図３は、従来の割込制御回路のタイムチャ
ートである。
ートである。
【０００５】複数の周辺装置からの割込要求ＩＲは割込
制御回路２０の割込要求レジスタ１３に記憶される。複
数の割込要求が発生した場合、優先決定ロジック１４
が、イニシャライズ時に割込要求ＩＲｎの各々に与えら
れた優先度を判断し、さらに割込マスクレジスタ１６に
記憶されているマスクビット情報に基づいて最優先に処
理すべき割込要求を決定する。マイクロプロセッサ１９
に対する割込要求信号ＩＮＴは、制御ロジック１０を経
由して割込信号線によって通知される。
制御回路２０の割込要求レジスタ１３に記憶される。複
数の割込要求が発生した場合、優先決定ロジック１４
が、イニシャライズ時に割込要求ＩＲｎの各々に与えら
れた優先度を判断し、さらに割込マスクレジスタ１６に
記憶されているマスクビット情報に基づいて最優先に処
理すべき割込要求を決定する。マイクロプロセッサ１９
に対する割込要求信号ＩＮＴは、制御ロジック１０を経
由して割込信号線によって通知される。
【０００６】マイクロプロセッサ１９は割込要求が受付
可能と判断すると、割込アクノリッジ信号ＩＮＴＡを割
込制御回路２０に出力する。割込制御回路２０は割込ア
クノリッジ信号ＩＮＴＡを受取るとデータバスバッファ
１８よりデータバスＤＢを経由してその時点で最も優先
度の高い割込ベクタ、すなわち、割込処理ルーチンの先
頭アドレスを出力して、マイクロプロセッサ１９に通知
し、マイクロプロセッサ１９は割込処理を開始する。
可能と判断すると、割込アクノリッジ信号ＩＮＴＡを割
込制御回路２０に出力する。割込制御回路２０は割込ア
クノリッジ信号ＩＮＴＡを受取るとデータバスバッファ
１８よりデータバスＤＢを経由してその時点で最も優先
度の高い割込ベクタ、すなわち、割込処理ルーチンの先
頭アドレスを出力して、マイクロプロセッサ１９に通知
し、マイクロプロセッサ１９は割込処理を開始する。
【０００７】図４は、割込要求レジスタ１３の１ビット
分を示す図で、割込要求ＩＲｎの立上りエッジをエッジ
検出回路１１で検出し、ラッチ３１にデータを保持し、
ラッチ１２を介して優先決定ロジック１４に通知され
る。ラッチ３１，１２のそれぞれのリセット信号ＩＡＱ
およびＲＧは、割込アクノリッジ信号ＩＮＴＡにより制
御ロジック１０で生成される。
分を示す図で、割込要求ＩＲｎの立上りエッジをエッジ
検出回路１１で検出し、ラッチ３１にデータを保持し、
ラッチ１２を介して優先決定ロジック１４に通知され
る。ラッチ３１，１２のそれぞれのリセット信号ＩＡＱ
およびＲＧは、割込アクノリッジ信号ＩＮＴＡにより制
御ロジック１０で生成される。
【０００８】図５は割込ベクタレジスタ９のビット構成
を示す図である。
を示す図である。
【０００９】上記割込ベクタは、図６に示すように、イ
ニシャライズ時に上位５ビット分の情報を記憶した割込
ベクタレジスタ９の上位５ビットＤ７〜Ｄ３と、受付け
られた割込要求の割込レベルに応答した制御ロジック１
０の指定により出力される下位３ビットＤ２〜Ｄ０とか
ら成る。
ニシャライズ時に上位５ビット分の情報を記憶した割込
ベクタレジスタ９の上位５ビットＤ７〜Ｄ３と、受付け
られた割込要求の割込レベルに応答した制御ロジック１
０の指定により出力される下位３ビットＤ２〜Ｄ０とか
ら成る。
【００１０】表１は、割込レベルと割込ベクタとの対応
を示す。
を示す。
【００１１】
【表１】
【００１２】
【発明が解決しようとする課題】上述した従来の割込制
御回路は、マイクロプロセッサから割込制御の受付可能
の通知があるときに、受け付けられた割込レベルに対応
する割込ベクタは、イニシャライズ時に割込ベクタレジ
スタに格納された値で一律に決まるため、マイクロプロ
セッサシステム自体をリセットしない限り変更不可能で
あるという欠点があった。
御回路は、マイクロプロセッサから割込制御の受付可能
の通知があるときに、受け付けられた割込レベルに対応
する割込ベクタは、イニシャライズ時に割込ベクタレジ
スタに格納された値で一律に決まるため、マイクロプロ
セッサシステム自体をリセットしない限り変更不可能で
あるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の割込制御回路
は、それぞれマイクロプロセッサに供給する割込要求の
割込優先レベルに対応した割込処理ルーチンの先頭アド
レスである第一および第二の割込ベクタアドレスを記憶
する第一および第二の割込ベクタレジスタと、内部バス
から第一の値が設定され前記第一の割込要求の入力毎に
ダウンカウントする計数手段と、前記計数手段の値が０
になったことを示す零信号により前記第一および第二の
割込ベクタレジスタのいずれか一方を選択する割込ベク
タレジスタ選択手段とを備えて構成されている。
は、それぞれマイクロプロセッサに供給する割込要求の
割込優先レベルに対応した割込処理ルーチンの先頭アド
レスである第一および第二の割込ベクタアドレスを記憶
する第一および第二の割込ベクタレジスタと、内部バス
から第一の値が設定され前記第一の割込要求の入力毎に
ダウンカウントする計数手段と、前記計数手段の値が０
になったことを示す零信号により前記第一および第二の
割込ベクタレジスタのいずれか一方を選択する割込ベク
タレジスタ選択手段とを備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の割込制御回路２１の一実施
例を示すブロック図である。
例を示すブロック図である。
【００１６】本実施例の割込制御回路は、図１に示すよ
うに、従来と同様の内部バス１と、割込ベクタレジスタ
９と、制御ロジック１０と、割込要求レジスタ１３と、
優先決定ロジック１４と、レジスタ群１５と、割込マス
クレジスタ１６と、リード／ライトコントロール１７
と、データバスバッファ１８とに加えて、内部バス１か
ら書込可能なレジスタ２と、スイッチ３と、レジスタ２
で設定された数値を割込要求の入力毎にカウントダウン
するカウンタ４と、オア回路５と、カウンタ４が０にな
ったときセットされリセット信号ＩＡＱでリセットされ
るラッチ６と、ラッチ６の出力Ｑで制御され割込ベクタ
レジスタ９，９Ａを切替えるマルチプレクサ８と、第二
の割込ベクタレジスタ９Ａとを備える。
うに、従来と同様の内部バス１と、割込ベクタレジスタ
９と、制御ロジック１０と、割込要求レジスタ１３と、
優先決定ロジック１４と、レジスタ群１５と、割込マス
クレジスタ１６と、リード／ライトコントロール１７
と、データバスバッファ１８とに加えて、内部バス１か
ら書込可能なレジスタ２と、スイッチ３と、レジスタ２
で設定された数値を割込要求の入力毎にカウントダウン
するカウンタ４と、オア回路５と、カウンタ４が０にな
ったときセットされリセット信号ＩＡＱでリセットされ
るラッチ６と、ラッチ６の出力Ｑで制御され割込ベクタ
レジスタ９，９Ａを切替えるマルチプレクサ８と、第二
の割込ベクタレジスタ９Ａとを備える。
【００１７】次に本実施例の動作について説明する。
【００１８】まず、イニシャライズ時に、内部バス１よ
りレジスタ２に値ｍ（ｍ≠０）が設定され、イニシャラ
イズ信号入力によってラッチ６はリセットされる。割込
要求レジスタ１３の割込要求ＩＲ０からの割込要求の入
力毎にカウンタ４は設定値ｍをカウントダウンする。カ
ウンタ４のカウント値が０になると、ラッチ６をセット
し、ラッチ６の出力Ｑはマルチプレクサ８を制御する。
これにより、割込ベクタレジスタ９から割込ベクタレジ
スタ９Ａへ切替えられ、割込ベクタレジスタ９Ａのその
時の優先レベルに応じた割込ベクタが制御ロジック１０
に転送される。次にリセット信号ＩＡＱの立上がりによ
ってラッチ６はリセットされ、制御ロジック１０には割
込ベクタレジスタ９のデータが転送可能となる。一方、
カウンタ４の出力はスイッチ３をオンにし、再度レジス
タ２の内容ｍが転送され上述の動作が繰返される。した
がって、レジスタ２に書込む値と割込要求ＩＲ０の回数
とが一致する毎に、通常の割込要求ＩＲ０のときと異な
る割込ベクタがプロセッサ１９に転送され、通常と異な
る割込処理ルーチンが実行可能となる。
りレジスタ２に値ｍ（ｍ≠０）が設定され、イニシャラ
イズ信号入力によってラッチ６はリセットされる。割込
要求レジスタ１３の割込要求ＩＲ０からの割込要求の入
力毎にカウンタ４は設定値ｍをカウントダウンする。カ
ウンタ４のカウント値が０になると、ラッチ６をセット
し、ラッチ６の出力Ｑはマルチプレクサ８を制御する。
これにより、割込ベクタレジスタ９から割込ベクタレジ
スタ９Ａへ切替えられ、割込ベクタレジスタ９Ａのその
時の優先レベルに応じた割込ベクタが制御ロジック１０
に転送される。次にリセット信号ＩＡＱの立上がりによ
ってラッチ６はリセットされ、制御ロジック１０には割
込ベクタレジスタ９のデータが転送可能となる。一方、
カウンタ４の出力はスイッチ３をオンにし、再度レジス
タ２の内容ｍが転送され上述の動作が繰返される。した
がって、レジスタ２に書込む値と割込要求ＩＲ０の回数
とが一致する毎に、通常の割込要求ＩＲ０のときと異な
る割込ベクタがプロセッサ１９に転送され、通常と異な
る割込処理ルーチンが実行可能となる。
【００１９】本実施例では、説明の簡略のため割込要求
ＩＲ０のみの回数をカウントするようなハードウェアの
構成としたが、ＩＲ２からＩＲｎまで同様の構成にする
事も可能である。その場合、各々のラッチ出力をＯＲ回
路に接続すれば良い。
ＩＲ０のみの回数をカウントするようなハードウェアの
構成としたが、ＩＲ２からＩＲｎまで同様の構成にする
事も可能である。その場合、各々のラッチ出力をＯＲ回
路に接続すれば良い。
【００２０】また、割込要求とマイクロプロセッサから
の割込アクノリッジとの論理和をダウンカウント信号と
して入力することにより、割込要求回数と割込処理回数
の両方をモニタリングすることも、本発明の主旨を逸脱
しない限り適用できることは勿論である。
の割込アクノリッジとの論理和をダウンカウント信号と
して入力することにより、割込要求回数と割込処理回数
の両方をモニタリングすることも、本発明の主旨を逸脱
しない限り適用できることは勿論である。
【００２１】
【発明の効果】以上説明したように、本発明の割込制御
回路は、それぞれ割込優先レベル対応の第一および第二
の割込ベクタアドレスを記憶する第一，第二の割込ベク
タレジスタと、内部バスからの設定値を第一の割込要求
の入力毎にダウンカウントするカウンタと、このカウン
タの零信号出力に応答して第一，第二の割込ベクタレジ
スタのいずれか一方を選択する選択手段とを備えること
により、上記設定値と第一のすなわち通常の割込要求の
回数とが一致する毎に通常の割込要求のときとは異なる
割込処理ルーチンが実行可能となるので、周辺装置から
の割込要求状況に応じた割込処理内容を選択可能とする
効果がある。
回路は、それぞれ割込優先レベル対応の第一および第二
の割込ベクタアドレスを記憶する第一，第二の割込ベク
タレジスタと、内部バスからの設定値を第一の割込要求
の入力毎にダウンカウントするカウンタと、このカウン
タの零信号出力に応答して第一，第二の割込ベクタレジ
スタのいずれか一方を選択する選択手段とを備えること
により、上記設定値と第一のすなわち通常の割込要求の
回数とが一致する毎に通常の割込要求のときとは異なる
割込処理ルーチンが実行可能となるので、周辺装置から
の割込要求状況に応じた割込処理内容を選択可能とする
効果がある。
【図１】本発明の割込制御回路の一実施例を示すブロッ
ク図である。
ク図である。
【図２】従来の割込制御回路の一例を示すブロック図で
ある。
ある。
【図３】従来の割込制御回路における動作の一例を示す
タイムチャートである。
タイムチャートである。
【図４】図２の割込要求レジスタの１ビット分の構成を
示すブロック図である。
示すブロック図である。
【図５】図２の割込ベクタレジスタのビット構成図であ
る。
る。
１ 内部バス ２ レジスタ ３ スイッチ ４ カウンタ ５ オア回路 ６，１２，３１ ラッチ ８ マルチプレクサ ９，９Ａ 割込ベクタレジスタ １０ 制御ロジック １１ エッジ検出回路 １３ 割込要求レジスタ １４ 優先決定ロジック １５ レジスタ群 １６ 割込マスクレジスタ １７ リード／ライトコントロール １８ データバッファ １９ マイクロプロセッサ ２０，２１ 割込制御回路
Claims (2)
- 【請求項１】 それぞれマイクロプロセッサに供給する
割込要求の割込優先レベルに対応した割込処理ルーチン
の先頭アドレスである第一および第二の割込ベクタアド
レスを記憶する第一および第二の割込ベクタレジスタ
と、 内部バスから第一の値が設定される前記第一の値が設定
され第一の割込要求の入力毎にダウンカウントする計数
手段と、 前記計数手段の値が０になったことを示す零信号により
前記第一および第二の割込ベクタレジスタのいずれか一
方を選択する割込ベクタレジスタ選択手段とを備えるこ
とを特徴とする割込制御回路。 - 【請求項２】 前記計数手段の前記カウントダウンが前
記第一の割込要求の入力と前記マイクロプロセッサから
の割込受付可能を示す割込アクノリッジ信号との論理和
により行なわれることを特徴とする請求項１記載の割込
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32513392A JPH06175861A (ja) | 1992-12-04 | 1992-12-04 | 割込制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32513392A JPH06175861A (ja) | 1992-12-04 | 1992-12-04 | 割込制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06175861A true JPH06175861A (ja) | 1994-06-24 |
Family
ID=18173439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32513392A Pending JPH06175861A (ja) | 1992-12-04 | 1992-12-04 | 割込制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06175861A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394455B1 (ko) * | 1995-10-13 | 2003-10-17 | 삼성중공업 주식회사 | 다중인터럽트처리장치및방법 |
-
1992
- 1992-12-04 JP JP32513392A patent/JPH06175861A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100394455B1 (ko) * | 1995-10-13 | 2003-10-17 | 삼성중공업 주식회사 | 다중인터럽트처리장치및방법 |
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