JPH04337869A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH04337869A JPH04337869A JP3109506A JP10950691A JPH04337869A JP H04337869 A JPH04337869 A JP H04337869A JP 3109506 A JP3109506 A JP 3109506A JP 10950691 A JP10950691 A JP 10950691A JP H04337869 A JPH04337869 A JP H04337869A
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Abstract
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Description
路の論理ゲート内や配線で生じる個々の信号伝播遅延を
考慮した詳細遅延を扱う論理シミュレーション装置に関
し,特にイベント追い越し及びグリッチを検出すること
ができる論理シミュレーション装置に関する。
検証を行うために, 論理シミュレータが広く実用され
ている。近年,それら論理回路の大規模化,複雑化,高
速化に伴って,論理回路の詳細な時間遅延を扱い,特に
,イベント追い越し及びグリッチを検出し,イベントの
キャンセル,変更等の処理する機能を有すると共に,高
速に論理シミュレーションを実行することができるハー
ドウェアの論理シミュレータが望まれている。
である。図8(a) は,一従来例のイベントに関する
メモリ配置を示す。
は,従来,スケジューラ(本発明の実施例参照)に設け
られたメモリ領域であって,時刻管理メモリは,回路素
子の遅延時間を量子化した値(τ)を単位とする各相対
時刻に処理すべき一つのイベントのイベントリストメモ
リ上の記憶位置( n, n +1, n+2 ・・・
)を格納する。イベントリストメモリは,イベント及び
同一時刻に処理すべきイベントをリンクする時刻リンク
部から構成される。従来,登録されたイベントからイベ
ント追い越し又はグリッチを検出して該当するイベント
をキャンセルもしくは変更するために,対象となるゲー
トに対して過去に登録されたイベントをイベントリスト
メモリ上で探す方法を用いていた。従って,この構成に
おいてはイベントリストメモリに登録された全イベント
をトレースする必要があり,該当するイベントを探すの
に長時間を要するため,回路量が多い装置のシミュレー
ションには不適当である。これを改良するため,ゲート
管理メモリ及びゲートリンク部を追加した,図8(b)
に示すメモリ配置が用いられている。
関するメモリ配置を示す。ゲート管理メモリは,ゲート
番号で示されるゲートへ入力される前段の一つのゲート
のイベントのイベントリストメモリ上の記憶位置を示し
,その位置のゲートリンクは前段の他のゲートのイベン
トをリンクする。
をゲートリンク部に従ってトレースして,イベント追い
越し又はグリッチを検出し,キャンセルもしくは変更す
べきイベントを見出す方法が行われていた。
来方法によると,対象となるゲートに対して過去に登録
されたイベントを見出すために,イベントリストメモリ
に登録された全イベントをトレースする,又はゲート管
理メモリ及びゲートリンク部を設けてイベントをゲート
リンク部に従ってトレースするので,後者の場合は多量
のメモリ及び関連するハードウェアが必要で,また,何
れの場合もトレースに長時間を要するのみならず,イベ
ントのキャンセル等の処理が必要な場合は更にリンクを
更新するための時間を必要とする。従って,処理速度が
低下して,イベント追い越し及びグリッチの検出・処理
を含む論理シミュレーションを高速に実行することがで
きないという問題点があった。
を検出し,イベントのキャンセル,変更等の処理する機
能を有すると共に,高速に論理シミュレーションを実行
することができるハードウェアの論理シミュレータを提
供することを目的とする。
ック図である。図中,論理回路を構成する論理素子の遅
延時間を考慮した動作を評価する論理シミュレーション
装置において,2は,与えられた論理素子情報に基づい
て,評価対象の論理素子の入力信号のうち入力値の変化
に対して出力を変化させる入力信号を検出してその出力
値の変化をイベントとし,そのイベントを有効化する時
刻を遅延時間に対応する相対時刻で指定する評価手段,
5は,評価手段2からのイベントを登録し,指定された
時刻が到来したとき順次,登録されたイベントを出力す
るスケジュール手段,61は,スケジュール手段5から
イベントを入力し,イベントのうち先に変化した入力に
対するイベントより後に変化した入力に対するイベント
が先に出力されるイベント追い越しを検出すると共に対
象の論理素子に関わるイベントは取り消して,イベント
出力する追い越し検出手段,62は,スケジュール手段
5からイベントを入力し,イベントのうちグリッチ発生
の原因となるイベントを検出すると共に対象の論理素子
に関わるイベントは選択により無効にし,もしくはその
イベントの出力値を予め定めた値に代えて,イベント出
力するグリッチ検出手段,8は,追い越し検出手段61
及びグリッチ検出手段62から入力されたイベントに基
づいて論理回路から対象の論理素子の出力先の論理素子
を求めて,次の評価対象の論理素子を決める評価対象決
定手段である。
変化させる入力信号を検出してその出力値の変化をイベ
ントとし,そのイベントを有効化する時刻を遅延時間に
基づいて指定し,スケジュール手段5は評価手段2から
のイベントを登録して指定された時刻に順次,出力し,
追い越し検出手段61はスケジュール手段5からのイベ
ントを検査してイベント追い越しが検出されたイベント
は取り消し,グリッチ検出手段62はスケジュール手段
5からのイベントを検査してグリッチを発生するイベン
トを無効にし,もしくはそのイベントの出力値を予め定
めた値に代え,評価対象決定手段8は追い越し検出手段
61及びグリッチ検出手段62からのイベントに基づい
て論理素子の出力先を求めて,次の評価対象の論理素子
を決める。
出・処理の説明図である。図4(a) は論理積(AN
D)ゲートのモデルを表す。回路素子に信号が入力して
から出力するまでの遅延時間を示すディレイ値は量子化
された整数(ユニットという)で表される。一般に,信
号が0から1に変化した時のディレイ(Uディレイ)と
1から0に変化したときのディレイ(Dディレイ)とは
異なり,本実施例ではUディレイ=5ユニット,Dディ
レイ=2ユニットとする。
たため,イベントをキャンセルする例を示すタイミング
チャートである。時刻3で入力Aが0から1に変化する
と,5ユニット時間後,即ち,時刻8に出力Cが0から
1に変化するイベントが登録される。次に時刻4で入力
Bが1から0に変化すると,2ユニット時間後,即ち,
時刻6に出力Cが1から0に変化するイベントが登録さ
れる。実際には入力Aの変化による影響が伝わる以前に
入力Bが1から0に変化してしまうので,出力は変化し
ない。従って,この場合は登録された2つのイベントを
取り消さなければならない。
ディレイ値(例えば,上記ANDゲートのDディレイの
2ユニット)よりも短い時間幅をもつパルスが論理的に
発生する場合である。このようなパルスは通常,出力に
発生しないことが多いが,ノイズ或いはスパイクとして
発生する場合がある。このような場合,後段の回路の種
類又は性質によりシミュレーション上,パルスを消して
しまう場合と,ノイズが発生する可能性を警告するため
に論理0でも1でもないことを示す不定論理値Xを出力
する場合の2種類のモードが必要になる。
図である。図において,イベントバッファ1a, 1b
, 1cは,ある時刻に評価すべきゲートの情報を保持
するバッファであって,0ディレイ(ゲート出力を直接
接続したドットORなどの遅延が零とみなされる場合)
と1ユニット以上のディレイのゲートを別個に格納し,
これらを交代して0ディレイのゲートが無くなってから
次の時刻の処理に進み,0ディレイとユニットディレイ
が混在する論理回路のシミュレーションをパイプライン
の流れを乱さず,効率的に行うように構成されている(
イベントバッファについては,平成2年4月20日付け
出願の特願平02−104552 の評価イベントバッ
ファ参照)。
信号に関する情報(ファンイン情報)及びゲートの出力
値を計算するための真理値表を有し,イベントバッファ
1a, 1b, 1cから読み出した評価対象のゲート
についてゲートの評価を行い,出力値が変更され得る場
合のみイベントを出力する。イベントは,ゲート出力が
変化する値を更新すべき相対時刻(TIME),イベン
トを送るプロセッサの番号(PENO),評価されたゲ
ートの番号(GNO ),評価されたゲートの出力の変
化した新値(NEWS)及びその旧値(OLDS)から
構成される。遅延時間が0もしくは1ユニット遅延の場
合はスケジューラ5a及びイベントチェック回路60を
バイパスして後段に送られる。
aによって評価された結果の複数ユニット遅延のイベン
トを格納し,評価が行われたイベントを指定された時間
だけ遅延させてイベントチェック回路60へ出力する(
スケジューラについては,平成2年3月15日付け出願
の特願平02−069437 のイベントスケジュール
装置参照)。
ロセッサによってイベントの計数,イベントの出力値の
比較等を行い,イベントチェック回路60を構成する各
部を制御して本発明の機能を遂行せしめる。即ち,遅延
後のイベントがイベント追い越しを発生した場合はイベ
ントをキャンセルし,また,ゲートのディレイ値よりも
幅が狭いパルス(グリッチ)を出力するような場合には
,予め指定したモードに従ってイベントを消滅させるか
不定値Xを出力させる。
SMという)7aは,スケジューラ5aからのイベント
の出力値に基づいてゲートの現時点の出力値(NSM
とする)を保持する。
Mという)4aは,次の時刻にゲートの出力値をNSM
7aに更新するためにイベントを一時的に保持する。第
2のネットステータスメモリ(以下,NSMTという)
7bは,評価パイプライン2aによって評価された際の
ゲートの出力値を,イベントチェック回路60における
制御用及び評価パイプライン2aからの参照用に,一時
的に記憶する(その記憶内容をNSMTとする)。
MTという)4bは,NSMT7bに更新するイベント
を一時的に保持する。イベント転送インタフェース(以
下,ETという)は,変更された結果のイベントが他の
シミュレータ(プロセッサ)で処理すべきものであると
きに,プロセッサ間でイベントを交換するインタフェー
スである。
ファンアウトパイプライン8aへ送出するイベントを一
時的に保持する。ファンアウトパイプライン8aは,B
UF9aに蓄えられたイベントから,ゲートの出力先の
ゲート(ファンアウト),即ち,次に処理すべきゲート
を求めて,イベントバッファ1a, 1b, 1cへ供
給する。
あって,図2のイベントチェック回路60の詳細を示す
ブロック図である。イベント入力レジスタ6iは,イベ
ントの登録,チェックを行うとき,スケジューラ5aか
らイベント(PENO,GNO ,NEWS,OLDS
)を入力してセットする。
ラから入力されたイベントをチェックして,図5,図6
及び図7に示すフローチャートに従ってグリッチを検出
し,不要イベントをキャンセルする。
ェック部6cによって更新されたイベントをBUF9a
を経由してファンアウトパイプライン8aへ出力する。 イベントチェックメモリ(ECM)6mは,イベントチ
ェック部6cがイベントをチェックする過程で必要な制
御データ(MODE,EVCNT ,MU,XO)を読
出しレジスタ6rを介して読み出し,更新する制御デー
タを書込みレジスタ6wを介して書き込むメモリであっ
て,ゲート数分の語数の制御データを格納する。
生したとき,出力を変化させない( MODE= 0)
,グリッチが発生した期間のみ不定値Xを出力する(
MODE= 1) ,又はゲートの出力を次の変化が
発生するまでXに固定する( MODE= 2) かを
各ゲートについて予め指定するフラグである。本実施例
では,例えば,出力値を2ビットで表現するとき,論理
0を00,論理1を11,不定値Xを01又は10で表
す。
ント数をカウントする。スケジューラ5aにイベントが
登録されると+1され,チェックのためにイベントが読
み出されると−1される。
ら読み出すとき,当該ゲートに対してイベントが多重に
登録されていると1にセットする。XO は,イベント
をXとして出力したとき,1にセットする。
のとき有効なイベントを出力したことを示し,0のとき
イベント無し,即ち,イベントをキャンセルすることを
示す。 図5,図6及び図7は,本発明の実施例のフローチャー
トである。図5はスケジューラにイベントを登録する際
の動作を,図5及び図6はスケジューラ5aからイベン
トを読み出してチェックする動作を示す。
ト追い越し及びグリッチ検出の例についてイベントチェ
ック回路60の動作を,図4,図5及び図6のフローチ
ャートのステップ(Rn,Sn,Tn)に沿って説明す
る。
セルする場合 時刻3(図5参照) R1: 信号Aの入力変化により,0から1に変化する
(0/1 と表す)イベントが時刻8(3+5)へ登録
され,NSMTは1にセットされる。イベントチェック
回路60はそのイベントをイベント入力レジスタ6iに
取り込み,R2: ゲート番号(GNO) をアドレス
としてECM6mに読み出し,R3: EVCNT を
カウントアップして1にし,R4: ECM6mのEV
CNT にカウントアップした値の1を書く。 時刻4(図5参照) R1−R4: 前記の時刻3の場合と同様に,Bの入力
変化により,1から0に変化する(1/0 と表す)イ
ベントが時刻6(4+2)へ登録され,NSMTは0に
セットされる。ECM6mのEVCNTをカウントアッ
プして2とする。 時刻6(図6参照) S1: 時刻4で登録した1/0 のイベントがスケジ
ューラ5aによって読み出され,イベントチェック回路
60はイベントをイベント入力レジスタ6iへセットす
る。S2: ゲート番号(GNO) をアドレスとして
ECM6mを読み出す。 S3: MU=0,かつ,S4: (以下,図7参照)
EVCNT =2であるので,S5: MUを1とする
。 S6: NSM ≠OLDS((NSM= 0, OL
DS= 1)であるので,S8: EVOUT を0(
イベント出力なし)とする。 T1: EVCNT をカウントダウンして1とする。 T2: 前記ステップで更新したデータをECMへ格納
する。 T3: EVOUT =0であるからイベントは出力さ
れない。 時刻8(図6参照) S1: 時刻6で登録した0/1 のイベントがスケジ
ューラ5aによって読み出され,イベントチェック回路
60はイベントをイベント入力レジスタ6iへセットす
る。 S2: ゲート番号(GNO) をアドレスとしてEC
M6mを読み出す。 S3: MU=1,かつ,S9: EVCNT =1で
あるので,S10: MU を0とする。 S11: XO =0,かつ,S12: NSM=NS
MT(=0)であるので,S13: EVOUTを0(
イベント出力なし) とする。 T1−T3: (図7参照)時刻6の場合と同様にして
,EVCNTをカウントダウンして0とし,更新したデ
ータをECM6mへ格納する。
つともキャンセルされる。 (イ) 図4(c) のMODE=0の場合時刻2 R1−R4: 前記 (ア) の時刻3の場合と同様に
,信号Aの入力変化により,0/1 のイベントが時刻
7へ登録され,NSMTは1にセットされる。EVCN
T =1とする。 時刻6 R1−R4: 同様に,信号Bの入力変化により,1/
0 のイベントが時刻8へ登録され,NSMTは0にセ
ットされ,EVCNT =2とする。 時刻7(図6参照) S1−S2: スケジューラ5aから0/1 のイベン
トが読み出されたとき,イベントチェック回路60はイ
ベントをイベント入力レジスタ6iへセットし,GNO
をアドレスとしてECM6mを読み出す。 S3: MU=0,かつ,S4: (以下,図7参照)
EVCNT =2 であるので,S5: MUを1とす
る。 S6: NSM =OLDS(=0),かつ,S7:
MODE=0であるので,S8: EVOUT を0(
イベント出力なし) とする。 T1−T3: EVCNT をカウントダウンして1と
し,更新したデータをECM6mへ格納する。 時刻8(図6参照) S1−S2: スケジューラ5aから1/0 のイベン
トが読み出されたとき,イベントチェック回路60はイ
ベントをイベント入力レジスタ6iへセットし,GNO
をアドレスとしてECM6mを読み出す。 S3: MU=1,かつ,S9: EVCNT =1
であるので,S10: MU を0とする。 S11: XO =0,かつ,S12: NSM=NS
MT(=0)であるので,S13: EVOUTを0(
イベント出力なし) とする。 T1−T3: (図7参照)EVCNT をカウントダ
ウンして0とし,更新したデータをECM6mへ格納す
る。
生した場合は,図4(c) のC1 に示すようにイベ
ントはキャンセルされる。 (ウ) 図4(c) のMODE=1の場合時刻2 MODE=0の場合と同じ。 時刻6 MODE=0の場合と同じ。 時刻7(図6参照) S1−S2: スケジューラ5aから0/1 のイベン
トが読み出されたとき,イベントチェック回路60はイ
ベントをイベント入力レジスタ6iへセットし,GNO
をアドレスとしてECM6mを読み出す。 S3: MU=0,かつ,S4: (以下,図7参照)
EVCNT =2であるので,S5: MUを1とする
。 S6: NSM =OLDS(=0),かつ,S7:
MODE=1であるので,S14:入力された OLD
S を OLDS (即ち,イベント入力レジスタの
OLDS の値をイベント出力レジスタへ入力する),
NEWS をX(0からXへ変わるイベント発生)と
し,S15: XO を1とし,S16: EVOUT
を1とする。 T1−T3: EVCNT をカウントダウンして1と
する。 T2: 更新したデータをECM6mへ格納する。 T3: イベント出力レジスタ6xからイベント(PE
NO, GNO, OLDS, NEWS)をEVOU
T(=1)と共にBUF9a経由でファンアウトパイプ
ライン8aへ出力する。 時刻8(図6参照) S1−S2: スケジューラ5aから1/0 のイベン
トが読み出されたとき,イベントチェック回路60はイ
ベントをイベント入力レジスタ6iへセットし,GNO
をアドレスとしてECM6mを読み出す。 S3: MU= 1,かつ,S9: EVCNT =1
であるので,S10: MU を0とする。 S11: XO =1 ,かつ,S17: MODE
=1 であるので,S18: OLDS をX,NEW
S 及び NSMT を0(Xから0へ変わるイベン
ト発生) とし,S19: XO を0とし,S20:
EVOUTを1とする。 T1−T3: (図7参照)EVCNT をカウントダ
ウンして0とし,更新したデータをECMへ格納し,イ
ベント出力レジスタからイベント(PENO, GNO
, OLDS, NEWS)をEVOUT(=1)と共
に出力する。イベントを出力する。
に,グリッチが発生した期間のみ不定値Xを出力する。 (エ) 図4(c) のMODE=2の場合時刻2 MODE=0の場合と同じ。 時刻6 MODE=0の場合と同じ。 時刻7 MODE=1の場合と同じ。 時刻8(図6参照) S1−S2: スケジューラ5aから1/0 のイベン
トが読み出されたとき,イベントチェック回路60はイ
ベントをイベント入力レジスタ6iへセットし,GNO
をアドレスとしてECM6mを読み出す。 S3: MU=1,かつ,S9: EVCNT =1で
あるので,S10: MU を0とする。 S11: XO =1,かつ,S17: MODE =
2であるので,S21: XO を0とし,S13:
EVOUTを0(イベント出力なし) とする。 T1−T3: (図7参照)EVCNT をカウントダ
ウンして0とし,更新したデータをECM6mへ格納し
,イベント出力レジスタ6xからイベント(PENO,
GNO, OLDS, NEWS)をEVOUT(=
1)と共に出力する。 イベントを出力する。
に,出力を次の変化が発生するまでXに固定する。以上
述べたように本実施例は,イベント処理の都度,スケジ
ューラ内のイベントのリンクをトレースし,また,イベ
ントを変更する必要がないので,パイプラインの流れを
乱したり,滞らせることなく,効率的にイベント追い越
し及びグリッチを検出し,処理を行うように構成されて
いる。 本実施例において1つのイベントの処理に要する時間は
,イベントチェックメモリ(ECM6m)を読み出し,
イベント追い越し及びグリッチの有無の判定を行い,
判定結果に基づいてECM6mに書き込む時間であって
,ECM6mに適当な速度の素子を使用して,読出し・
判定・書込みを1メモリサイクルで実行することにより
,イベントを1ディレイユニット(1τ)で実行するこ
とができる。
ので,スケジュール手段からイベントが遅延時間に基づ
いて指定された時刻に従って順次,出力される都度,イ
ベント追い越し又はグリッチ発生のチェックを行うこと
ができる。従って,従来例で示したような大容量のメモ
リを必要とすることなく少量のハードウェアで論理シミ
ュレーション装置を実現でき, また,イベントのチェ
ックをイベント処理の流れの中で行うことができるので
処理時間が短縮される。従って,イベント追い越し及び
グリッチ検出・処理を含む詳細遅延シミュレーションを
,高速,かつ,経済的に実行することができるという効
果がある。
3】 本発明の実施例を示すブロック図
イベント追い越し及びグリッチの検出・処理の説明図
)
2)
の3)
第2のニューイベントメモリ(NEMT)5 スケ
ジュール手段 5a スケジューラ 6c イベントチェック部 6i イベント入力レジスタ 6m イベントチェックメモリ(ECM)6r 読
出しレジスタ 6w 書込みレジスタ 6x イベント出力レジスタ 7a 第1のネットステータスメモリ(NSM)7b
第2のネットステータスメモリ(NSMT)8
評価対象決定手段 8a ファンアウトパイプライン 9a バッファ(BUF) 60 イベントチェック回路 61 追い越し検出手段 62 グリッチ検出手段
Claims (5)
- 【請求項1】 論理回路を構成する論理素子の遅延時
間を考慮した動作を評価する論理シミュレーション装置
であって,与えられた論理素子情報に基づいて,評価対
象の論理素子の入力信号のうち入力値の変化に対して出
力を変化させる入力信号を検出してその出力値の変化を
イベントとし,そのイベントを有効化する時刻を遅延時
間に対応する相対時刻で指定する評価手段(2) と,
該評価手段(2) からのイベントを登録し,指定され
た時刻が到来したとき順次,登録されたイベントを出力
するスケジュール手段(5) と,該スケジュール手段
(5) からイベントを入力し,そのイベントに基づい
て,先に変化した入力に対するイベントより後に変化し
た入力に対するイベントが先に該スケジュール手段(5
) から出力されるイベント追い越しの有無を判定し,
判定結果が無のときは入力されたイベントを出力する追
い越し検出手段(61)と,該追い越し検出手段(61
)から入力されたイベントに基づいて論理回路から対象
の論理素子の出力先の論理素子を求めて,次の評価対象
の論理素子を決める評価対象決定手段(8) とを設け
ることを特徴とする論理シミュレーション装置。 - 【請求項2】 論理回路を構成する論理素子の遅延時
間を考慮した動作を評価する論理シミュレーション装置
であって,与えられた論理素子情報に基づいて,評価対
象の論理素子の入力信号のうち入力値の変化に対して出
力を変化させる入力信号を検出してその出力値の変化を
イベントとし,そのイベントを有効化する時刻を遅延時
間に対応する相対時刻で指定する評価手段(2) と,
該評価手段(2) からのイベントを登録し,指定され
た時刻が到来したとき順次,登録されたイベントを出力
するスケジュール手段(5) と,該スケジュール手段
(5) からイベントを入力し,そのイベントに基づい
て,グリッチ発生の可能性の有無を判定し,判定結果が
無のときは入力されたイベントを出力するグリッチ検出
手段(62)と,該追い越し検出手段(61)から入力
されたイベントに基づいて論理回路から対象の論理素子
の出力先の論理素子を求めて,次の評価対象の論理素子
を決める評価対象決定手段(8) とを設けることを特
徴とする論理シミュレーション装置。 - 【請求項3】 前記追い越し検出手段(61)は,イ
ベントが前記評価手段(2) からスケジュール手段(
5) に登録されるごとに計数を増加し,スケジュール
手段(5) から入力されたイベントが追い越し検出手
段(61)によって処理されるごとに計数を減少する計
数手段(3) と,前記スケジュール手段(5) から
のイベントの出力値に基づいて回路素子の現時点の出力
値を記憶する記憶手段(7) と,前記スケジュール手
段(5) からイベントが出力された際に,そのイベン
トの出力値の変化前の値と該記憶手段(7) に記憶さ
れた回路素子の出力値とを比較する比較手段(65)と
を有し,該計数手段(3) の計数が2以上で,かつ,
該比較手段(65)による比較結果が等しくないという
条件でイベント追い越しを検出することを特徴とする請
求項1の論理シミュレーション装置。 - 【請求項4】 前記グリッチ検出手段(62)は,イ
ベントが前記評価手段(2) からスケジュール手段(
5) に登録されるごとに計数を増加し,スケジュール
手段(5) から入力されたイベントが追い越し検出手
段(61)によって処理されるごとに計数を減少する計
数手段(3) と,前記スケジュール手段(5) から
のイベントの出力値に基づいて回路素子の現時点の出力
値を記憶する記憶手段(7) と,前記スケジュール手
段(5) からイベントが出力された際に,そのイベン
トの出力値の変化前の値と該記憶手段(7) に記憶さ
れた回路素子の出力値とを比較する比較手段(65)と
を有し,該計数手段(3) の計数が2以上で,かつ,
該比較手段(65)による比較結果が等しいという条
件でグリッチ発生の可能性を検出することを特徴とする
請求項2の論理シミュレーション装置。 - 【請求項5】 前記グリッチ検出手段(62)は,グ
リッチ発生の可能性を検出したとき,予め設定した指定
に従って,イベントを出力しない,もしくは不定値とし
て予め定めた期間にわたる予め定めた値を出力値とする
イベントを出力することを特徴とする請求項2の論理シ
ミュレーション装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3109506A JP2998279B2 (ja) | 1991-05-15 | 1991-05-15 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP3109506A JP2998279B2 (ja) | 1991-05-15 | 1991-05-15 | 論理シミュレーション装置 |
Publications (2)
Publication Number | Publication Date |
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JPH04337869A true JPH04337869A (ja) | 1992-11-25 |
JP2998279B2 JP2998279B2 (ja) | 2000-01-11 |
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ID=14511994
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3109506A Expired - Fee Related JP2998279B2 (ja) | 1991-05-15 | 1991-05-15 | 論理シミュレーション装置 |
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Country | Link |
---|---|
JP (1) | JP2998279B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
US7039573B2 (en) | 2000-12-28 | 2006-05-02 | Renesas Technology Corp. | Method of formulating load model for glitch analysis and recording medium with the method recorded thereon |
-
1991
- 1991-05-15 JP JP3109506A patent/JP2998279B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
US7039573B2 (en) | 2000-12-28 | 2006-05-02 | Renesas Technology Corp. | Method of formulating load model for glitch analysis and recording medium with the method recorded thereon |
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