JPH04337869A - 論理シミュレーション装置 - Google Patents
論理シミュレーション装置Info
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- JPH04337869A JPH04337869A JP3109506A JP10950691A JPH04337869A JP H04337869 A JPH04337869 A JP H04337869A JP 3109506 A JP3109506 A JP 3109506A JP 10950691 A JP10950691 A JP 10950691A JP H04337869 A JPH04337869 A JP H04337869A
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- 238000004088 simulation Methods 0.000 title claims abstract description 19
- 238000001514 detection method Methods 0.000 claims abstract description 30
- 238000011156 evaluation Methods 0.000 claims abstract description 27
- 230000008859 change Effects 0.000 claims abstract description 25
- 230000007423 decrease Effects 0.000 claims description 3
- 230000004044 response Effects 0.000 claims description 3
- 230000006870 function Effects 0.000 abstract description 3
- 230000005540 biological transmission Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000012545 processing Methods 0.000 description 11
- 238000000034 method Methods 0.000 description 5
- 230000001934 delay Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は，電子計算機等の論理回
路の論理ゲート内や配線で生じる個々の信号伝播遅延を
考慮した詳細遅延を扱う論理シミュレーション装置に関
し，特にイベント追い越し及びグリッチを検出すること
ができる論理シミュレーション装置に関する。
路の論理ゲート内や配線で生じる個々の信号伝播遅延を
考慮した詳細遅延を扱う論理シミュレーション装置に関
し，特にイベント追い越し及びグリッチを検出すること
ができる論理シミュレーション装置に関する。
【０００２】電子計算機，各種電子機器等の論理回路の
検証を行うために， 論理シミュレータが広く実用され
ている。近年，それら論理回路の大規模化，複雑化，高
速化に伴って，論理回路の詳細な時間遅延を扱い，特に
，イベント追い越し及びグリッチを検出し，イベントの
キャンセル，変更等の処理する機能を有すると共に，高
速に論理シミュレーションを実行することができるハー
ドウェアの論理シミュレータが望まれている。
検証を行うために， 論理シミュレータが広く実用され
ている。近年，それら論理回路の大規模化，複雑化，高
速化に伴って，論理回路の詳細な時間遅延を扱い，特に
，イベント追い越し及びグリッチを検出し，イベントの
キャンセル，変更等の処理する機能を有すると共に，高
速に論理シミュレーションを実行することができるハー
ドウェアの論理シミュレータが望まれている。
【０００３】
【従来の技術】図８は，従来例を説明するメモリ配置図
である。図８（ａ） は，一従来例のイベントに関する
メモリ配置を示す。
である。図８（ａ） は，一従来例のイベントに関する
メモリ配置を示す。
【０００４】時刻管理メモリ及びイベントリストメモリ
は，従来，スケジューラ（本発明の実施例参照）に設け
られたメモリ領域であって，時刻管理メモリは，回路素
子の遅延時間を量子化した値（τ）を単位とする各相対
時刻に処理すべき一つのイベントのイベントリストメモ
リ上の記憶位置（ ｎ， ｎ ＋１， ｎ＋２ ・・・
）を格納する。イベントリストメモリは，イベント及び
同一時刻に処理すべきイベントをリンクする時刻リンク
部から構成される。従来，登録されたイベントからイベ
ント追い越し又はグリッチを検出して該当するイベント
をキャンセルもしくは変更するために，対象となるゲー
トに対して過去に登録されたイベントをイベントリスト
メモリ上で探す方法を用いていた。従って，この構成に
おいてはイベントリストメモリに登録された全イベント
をトレースする必要があり，該当するイベントを探すの
に長時間を要するため，回路量が多い装置のシミュレー
ションには不適当である。これを改良するため，ゲート
管理メモリ及びゲートリンク部を追加した，図８（ｂ）
に示すメモリ配置が用いられている。
は，従来，スケジューラ（本発明の実施例参照）に設け
られたメモリ領域であって，時刻管理メモリは，回路素
子の遅延時間を量子化した値（τ）を単位とする各相対
時刻に処理すべき一つのイベントのイベントリストメモ
リ上の記憶位置（ ｎ， ｎ ＋１， ｎ＋２ ・・・
）を格納する。イベントリストメモリは，イベント及び
同一時刻に処理すべきイベントをリンクする時刻リンク
部から構成される。従来，登録されたイベントからイベ
ント追い越し又はグリッチを検出して該当するイベント
をキャンセルもしくは変更するために，対象となるゲー
トに対して過去に登録されたイベントをイベントリスト
メモリ上で探す方法を用いていた。従って，この構成に
おいてはイベントリストメモリに登録された全イベント
をトレースする必要があり，該当するイベントを探すの
に長時間を要するため，回路量が多い装置のシミュレー
ションには不適当である。これを改良するため，ゲート
管理メモリ及びゲートリンク部を追加した，図８（ｂ）
に示すメモリ配置が用いられている。
【０００５】図８（ｂ） は，他の従来例のイベントに
関するメモリ配置を示す。ゲート管理メモリは，ゲート
番号で示されるゲートへ入力される前段の一つのゲート
のイベントのイベントリストメモリ上の記憶位置を示し
，その位置のゲートリンクは前段の他のゲートのイベン
トをリンクする。
関するメモリ配置を示す。ゲート管理メモリは，ゲート
番号で示されるゲートへ入力される前段の一つのゲート
のイベントのイベントリストメモリ上の記憶位置を示し
，その位置のゲートリンクは前段の他のゲートのイベン
トをリンクする。
【０００６】このように構成されたメモリ上でイベント
をゲートリンク部に従ってトレースして，イベント追い
越し又はグリッチを検出し，キャンセルもしくは変更す
べきイベントを見出す方法が行われていた。
をゲートリンク部に従ってトレースして，イベント追い
越し又はグリッチを検出し，キャンセルもしくは変更す
べきイベントを見出す方法が行われていた。
【０００７】
【発明が解決しようとする課題】以上説明したように従
来方法によると，対象となるゲートに対して過去に登録
されたイベントを見出すために，イベントリストメモリ
に登録された全イベントをトレースする，又はゲート管
理メモリ及びゲートリンク部を設けてイベントをゲート
リンク部に従ってトレースするので，後者の場合は多量
のメモリ及び関連するハードウェアが必要で，また，何
れの場合もトレースに長時間を要するのみならず，イベ
ントのキャンセル等の処理が必要な場合は更にリンクを
更新するための時間を必要とする。従って，処理速度が
低下して，イベント追い越し及びグリッチの検出・処理
を含む論理シミュレーションを高速に実行することがで
きないという問題点があった。
来方法によると，対象となるゲートに対して過去に登録
されたイベントを見出すために，イベントリストメモリ
に登録された全イベントをトレースする，又はゲート管
理メモリ及びゲートリンク部を設けてイベントをゲート
リンク部に従ってトレースするので，後者の場合は多量
のメモリ及び関連するハードウェアが必要で，また，何
れの場合もトレースに長時間を要するのみならず，イベ
ントのキャンセル等の処理が必要な場合は更にリンクを
更新するための時間を必要とする。従って，処理速度が
低下して，イベント追い越し及びグリッチの検出・処理
を含む論理シミュレーションを高速に実行することがで
きないという問題点があった。
【０００８】本発明は，イベント追い越し及びグリッチ
を検出し，イベントのキャンセル，変更等の処理する機
能を有すると共に，高速に論理シミュレーションを実行
することができるハードウェアの論理シミュレータを提
供することを目的とする。
を検出し，イベントのキャンセル，変更等の処理する機
能を有すると共に，高速に論理シミュレーションを実行
することができるハードウェアの論理シミュレータを提
供することを目的とする。
【０００９】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。図中，論理回路を構成する論理素子の遅
延時間を考慮した動作を評価する論理シミュレーション
装置において，２は，与えられた論理素子情報に基づい
て，評価対象の論理素子の入力信号のうち入力値の変化
に対して出力を変化させる入力信号を検出してその出力
値の変化をイベントとし，そのイベントを有効化する時
刻を遅延時間に対応する相対時刻で指定する評価手段，
５は，評価手段２からのイベントを登録し，指定された
時刻が到来したとき順次，登録されたイベントを出力す
るスケジュール手段，６１は，スケジュール手段５から
イベントを入力し，イベントのうち先に変化した入力に
対するイベントより後に変化した入力に対するイベント
が先に出力されるイベント追い越しを検出すると共に対
象の論理素子に関わるイベントは取り消して，イベント
出力する追い越し検出手段，６２は，スケジュール手段
５からイベントを入力し，イベントのうちグリッチ発生
の原因となるイベントを検出すると共に対象の論理素子
に関わるイベントは選択により無効にし，もしくはその
イベントの出力値を予め定めた値に代えて，イベント出
力するグリッチ検出手段，８は，追い越し検出手段６１
及びグリッチ検出手段６２から入力されたイベントに基
づいて論理回路から対象の論理素子の出力先の論理素子
を求めて，次の評価対象の論理素子を決める評価対象決
定手段である。
ック図である。図中，論理回路を構成する論理素子の遅
延時間を考慮した動作を評価する論理シミュレーション
装置において，２は，与えられた論理素子情報に基づい
て，評価対象の論理素子の入力信号のうち入力値の変化
に対して出力を変化させる入力信号を検出してその出力
値の変化をイベントとし，そのイベントを有効化する時
刻を遅延時間に対応する相対時刻で指定する評価手段，
５は，評価手段２からのイベントを登録し，指定された
時刻が到来したとき順次，登録されたイベントを出力す
るスケジュール手段，６１は，スケジュール手段５から
イベントを入力し，イベントのうち先に変化した入力に
対するイベントより後に変化した入力に対するイベント
が先に出力されるイベント追い越しを検出すると共に対
象の論理素子に関わるイベントは取り消して，イベント
出力する追い越し検出手段，６２は，スケジュール手段
５からイベントを入力し，イベントのうちグリッチ発生
の原因となるイベントを検出すると共に対象の論理素子
に関わるイベントは選択により無効にし，もしくはその
イベントの出力値を予め定めた値に代えて，イベント出
力するグリッチ検出手段，８は，追い越し検出手段６１
及びグリッチ検出手段６２から入力されたイベントに基
づいて論理回路から対象の論理素子の出力先の論理素子
を求めて，次の評価対象の論理素子を決める評価対象決
定手段である。
【００１０】
【作用】評価手段２は論理素子の入力値の変化が出力を
変化させる入力信号を検出してその出力値の変化をイベ
ントとし，そのイベントを有効化する時刻を遅延時間に
基づいて指定し，スケジュール手段５は評価手段２から
のイベントを登録して指定された時刻に順次，出力し，
追い越し検出手段６１はスケジュール手段５からのイベ
ントを検査してイベント追い越しが検出されたイベント
は取り消し，グリッチ検出手段６２はスケジュール手段
５からのイベントを検査してグリッチを発生するイベン
トを無効にし，もしくはそのイベントの出力値を予め定
めた値に代え，評価対象決定手段８は追い越し検出手段
６１及びグリッチ検出手段６２からのイベントに基づい
て論理素子の出力先を求めて，次の評価対象の論理素子
を決める。
変化させる入力信号を検出してその出力値の変化をイベ
ントとし，そのイベントを有効化する時刻を遅延時間に
基づいて指定し，スケジュール手段５は評価手段２から
のイベントを登録して指定された時刻に順次，出力し，
追い越し検出手段６１はスケジュール手段５からのイベ
ントを検査してイベント追い越しが検出されたイベント
は取り消し，グリッチ検出手段６２はスケジュール手段
５からのイベントを検査してグリッチを発生するイベン
トを無効にし，もしくはそのイベントの出力値を予め定
めた値に代え，評価対象決定手段８は追い越し検出手段
６１及びグリッチ検出手段６２からのイベントに基づい
て論理素子の出力先を求めて，次の評価対象の論理素子
を決める。
【００１１】
【実施例】図４は，イベント追い越し及びグリッチの検
出・処理の説明図である。図４（ａ） は論理積（ＡＮ
Ｄ）ゲートのモデルを表す。回路素子に信号が入力して
から出力するまでの遅延時間を示すディレイ値は量子化
された整数（ユニットという）で表される。一般に，信
号が０から１に変化した時のディレイ（Ｕディレイ）と
１から０に変化したときのディレイ（Ｄディレイ）とは
異なり，本実施例ではＵディレイ＝５ユニット，Ｄディ
レイ＝２ユニットとする。
出・処理の説明図である。図４（ａ） は論理積（ＡＮ
Ｄ）ゲートのモデルを表す。回路素子に信号が入力して
から出力するまでの遅延時間を示すディレイ値は量子化
された整数（ユニットという）で表される。一般に，信
号が０から１に変化した時のディレイ（Ｕディレイ）と
１から０に変化したときのディレイ（Ｄディレイ）とは
異なり，本実施例ではＵディレイ＝５ユニット，Ｄディ
レイ＝２ユニットとする。
【００１２】図４（ｂ） はイベント追い越しが発生し
たため，イベントをキャンセルする例を示すタイミング
チャートである。時刻３で入力Ａが０から１に変化する
と，５ユニット時間後，即ち，時刻８に出力Ｃが０から
１に変化するイベントが登録される。次に時刻４で入力
Ｂが１から０に変化すると，２ユニット時間後，即ち，
時刻６に出力Ｃが１から０に変化するイベントが登録さ
れる。実際には入力Ａの変化による影響が伝わる以前に
入力Ｂが１から０に変化してしまうので，出力は変化し
ない。従って，この場合は登録された２つのイベントを
取り消さなければならない。
たため，イベントをキャンセルする例を示すタイミング
チャートである。時刻３で入力Ａが０から１に変化する
と，５ユニット時間後，即ち，時刻８に出力Ｃが０から
１に変化するイベントが登録される。次に時刻４で入力
Ｂが１から０に変化すると，２ユニット時間後，即ち，
時刻６に出力Ｃが１から０に変化するイベントが登録さ
れる。実際には入力Ａの変化による影響が伝わる以前に
入力Ｂが１から０に変化してしまうので，出力は変化し
ない。従って，この場合は登録された２つのイベントを
取り消さなければならない。
【００１３】図４（ｃ） は，グリッチ，即ち，素子の
ディレイ値（例えば，上記ＡＮＤゲートのＤディレイの
２ユニット）よりも短い時間幅をもつパルスが論理的に
発生する場合である。このようなパルスは通常，出力に
発生しないことが多いが，ノイズ或いはスパイクとして
発生する場合がある。このような場合，後段の回路の種
類又は性質によりシミュレーション上，パルスを消して
しまう場合と，ノイズが発生する可能性を警告するため
に論理０でも１でもないことを示す不定論理値Ｘを出力
する場合の２種類のモードが必要になる。
ディレイ値（例えば，上記ＡＮＤゲートのＤディレイの
２ユニット）よりも短い時間幅をもつパルスが論理的に
発生する場合である。このようなパルスは通常，出力に
発生しないことが多いが，ノイズ或いはスパイクとして
発生する場合がある。このような場合，後段の回路の種
類又は性質によりシミュレーション上，パルスを消して
しまう場合と，ノイズが発生する可能性を警告するため
に論理０でも１でもないことを示す不定論理値Ｘを出力
する場合の２種類のモードが必要になる。
【００１４】図２は本発明の実施例を示すシステム構成
図である。図において，イベントバッファ１ａ， １ｂ
， １ｃは，ある時刻に評価すべきゲートの情報を保持
するバッファであって，０ディレイ（ゲート出力を直接
接続したドットＯＲなどの遅延が零とみなされる場合）
と１ユニット以上のディレイのゲートを別個に格納し，
これらを交代して０ディレイのゲートが無くなってから
次の時刻の処理に進み，０ディレイとユニットディレイ
が混在する論理回路のシミュレーションをパイプライン
の流れを乱さず，効率的に行うように構成されている（
イベントバッファについては，平成２年４月２０日付け
出願の特願平０２−１０４５５２ の評価イベントバッ
ファ参照）。
図である。図において，イベントバッファ１ａ， １ｂ
， １ｃは，ある時刻に評価すべきゲートの情報を保持
するバッファであって，０ディレイ（ゲート出力を直接
接続したドットＯＲなどの遅延が零とみなされる場合）
と１ユニット以上のディレイのゲートを別個に格納し，
これらを交代して０ディレイのゲートが無くなってから
次の時刻の処理に進み，０ディレイとユニットディレイ
が混在する論理回路のシミュレーションをパイプライン
の流れを乱さず，効率的に行うように構成されている（
イベントバッファについては，平成２年４月２０日付け
出願の特願平０２−１０４５５２ の評価イベントバッ
ファ参照）。
【００１５】評価パイプライン２ａは，各ゲートの入力
信号に関する情報（ファンイン情報）及びゲートの出力
値を計算するための真理値表を有し，イベントバッファ
１ａ， １ｂ， １ｃから読み出した評価対象のゲート
についてゲートの評価を行い，出力値が変更され得る場
合のみイベントを出力する。イベントは，ゲート出力が
変化する値を更新すべき相対時刻（ＴＩＭＥ），イベン
トを送るプロセッサの番号（ＰＥＮＯ），評価されたゲ
ートの番号（ＧＮＯ ），評価されたゲートの出力の変
化した新値（ＮＥＷＳ）及びその旧値（ＯＬＤＳ）から
構成される。遅延時間が０もしくは１ユニット遅延の場
合はスケジューラ５ａ及びイベントチェック回路６０を
バイパスして後段に送られる。
信号に関する情報（ファンイン情報）及びゲートの出力
値を計算するための真理値表を有し，イベントバッファ
１ａ， １ｂ， １ｃから読み出した評価対象のゲート
についてゲートの評価を行い，出力値が変更され得る場
合のみイベントを出力する。イベントは，ゲート出力が
変化する値を更新すべき相対時刻（ＴＩＭＥ），イベン
トを送るプロセッサの番号（ＰＥＮＯ），評価されたゲ
ートの番号（ＧＮＯ ），評価されたゲートの出力の変
化した新値（ＮＥＷＳ）及びその旧値（ＯＬＤＳ）から
構成される。遅延時間が０もしくは１ユニット遅延の場
合はスケジューラ５ａ及びイベントチェック回路６０を
バイパスして後段に送られる。
【００１６】スケジューラ５ａは，評価パイプライン２
ａによって評価された結果の複数ユニット遅延のイベン
トを格納し，評価が行われたイベントを指定された時間
だけ遅延させてイベントチェック回路６０へ出力する（
スケジューラについては，平成２年３月１５日付け出願
の特願平０２−０６９４３７ のイベントスケジュール
装置参照）。
ａによって評価された結果の複数ユニット遅延のイベン
トを格納し，評価が行われたイベントを指定された時間
だけ遅延させてイベントチェック回路６０へ出力する（
スケジューラについては，平成２年３月１５日付け出願
の特願平０２−０６９４３７ のイベントスケジュール
装置参照）。
【００１７】イベントチェック回路６０は，内蔵するプ
ロセッサによってイベントの計数，イベントの出力値の
比較等を行い，イベントチェック回路６０を構成する各
部を制御して本発明の機能を遂行せしめる。即ち，遅延
後のイベントがイベント追い越しを発生した場合はイベ
ントをキャンセルし，また，ゲートのディレイ値よりも
幅が狭いパルス（グリッチ）を出力するような場合には
，予め指定したモードに従ってイベントを消滅させるか
不定値Ｘを出力させる。
ロセッサによってイベントの計数，イベントの出力値の
比較等を行い，イベントチェック回路６０を構成する各
部を制御して本発明の機能を遂行せしめる。即ち，遅延
後のイベントがイベント追い越しを発生した場合はイベ
ントをキャンセルし，また，ゲートのディレイ値よりも
幅が狭いパルス（グリッチ）を出力するような場合には
，予め指定したモードに従ってイベントを消滅させるか
不定値Ｘを出力させる。
【００１８】第１のネットステータスメモリ（以下，Ｎ
ＳＭという）７ａは，スケジューラ５ａからのイベント
の出力値に基づいてゲートの現時点の出力値（ＮＳＭ
とする）を保持する。
ＳＭという）７ａは，スケジューラ５ａからのイベント
の出力値に基づいてゲートの現時点の出力値（ＮＳＭ
とする）を保持する。
【００１９】第１のニューイベントメモリ（以下，ＮＥ
Ｍという）４ａは，次の時刻にゲートの出力値をＮＳＭ
７ａに更新するためにイベントを一時的に保持する。第
２のネットステータスメモリ（以下，ＮＳＭＴという）
７ｂは，評価パイプライン２ａによって評価された際の
ゲートの出力値を，イベントチェック回路６０における
制御用及び評価パイプライン２ａからの参照用に，一時
的に記憶する（その記憶内容をＮＳＭＴとする）。
Ｍという）４ａは，次の時刻にゲートの出力値をＮＳＭ
７ａに更新するためにイベントを一時的に保持する。第
２のネットステータスメモリ（以下，ＮＳＭＴという）
７ｂは，評価パイプライン２ａによって評価された際の
ゲートの出力値を，イベントチェック回路６０における
制御用及び評価パイプライン２ａからの参照用に，一時
的に記憶する（その記憶内容をＮＳＭＴとする）。
【００２０】第２のニューイベントメモリ（以下，ＮＥ
ＭＴという）４ｂは，ＮＳＭＴ７ｂに更新するイベント
を一時的に保持する。イベント転送インタフェース（以
下，ＥＴという）は，変更された結果のイベントが他の
シミュレータ（プロセッサ）で処理すべきものであると
きに，プロセッサ間でイベントを交換するインタフェー
スである。
ＭＴという）４ｂは，ＮＳＭＴ７ｂに更新するイベント
を一時的に保持する。イベント転送インタフェース（以
下，ＥＴという）は，変更された結果のイベントが他の
シミュレータ（プロセッサ）で処理すべきものであると
きに，プロセッサ間でイベントを交換するインタフェー
スである。
【００２１】バッファ（以下，ＢＵＦという）９ａは，
ファンアウトパイプライン８ａへ送出するイベントを一
時的に保持する。ファンアウトパイプライン８ａは，Ｂ
ＵＦ９ａに蓄えられたイベントから，ゲートの出力先の
ゲート（ファンアウト），即ち，次に処理すべきゲート
を求めて，イベントバッファ１ａ， １ｂ， １ｃへ供
給する。
ファンアウトパイプライン８ａへ送出するイベントを一
時的に保持する。ファンアウトパイプライン８ａは，Ｂ
ＵＦ９ａに蓄えられたイベントから，ゲートの出力先の
ゲート（ファンアウト），即ち，次に処理すべきゲート
を求めて，イベントバッファ１ａ， １ｂ， １ｃへ供
給する。
【００２２】図３は本発明の実施例を示すブロック図で
あって，図２のイベントチェック回路６０の詳細を示す
ブロック図である。イベント入力レジスタ６ｉは，イベ
ントの登録，チェックを行うとき，スケジューラ５ａか
らイベント（ＰＥＮＯ，ＧＮＯ ，ＮＥＷＳ，ＯＬＤＳ
）を入力してセットする。
あって，図２のイベントチェック回路６０の詳細を示す
ブロック図である。イベント入力レジスタ６ｉは，イベ
ントの登録，チェックを行うとき，スケジューラ５ａか
らイベント（ＰＥＮＯ，ＧＮＯ ，ＮＥＷＳ，ＯＬＤＳ
）を入力してセットする。
【００２３】イベントキャンセル部６ｃは，スケジュー
ラから入力されたイベントをチェックして，図５，図６
及び図７に示すフローチャートに従ってグリッチを検出
し，不要イベントをキャンセルする。
ラから入力されたイベントをチェックして，図５，図６
及び図７に示すフローチャートに従ってグリッチを検出
し，不要イベントをキャンセルする。
【００２４】イベント出力レジスタ６ｘは，イベントチ
ェック部６ｃによって更新されたイベントをＢＵＦ９ａ
を経由してファンアウトパイプライン８ａへ出力する。 イベントチェックメモリ（ＥＣＭ）６ｍは，イベントチ
ェック部６ｃがイベントをチェックする過程で必要な制
御データ（ＭＯＤＥ，ＥＶＣＮＴ ，ＭＵ，ＸＯ）を読
出しレジスタ６ｒを介して読み出し，更新する制御デー
タを書込みレジスタ６ｗを介して書き込むメモリであっ
て，ゲート数分の語数の制御データを格納する。
ェック部６ｃによって更新されたイベントをＢＵＦ９ａ
を経由してファンアウトパイプライン８ａへ出力する。 イベントチェックメモリ（ＥＣＭ）６ｍは，イベントチ
ェック部６ｃがイベントをチェックする過程で必要な制
御データ（ＭＯＤＥ，ＥＶＣＮＴ ，ＭＵ，ＸＯ）を読
出しレジスタ６ｒを介して読み出し，更新する制御デー
タを書込みレジスタ６ｗを介して書き込むメモリであっ
て，ゲート数分の語数の制御データを格納する。
【００２５】ＭＯＤＥは，ゲートの出力にグリッチが発
生したとき，出力を変化させない（ ＭＯＤＥ＝ ０）
，グリッチが発生した期間のみ不定値Ｘを出力する（
ＭＯＤＥ＝ １） ，又はゲートの出力を次の変化が
発生するまでＸに固定する（ ＭＯＤＥ＝ ２） かを
各ゲートについて予め指定するフラグである。本実施例
では，例えば，出力値を２ビットで表現するとき，論理
０を００，論理１を１１，不定値Ｘを０１又は１０で表
す。
生したとき，出力を変化させない（ ＭＯＤＥ＝ ０）
，グリッチが発生した期間のみ不定値Ｘを出力する（
ＭＯＤＥ＝ １） ，又はゲートの出力を次の変化が
発生するまでＸに固定する（ ＭＯＤＥ＝ ２） かを
各ゲートについて予め指定するフラグである。本実施例
では，例えば，出力値を２ビットで表現するとき，論理
０を００，論理１を１１，不定値Ｘを０１又は１０で表
す。
【００２６】ＥＶＣＮＴ は，当該ゲートについてイベ
ント数をカウントする。スケジューラ５ａにイベントが
登録されると＋１され，チェックのためにイベントが読
み出されると−１される。
ント数をカウントする。スケジューラ５ａにイベントが
登録されると＋１され，チェックのためにイベントが読
み出されると−１される。
【００２７】ＭＵ は，イベントをスケジューラ５ａか
ら読み出すとき，当該ゲートに対してイベントが多重に
登録されていると１にセットする。ＸＯ は，イベント
をＸとして出力したとき，１にセットする。
ら読み出すとき，当該ゲートに対してイベントが多重に
登録されていると１にセットする。ＸＯ は，イベント
をＸとして出力したとき，１にセットする。
【００２８】イベント出力信号（ＥＶＯＵＴ ）は，１
のとき有効なイベントを出力したことを示し，０のとき
イベント無し，即ち，イベントをキャンセルすることを
示す。 図５，図６及び図７は，本発明の実施例のフローチャー
トである。図５はスケジューラにイベントを登録する際
の動作を，図５及び図６はスケジューラ５ａからイベン
トを読み出してチェックする動作を示す。
のとき有効なイベントを出力したことを示し，０のとき
イベント無し，即ち，イベントをキャンセルすることを
示す。 図５，図６及び図７は，本発明の実施例のフローチャー
トである。図５はスケジューラにイベントを登録する際
の動作を，図５及び図６はスケジューラ５ａからイベン
トを読み出してチェックする動作を示す。
【００２９】図４の（ｂ） 及び（ｃ） に示すイベン
ト追い越し及びグリッチ検出の例についてイベントチェ
ック回路６０の動作を，図４，図５及び図６のフローチ
ャートのステップ（Ｒｎ，Ｓｎ，Ｔｎ）に沿って説明す
る。
ト追い越し及びグリッチ検出の例についてイベントチェ
ック回路６０の動作を，図４，図５及び図６のフローチ
ャートのステップ（Ｒｎ，Ｓｎ，Ｔｎ）に沿って説明す
る。
【００３０】（ア） 図４（ｂ） のイベントをキャン
セルする場合 時刻３（図５参照） Ｒ１： 信号Ａの入力変化により，０から１に変化する
（０／１ と表す）イベントが時刻８（３＋５）へ登録
され，ＮＳＭＴは１にセットされる。イベントチェック
回路６０はそのイベントをイベント入力レジスタ６ｉに
取り込み，Ｒ２： ゲート番号（ＧＮＯ） をアドレス
としてＥＣＭ６ｍに読み出し，Ｒ３： ＥＶＣＮＴ を
カウントアップして１にし，Ｒ４： ＥＣＭ６ｍのＥＶ
ＣＮＴ にカウントアップした値の１を書く。 時刻４（図５参照） Ｒ１−Ｒ４： 前記の時刻３の場合と同様に，Ｂの入力
変化により，１から０に変化する（１／０ と表す）イ
ベントが時刻６（４＋２）へ登録され，ＮＳＭＴは０に
セットされる。ＥＣＭ６ｍのＥＶＣＮＴをカウントアッ
プして２とする。 時刻６（図６参照） Ｓ１： 時刻４で登録した１／０ のイベントがスケジ
ューラ５ａによって読み出され，イベントチェック回路
６０はイベントをイベント入力レジスタ６ｉへセットす
る。Ｓ２： ゲート番号（ＧＮＯ） をアドレスとして
ＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２であるので，Ｓ５： ＭＵを１とする
。 Ｓ６： ＮＳＭ ≠ＯＬＤＳ（（ＮＳＭ＝ ０， ＯＬ
ＤＳ＝ １）であるので，Ｓ８： ＥＶＯＵＴ を０（
イベント出力なし）とする。 Ｔ１： ＥＶＣＮＴ をカウントダウンして１とする。 Ｔ２： 前記ステップで更新したデータをＥＣＭへ格納
する。 Ｔ３： ＥＶＯＵＴ ＝０であるからイベントは出力さ
れない。 時刻８（図６参照） Ｓ１： 時刻６で登録した０／１ のイベントがスケジ
ューラ５ａによって読み出され，イベントチェック回路
６０はイベントをイベント入力レジスタ６ｉへセットす
る。 Ｓ２： ゲート番号（ＧＮＯ） をアドレスとしてＥＣ
Ｍ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１で
あるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝０，かつ，Ｓ１２： ＮＳＭ＝ＮＳ
ＭＴ（＝０）であるので，Ｓ１３： ＥＶＯＵＴを０（
イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）時刻６の場合と同様にして
，ＥＶＣＮＴをカウントダウンして０とし，更新したデ
ータをＥＣＭ６ｍへ格納する。
セルする場合 時刻３（図５参照） Ｒ１： 信号Ａの入力変化により，０から１に変化する
（０／１ と表す）イベントが時刻８（３＋５）へ登録
され，ＮＳＭＴは１にセットされる。イベントチェック
回路６０はそのイベントをイベント入力レジスタ６ｉに
取り込み，Ｒ２： ゲート番号（ＧＮＯ） をアドレス
としてＥＣＭ６ｍに読み出し，Ｒ３： ＥＶＣＮＴ を
カウントアップして１にし，Ｒ４： ＥＣＭ６ｍのＥＶ
ＣＮＴ にカウントアップした値の１を書く。 時刻４（図５参照） Ｒ１−Ｒ４： 前記の時刻３の場合と同様に，Ｂの入力
変化により，１から０に変化する（１／０ と表す）イ
ベントが時刻６（４＋２）へ登録され，ＮＳＭＴは０に
セットされる。ＥＣＭ６ｍのＥＶＣＮＴをカウントアッ
プして２とする。 時刻６（図６参照） Ｓ１： 時刻４で登録した１／０ のイベントがスケジ
ューラ５ａによって読み出され，イベントチェック回路
６０はイベントをイベント入力レジスタ６ｉへセットす
る。Ｓ２： ゲート番号（ＧＮＯ） をアドレスとして
ＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２であるので，Ｓ５： ＭＵを１とする
。 Ｓ６： ＮＳＭ ≠ＯＬＤＳ（（ＮＳＭ＝ ０， ＯＬ
ＤＳ＝ １）であるので，Ｓ８： ＥＶＯＵＴ を０（
イベント出力なし）とする。 Ｔ１： ＥＶＣＮＴ をカウントダウンして１とする。 Ｔ２： 前記ステップで更新したデータをＥＣＭへ格納
する。 Ｔ３： ＥＶＯＵＴ ＝０であるからイベントは出力さ
れない。 時刻８（図６参照） Ｓ１： 時刻６で登録した０／１ のイベントがスケジ
ューラ５ａによって読み出され，イベントチェック回路
６０はイベントをイベント入力レジスタ６ｉへセットす
る。 Ｓ２： ゲート番号（ＧＮＯ） をアドレスとしてＥＣ
Ｍ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１で
あるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝０，かつ，Ｓ１２： ＮＳＭ＝ＮＳ
ＭＴ（＝０）であるので，Ｓ１３： ＥＶＯＵＴを０（
イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）時刻６の場合と同様にして
，ＥＶＣＮＴをカウントダウンして０とし，更新したデ
ータをＥＣＭ６ｍへ格納する。
【００３１】このようにして，登録されたイベントは２
つともキャンセルされる。 （イ） 図４（ｃ） のＭＯＤＥ＝０の場合時刻２ Ｒ１−Ｒ４： 前記 （ア） の時刻３の場合と同様に
，信号Ａの入力変化により，０／１ のイベントが時刻
７へ登録され，ＮＳＭＴは１にセットされる。ＥＶＣＮ
Ｔ ＝１とする。 時刻６ Ｒ１−Ｒ４： 同様に，信号Ｂの入力変化により，１／
０ のイベントが時刻８へ登録され，ＮＳＭＴは０にセ
ットされ，ＥＶＣＮＴ ＝２とする。 時刻７（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから０／１ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２ であるので，Ｓ５： ＭＵを１とす
る。 Ｓ６： ＮＳＭ ＝ＯＬＤＳ（＝０），かつ，Ｓ７：
ＭＯＤＥ＝０であるので，Ｓ８： ＥＶＯＵＴ を０（
イベント出力なし） とする。 Ｔ１−Ｔ３： ＥＶＣＮＴ をカウントダウンして１と
し，更新したデータをＥＣＭ６ｍへ格納する。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１
であるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝０，かつ，Ｓ１２： ＮＳＭ＝ＮＳ
ＭＴ（＝０）であるので，Ｓ１３： ＥＶＯＵＴを０（
イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭ６ｍへ格納す
る。
つともキャンセルされる。 （イ） 図４（ｃ） のＭＯＤＥ＝０の場合時刻２ Ｒ１−Ｒ４： 前記 （ア） の時刻３の場合と同様に
，信号Ａの入力変化により，０／１ のイベントが時刻
７へ登録され，ＮＳＭＴは１にセットされる。ＥＶＣＮ
Ｔ ＝１とする。 時刻６ Ｒ１−Ｒ４： 同様に，信号Ｂの入力変化により，１／
０ のイベントが時刻８へ登録され，ＮＳＭＴは０にセ
ットされ，ＥＶＣＮＴ ＝２とする。 時刻７（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから０／１ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２ であるので，Ｓ５： ＭＵを１とす
る。 Ｓ６： ＮＳＭ ＝ＯＬＤＳ（＝０），かつ，Ｓ７：
ＭＯＤＥ＝０であるので，Ｓ８： ＥＶＯＵＴ を０（
イベント出力なし） とする。 Ｔ１−Ｔ３： ＥＶＣＮＴ をカウントダウンして１と
し，更新したデータをＥＣＭ６ｍへ格納する。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１
であるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝０，かつ，Ｓ１２： ＮＳＭ＝ＮＳ
ＭＴ（＝０）であるので，Ｓ１３： ＥＶＯＵＴを０（
イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭ６ｍへ格納す
る。
【００３２】従って，ＭＯＤＥ＝０のときグリッチが発
生した場合は，図４（ｃ） のＣ１ に示すようにイベ
ントはキャンセルされる。 （ウ） 図４（ｃ） のＭＯＤＥ＝１の場合時刻２ ＭＯＤＥ＝０の場合と同じ。 時刻６ ＭＯＤＥ＝０の場合と同じ。 時刻７（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから０／１ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２であるので，Ｓ５： ＭＵを１とする
。 Ｓ６： ＮＳＭ ＝ＯＬＤＳ（＝０），かつ，Ｓ７：
ＭＯＤＥ＝１であるので，Ｓ１４：入力された ＯＬＤ
Ｓ を ＯＬＤＳ （即ち，イベント入力レジスタの
ＯＬＤＳ の値をイベント出力レジスタへ入力する），
ＮＥＷＳ をＸ（０からＸへ変わるイベント発生）と
し，Ｓ１５： ＸＯ を１とし，Ｓ１６： ＥＶＯＵＴ
を１とする。 Ｔ１−Ｔ３： ＥＶＣＮＴ をカウントダウンして１と
する。 Ｔ２： 更新したデータをＥＣＭ６ｍへ格納する。 Ｔ３： イベント出力レジスタ６ｘからイベント（ＰＥ
ＮＯ， ＧＮＯ， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵ
Ｔ（＝１）と共にＢＵＦ９ａ経由でファンアウトパイプ
ライン８ａへ出力する。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝ １，かつ，Ｓ９： ＥＶＣＮＴ ＝１
であるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝１ ，かつ，Ｓ１７： ＭＯＤＥ
＝１ であるので，Ｓ１８： ＯＬＤＳ をＸ，ＮＥＷ
Ｓ 及び ＮＳＭＴ を０（Ｘから０へ変わるイベン
ト発生） とし，Ｓ１９： ＸＯ を０とし，Ｓ２０：
ＥＶＯＵＴを１とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭへ格納し，イ
ベント出力レジスタからイベント（ＰＥＮＯ， ＧＮＯ
， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵＴ（＝１）と共
に出力する。イベントを出力する。
生した場合は，図４（ｃ） のＣ１ に示すようにイベ
ントはキャンセルされる。 （ウ） 図４（ｃ） のＭＯＤＥ＝１の場合時刻２ ＭＯＤＥ＝０の場合と同じ。 時刻６ ＭＯＤＥ＝０の場合と同じ。 時刻７（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから０／１ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝０，かつ，Ｓ４： （以下，図７参照）
ＥＶＣＮＴ ＝２であるので，Ｓ５： ＭＵを１とする
。 Ｓ６： ＮＳＭ ＝ＯＬＤＳ（＝０），かつ，Ｓ７：
ＭＯＤＥ＝１であるので，Ｓ１４：入力された ＯＬＤ
Ｓ を ＯＬＤＳ （即ち，イベント入力レジスタの
ＯＬＤＳ の値をイベント出力レジスタへ入力する），
ＮＥＷＳ をＸ（０からＸへ変わるイベント発生）と
し，Ｓ１５： ＸＯ を１とし，Ｓ１６： ＥＶＯＵＴ
を１とする。 Ｔ１−Ｔ３： ＥＶＣＮＴ をカウントダウンして１と
する。 Ｔ２： 更新したデータをＥＣＭ６ｍへ格納する。 Ｔ３： イベント出力レジスタ６ｘからイベント（ＰＥ
ＮＯ， ＧＮＯ， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵ
Ｔ（＝１）と共にＢＵＦ９ａ経由でファンアウトパイプ
ライン８ａへ出力する。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝ １，かつ，Ｓ９： ＥＶＣＮＴ ＝１
であるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝１ ，かつ，Ｓ１７： ＭＯＤＥ
＝１ であるので，Ｓ１８： ＯＬＤＳ をＸ，ＮＥＷ
Ｓ 及び ＮＳＭＴ を０（Ｘから０へ変わるイベン
ト発生） とし，Ｓ１９： ＸＯ を０とし，Ｓ２０：
ＥＶＯＵＴを１とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭへ格納し，イ
ベント出力レジスタからイベント（ＰＥＮＯ， ＧＮＯ
， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵＴ（＝１）と共
に出力する。イベントを出力する。
【００３３】従って，図４（ｃ） のＣ２ に示すよう
に，グリッチが発生した期間のみ不定値Ｘを出力する。 （エ） 図４（ｃ） のＭＯＤＥ＝２の場合時刻２ ＭＯＤＥ＝０の場合と同じ。 時刻６ ＭＯＤＥ＝０の場合と同じ。 時刻７ ＭＯＤＥ＝１の場合と同じ。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１で
あるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝１，かつ，Ｓ１７： ＭＯＤＥ ＝
２であるので，Ｓ２１： ＸＯ を０とし，Ｓ１３：
ＥＶＯＵＴを０（イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭ６ｍへ格納し
，イベント出力レジスタ６ｘからイベント（ＰＥＮＯ，
ＧＮＯ， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵＴ（＝
１）と共に出力する。 イベントを出力する。
に，グリッチが発生した期間のみ不定値Ｘを出力する。 （エ） 図４（ｃ） のＭＯＤＥ＝２の場合時刻２ ＭＯＤＥ＝０の場合と同じ。 時刻６ ＭＯＤＥ＝０の場合と同じ。 時刻７ ＭＯＤＥ＝１の場合と同じ。 時刻８（図６参照） Ｓ１−Ｓ２： スケジューラ５ａから１／０ のイベン
トが読み出されたとき，イベントチェック回路６０はイ
ベントをイベント入力レジスタ６ｉへセットし，ＧＮＯ
をアドレスとしてＥＣＭ６ｍを読み出す。 Ｓ３： ＭＵ＝１，かつ，Ｓ９： ＥＶＣＮＴ ＝１で
あるので，Ｓ１０： ＭＵ を０とする。 Ｓ１１： ＸＯ ＝１，かつ，Ｓ１７： ＭＯＤＥ ＝
２であるので，Ｓ２１： ＸＯ を０とし，Ｓ１３：
ＥＶＯＵＴを０（イベント出力なし） とする。 Ｔ１−Ｔ３： （図７参照）ＥＶＣＮＴ をカウントダ
ウンして０とし，更新したデータをＥＣＭ６ｍへ格納し
，イベント出力レジスタ６ｘからイベント（ＰＥＮＯ，
ＧＮＯ， ＯＬＤＳ， ＮＥＷＳ）をＥＶＯＵＴ（＝
１）と共に出力する。 イベントを出力する。
【００３４】従って，図４（ｃ） のＣ３ に示すよう
に，出力を次の変化が発生するまでＸに固定する。以上
述べたように本実施例は，イベント処理の都度，スケジ
ューラ内のイベントのリンクをトレースし，また，イベ
ントを変更する必要がないので，パイプラインの流れを
乱したり，滞らせることなく，効率的にイベント追い越
し及びグリッチを検出し，処理を行うように構成されて
いる。 本実施例において１つのイベントの処理に要する時間は
，イベントチェックメモリ（ＥＣＭ６ｍ）を読み出し，
イベント追い越し及びグリッチの有無の判定を行い，
判定結果に基づいてＥＣＭ６ｍに書き込む時間であって
，ＥＣＭ６ｍに適当な速度の素子を使用して，読出し・
判定・書込みを１メモリサイクルで実行することにより
，イベントを１ディレイユニット（１τ）で実行するこ
とができる。
に，出力を次の変化が発生するまでＸに固定する。以上
述べたように本実施例は，イベント処理の都度，スケジ
ューラ内のイベントのリンクをトレースし，また，イベ
ントを変更する必要がないので，パイプラインの流れを
乱したり，滞らせることなく，効率的にイベント追い越
し及びグリッチを検出し，処理を行うように構成されて
いる。 本実施例において１つのイベントの処理に要する時間は
，イベントチェックメモリ（ＥＣＭ６ｍ）を読み出し，
イベント追い越し及びグリッチの有無の判定を行い，
判定結果に基づいてＥＣＭ６ｍに書き込む時間であって
，ＥＣＭ６ｍに適当な速度の素子を使用して，読出し・
判定・書込みを１メモリサイクルで実行することにより
，イベントを１ディレイユニット（１τ）で実行するこ
とができる。
【００３５】
【発明の効果】以上説明したように本発明は構成される
ので，スケジュール手段からイベントが遅延時間に基づ
いて指定された時刻に従って順次，出力される都度，イ
ベント追い越し又はグリッチ発生のチェックを行うこと
ができる。従って，従来例で示したような大容量のメモ
リを必要とすることなく少量のハードウェアで論理シミ
ュレーション装置を実現でき， また，イベントのチェ
ックをイベント処理の流れの中で行うことができるので
処理時間が短縮される。従って，イベント追い越し及び
グリッチ検出・処理を含む詳細遅延シミュレーションを
，高速，かつ，経済的に実行することができるという効
果がある。
ので，スケジュール手段からイベントが遅延時間に基づ
いて指定された時刻に従って順次，出力される都度，イ
ベント追い越し又はグリッチ発生のチェックを行うこと
ができる。従って，従来例で示したような大容量のメモ
リを必要とすることなく少量のハードウェアで論理シミ
ュレーション装置を実現でき， また，イベントのチェ
ックをイベント処理の流れの中で行うことができるので
処理時間が短縮される。従って，イベント追い越し及び
グリッチ検出・処理を含む詳細遅延シミュレーションを
，高速，かつ，経済的に実行することができるという効
果がある。
【図１】 本発明の原理ブロック図
【図２】 本発明の実施例を示すシステム構成図
【図
３】 本発明の実施例を示すブロック図
３】 本発明の実施例を示すブロック図
【図４】
イベント追い越し及びグリッチの検出・処理の説明図
イベント追い越し及びグリッチの検出・処理の説明図
【図５】 本発明の実施例のフローチャート（その１
）
）
【図６】 本発明の実施例のフローチャート（その
２）
２）
【図７】 本発明の実施例のフローチャート（そ
の３）
の３）
【図８】 従来例を説明するメモリ配置図
１ａ，１ｂ，１ｃ イベントバッファ２ 評価手段
２ａ 評価パイプライン
４ａ 第１のニューイベントメモリ（ＮＥＭ）４ｂ
第２のニューイベントメモリ（ＮＥＭＴ）５ スケ
ジュール手段 ５ａ スケジューラ ６ｃ イベントチェック部 ６ｉ イベント入力レジスタ ６ｍ イベントチェックメモリ（ＥＣＭ）６ｒ 読
出しレジスタ ６ｗ 書込みレジスタ ６ｘ イベント出力レジスタ ７ａ 第１のネットステータスメモリ（ＮＳＭ）７ｂ
第２のネットステータスメモリ（ＮＳＭＴ）８
評価対象決定手段 ８ａ ファンアウトパイプライン ９ａ バッファ（ＢＵＦ） ６０ イベントチェック回路 ６１ 追い越し検出手段 ６２ グリッチ検出手段
第２のニューイベントメモリ（ＮＥＭＴ）５ スケ
ジュール手段 ５ａ スケジューラ ６ｃ イベントチェック部 ６ｉ イベント入力レジスタ ６ｍ イベントチェックメモリ（ＥＣＭ）６ｒ 読
出しレジスタ ６ｗ 書込みレジスタ ６ｘ イベント出力レジスタ ７ａ 第１のネットステータスメモリ（ＮＳＭ）７ｂ
第２のネットステータスメモリ（ＮＳＭＴ）８
評価対象決定手段 ８ａ ファンアウトパイプライン ９ａ バッファ（ＢＵＦ） ６０ イベントチェック回路 ６１ 追い越し検出手段 ６２ グリッチ検出手段
Claims (5)
- 【請求項１】 論理回路を構成する論理素子の遅延時
間を考慮した動作を評価する論理シミュレーション装置
であって，与えられた論理素子情報に基づいて，評価対
象の論理素子の入力信号のうち入力値の変化に対して出
力を変化させる入力信号を検出してその出力値の変化を
イベントとし，そのイベントを有効化する時刻を遅延時
間に対応する相対時刻で指定する評価手段（２） と，
該評価手段（２） からのイベントを登録し，指定され
た時刻が到来したとき順次，登録されたイベントを出力
するスケジュール手段（５） と，該スケジュール手段
（５） からイベントを入力し，そのイベントに基づい
て，先に変化した入力に対するイベントより後に変化し
た入力に対するイベントが先に該スケジュール手段（５
） から出力されるイベント追い越しの有無を判定し，
判定結果が無のときは入力されたイベントを出力する追
い越し検出手段（６１）と，該追い越し検出手段（６１
）から入力されたイベントに基づいて論理回路から対象
の論理素子の出力先の論理素子を求めて，次の評価対象
の論理素子を決める評価対象決定手段（８） とを設け
ることを特徴とする論理シミュレーション装置。 - 【請求項２】 論理回路を構成する論理素子の遅延時
間を考慮した動作を評価する論理シミュレーション装置
であって，与えられた論理素子情報に基づいて，評価対
象の論理素子の入力信号のうち入力値の変化に対して出
力を変化させる入力信号を検出してその出力値の変化を
イベントとし，そのイベントを有効化する時刻を遅延時
間に対応する相対時刻で指定する評価手段（２） と，
該評価手段（２） からのイベントを登録し，指定され
た時刻が到来したとき順次，登録されたイベントを出力
するスケジュール手段（５） と，該スケジュール手段
（５） からイベントを入力し，そのイベントに基づい
て，グリッチ発生の可能性の有無を判定し，判定結果が
無のときは入力されたイベントを出力するグリッチ検出
手段（６２）と，該追い越し検出手段（６１）から入力
されたイベントに基づいて論理回路から対象の論理素子
の出力先の論理素子を求めて，次の評価対象の論理素子
を決める評価対象決定手段（８） とを設けることを特
徴とする論理シミュレーション装置。 - 【請求項３】 前記追い越し検出手段（６１）は，イ
ベントが前記評価手段（２） からスケジュール手段（
５） に登録されるごとに計数を増加し，スケジュール
手段（５） から入力されたイベントが追い越し検出手
段（６１）によって処理されるごとに計数を減少する計
数手段（３） と，前記スケジュール手段（５） から
のイベントの出力値に基づいて回路素子の現時点の出力
値を記憶する記憶手段（７） と，前記スケジュール手
段（５） からイベントが出力された際に，そのイベン
トの出力値の変化前の値と該記憶手段（７） に記憶さ
れた回路素子の出力値とを比較する比較手段（６５）と
を有し，該計数手段（３） の計数が２以上で，かつ，
該比較手段（６５）による比較結果が等しくないという
条件でイベント追い越しを検出することを特徴とする請
求項１の論理シミュレーション装置。 - 【請求項４】 前記グリッチ検出手段（６２）は，イ
ベントが前記評価手段（２） からスケジュール手段（
５） に登録されるごとに計数を増加し，スケジュール
手段（５） から入力されたイベントが追い越し検出手
段（６１）によって処理されるごとに計数を減少する計
数手段（３） と，前記スケジュール手段（５） から
のイベントの出力値に基づいて回路素子の現時点の出力
値を記憶する記憶手段（７） と，前記スケジュール手
段（５） からイベントが出力された際に，そのイベン
トの出力値の変化前の値と該記憶手段（７） に記憶さ
れた回路素子の出力値とを比較する比較手段（６５）と
を有し，該計数手段（３） の計数が２以上で，かつ，
該比較手段（６５）による比較結果が等しいという条
件でグリッチ発生の可能性を検出することを特徴とする
請求項２の論理シミュレーション装置。 - 【請求項５】 前記グリッチ検出手段（６２）は，グ
リッチ発生の可能性を検出したとき，予め設定した指定
に従って，イベントを出力しない，もしくは不定値とし
て予め定めた期間にわたる予め定めた値を出力値とする
イベントを出力することを特徴とする請求項２の論理シ
ミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109506A JP2998279B2 (ja) | 1991-05-15 | 1991-05-15 | 論理シミュレーション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3109506A JP2998279B2 (ja) | 1991-05-15 | 1991-05-15 | 論理シミュレーション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04337869A true JPH04337869A (ja) | 1992-11-25 |
| JP2998279B2 JP2998279B2 (ja) | 2000-01-11 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| US7039573B2 (en) | 2000-12-28 | 2006-05-02 | Renesas Technology Corp. | Method of formulating load model for glitch analysis and recording medium with the method recorded thereon |
-
1991
- 1991-05-15 JP JP3109506A patent/JP2998279B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08129565A (ja) * | 1994-11-02 | 1996-05-21 | Nec Corp | 論理シミュレーション方法 |
| US7039573B2 (en) | 2000-12-28 | 2006-05-02 | Renesas Technology Corp. | Method of formulating load model for glitch analysis and recording medium with the method recorded thereon |
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| Publication number | Publication date |
|---|---|
| JP2998279B2 (ja) | 2000-01-11 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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