JPH01207888A - Ｉｃカード試験装置 - Google Patents
Ｉｃカード試験装置Info
- Publication number
- JPH01207888A JPH01207888A JP63033608A JP3360888A JPH01207888A JP H01207888 A JPH01207888 A JP H01207888A JP 63033608 A JP63033608 A JP 63033608A JP 3360888 A JP3360888 A JP 3360888A JP H01207888 A JPH01207888 A JP H01207888A
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- Japan
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- patterns
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- card
- cards
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- 238000012360 testing method Methods 0.000 title claims abstract description 24
- 230000000737 periodic effect Effects 0.000 abstract description 6
- 238000001514 detection method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000010276 construction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は複数のＩＣカードを試験する装置に関する。
［従来技術の説明ｊ
第３図に従来のＩＣカード試験装置のブロック図を示す
。ＩＣカードとしてシーケンス回路のものを想定してい
る。従ってパターン信号を複数回供給した時に、該ＩＣ
カードから順次正確なパターンが出力されてくるか否か
を試験しようとするものである。
。ＩＣカードとしてシーケンス回路のものを想定してい
る。従ってパターン信号を複数回供給した時に、該ＩＣ
カードから順次正確なパターンが出力されてくるか否か
を試験しようとするものである。
周期的な試験パターンは、パターン発生器１１からそれ
ぞれパターン停止回路１３＋、’−・−，１３□を通じ
てＩＣカード１４ 、、−−−−−−１１４．に供給さ
れている。各ＩＣカード１４０、−−−−−−−１１４
．ｌの出力側は、それぞれ対応する一致検出回路１５い
−−−−−−−１１５□の一方の入力側に接続されてい
る。
ぞれパターン停止回路１３＋、’−・−，１３□を通じ
てＩＣカード１４ 、、−−−−−−１１４．に供給さ
れている。各ＩＣカード１４０、−−−−−−−１１４
．ｌの出力側は、それぞれ対応する一致検出回路１５い
−−−−−−−１１５□の一方の入力側に接続されてい
る。
各−数構出回路１５ 、、−−−−−１１５．、の他方
の入力端には、パターン発生器１１から同一の比較パタ
ーンが供給されている。各−数構出回路１５に（ｋ＝１
、−−−−−−−１ｎ）では、各ＩＣカード１４にの化
カバターンと比較パターンとを比較し、両者が一致した
時、各パターン停止回路１３ｋに停止信号を供給する。
の入力端には、パターン発生器１１から同一の比較パタ
ーンが供給されている。各−数構出回路１５に（ｋ＝１
、−−−−−−−１ｎ）では、各ＩＣカード１４にの化
カバターンと比較パターンとを比較し、両者が一致した
時、各パターン停止回路１３ｋに停止信号を供給する。
そしてパターン停止回路１３ｋを通じて出力されるパタ
ーンを停止し、ＩＣカード１４にの出力電圧を一定に保
持する。また各ＩＣカード１４ 、、−・−１１４，１
の化カバターンは全一・数構出回路１６に供給されてい
る。全−数構出回路１６は、全てのＩＣカード１４ 、
、−−−−−１１４、、から出力される電圧が一定にな
ったことを検出すると、全ての一致検出回路１５ 、、
−−−−−−１１５、にリセット信号を供給する。この
時パターン停止回路１３ 、、−−−−−−１１３．、
の停止状態は解除され、全てのＩＣカード１４ 、、−
−−−−−１１４１゜に再び周期的な試験パターンが供
給される。そしてｒｃカード１４゜、−−一−−−−１
１４，，の化カバターンは良否判定器１２に供給されて
、試験が行われる。
ーンを停止し、ＩＣカード１４にの出力電圧を一定に保
持する。また各ＩＣカード１４ 、、−・−１１４，１
の化カバターンは全一・数構出回路１６に供給されてい
る。全−数構出回路１６は、全てのＩＣカード１４ 、
、−−−−−１１４、、から出力される電圧が一定にな
ったことを検出すると、全ての一致検出回路１５ 、、
−−−−−−１１５、にリセット信号を供給する。この
時パターン停止回路１３ 、、−−−−−−１１３．、
の停止状態は解除され、全てのＩＣカード１４ 、、−
−−−−−１１４１゜に再び周期的な試験パターンが供
給される。そしてｒｃカード１４゜、−−一−−−−１
１４，，の化カバターンは良否判定器１２に供給されて
、試験が行われる。
しかしＩＣカードによっては、印加パターンが停止した
時、内部状態が不安定になるものもある。
時、内部状態が不安定になるものもある。
このようなＩＣカードに対しては、第３図に示した試験
装置では試験できないという問題がある。
装置では試験できないという問題がある。
「問題点を解決するための手段」
この発明によるＩＣカード試験装置は、Ａ、複数のＩＣ
カードに試験パターンを供給すると共に、比較パターン
を出力するパターン発生器と、 Ｂ、各々のＩＣカードの出力側に接続され、該ＩＣカー
ドの化カバターンと上記比較パターンとが一致してから
、ＩＣカードの化カバターンを順次記憶していく制御手
段と、 Ｃ９全ての制御手段が各ＩＣカードの化カバターンと比
較パターンとの一致を検出した時、全ての制御手段に記
憶されている化カバターンを同時に読み出していく読み
出し手段と、 Ｄ、各制御手段から読み出された化カバターンから、各
ＩＣカードの良否を判定する良否判定器と、 とにより構成される。
カードに試験パターンを供給すると共に、比較パターン
を出力するパターン発生器と、 Ｂ、各々のＩＣカードの出力側に接続され、該ＩＣカー
ドの化カバターンと上記比較パターンとが一致してから
、ＩＣカードの化カバターンを順次記憶していく制御手
段と、 Ｃ９全ての制御手段が各ＩＣカードの化カバターンと比
較パターンとの一致を検出した時、全ての制御手段に記
憶されている化カバターンを同時に読み出していく読み
出し手段と、 Ｄ、各制御手段から読み出された化カバターンから、各
ＩＣカードの良否を判定する良否判定器と、 とにより構成される。
初めにパターン発生器から各ＩＣカードに例えば周期的
な試験パターンを供給する。そして各制御手段内で、該
ＩＣカードの化カバターンと比較パターンとを比較し、
両パターンが一致した時、引き続いてこのＩＣカードが
出力されるパターンを順次記憶しておく。全ての制御手
段で各ＩＣカードの化カバターンと比較パターンとの一
致を検出した時、全ての制御手段に記憶されている化カ
バターンを同時に読み出し、良否判定器で各ＩＣカード
の良否を判定する。
な試験パターンを供給する。そして各制御手段内で、該
ＩＣカードの化カバターンと比較パターンとを比較し、
両パターンが一致した時、引き続いてこのＩＣカードが
出力されるパターンを順次記憶しておく。全ての制御手
段で各ＩＣカードの化カバターンと比較パターンとの一
致を検出した時、全ての制御手段に記憶されている化カ
バターンを同時に読み出し、良否判定器で各ＩＣカード
の良否を判定する。
以上のように構成することにより、複数のＩＣカードに
試験パターンを途切れることなく供給して試験できるの
で、印加パターンを停止したときに内部状態が保証され
なくなるＩＣカードに対しても試験を行うことができる
。
試験パターンを途切れることなく供給して試験できるの
で、印加パターンを停止したときに内部状態が保証され
なくなるＩＣカードに対しても試験を行うことができる
。
「実施例」
第１図にこの発明の一実施例であるＩＣカード試験装置
のブロック図を示す。図中、第３図と同じものは同一符
号で示す。
のブロック図を示す。図中、第３図と同じものは同一符
号で示す。
初めにパターン発生器１１から全てのＩＣカード１４
、、−一−−−−−１１４、に例えば周期的な試験パタ
ーンが供給され、制御手段２１ ＋ 、’−’−’−１
２１゜内の一致検出回路１５ 、、−−−−−−−１１
５．、の一方の入力側に比較パターンが供給される。各
ＩＣカード１４ｋ （ｋ＝１、−−一−−−−１ｎ）
の化カバターンは一致検出回路１５にの他方の入力側に
供給される。
、、−一−−−−−１１４、に例えば周期的な試験パタ
ーンが供給され、制御手段２１ ＋ 、’−’−’−１
２１゜内の一致検出回路１５ 、、−−−−−−−１１
５．、の一方の入力側に比較パターンが供給される。各
ＩＣカード１４ｋ （ｋ＝１、−−一−−−−１ｎ）
の化カバターンは一致検出回路１５にの他方の入力側に
供給される。
−数構出回路１５には、ＩＣカード１４６の化カバター
ンと比較パターンとが一致した時、論理゛１゛の信号を
アンド回路２２ｋ及び全−数構出回路１６に供給する。
ンと比較パターンとが一致した時、論理゛１゛の信号を
アンド回路２２ｋ及び全−数構出回路１６に供給する。
この時アンド回路２２には開に制御され、パターン発生
器１１からのクロック信号が該アンド回路２２．を通じ
てライトカウンタ２３うに供給される。ライトカウンタ
２３□の計数値はマルチプレクサ２４１の一方の入力側
に供給される。全−数構出回路１６は全ての一致検出回
路１５ 、、−−−−−−−１１５．から論理”１゛′
の信号が出力された時、論理′”■”の信号をアンド回
路２６に供給する。そしてアンド回路２６は開に制御さ
れ、パターン発生器１１からのクロック信号は該アンド
回路２６を通じてリードカウンタ２７に供給される。リ
ードカウンタ２７の計数値は、全ての制御手段２１ 、
、−−−−−１２１．ｌ内のマルチプレクサ２４ 、、
−−−−−１２４゜の他方の入力側に供給される。また
パターン発生器１１からのクロック信号はＷ／Ｒ発生器
２８にも供給される。Ｗ／Ｒ発生器２８は、クロック信
号の半分の周期毎にライト信号とリード信号を交互に出
力し、全ての制御手段２１８、−−−−−−−１２１．
内のマルチプレクサ２４５、−−−−−−−１２４．、
及びメモリ２５０、−−１２５．、に供給する。マルチ
プレクサ２４．はＷ／Ｒ発生器２８からライト信号が供
給された時、ライトカウンタ２３にの計数値をアドレス
信号としてメモリ２５．に供給する。この時メモリ２５
には、指定されたアドレスにＩＣカード１４にの出力パ
ターンを記憶する。Ｗ／Ｒ発生器２８からリード信号が
供給された時、リードカウンタ２７の計数値をアドレス
信号としてメモリ２５１に供給する。この時メモリ２５
．の指定されたアドレスに記憶されている出力パターン
が読み出されて、良否判定器１２に供給される。また全
−数構出回路１６から論理”′１′の信号が出力された
時、パターン発生器１１は比較パターンを期待値パター
ンに切り換えて、良否判定器１２に供給する。そして各
ＩＣカード１４８、−−−一−−−１１４□の良否を判
定する。
器１１からのクロック信号が該アンド回路２２．を通じ
てライトカウンタ２３うに供給される。ライトカウンタ
２３□の計数値はマルチプレクサ２４１の一方の入力側
に供給される。全−数構出回路１６は全ての一致検出回
路１５ 、、−−−−−−−１１５．から論理”１゛′
の信号が出力された時、論理′”■”の信号をアンド回
路２６に供給する。そしてアンド回路２６は開に制御さ
れ、パターン発生器１１からのクロック信号は該アンド
回路２６を通じてリードカウンタ２７に供給される。リ
ードカウンタ２７の計数値は、全ての制御手段２１ 、
、−−−−−１２１．ｌ内のマルチプレクサ２４ 、、
−−−−−１２４゜の他方の入力側に供給される。また
パターン発生器１１からのクロック信号はＷ／Ｒ発生器
２８にも供給される。Ｗ／Ｒ発生器２８は、クロック信
号の半分の周期毎にライト信号とリード信号を交互に出
力し、全ての制御手段２１８、−−−−−−−１２１．
内のマルチプレクサ２４５、−−−−−−−１２４．、
及びメモリ２５０、−−１２５．、に供給する。マルチ
プレクサ２４．はＷ／Ｒ発生器２８からライト信号が供
給された時、ライトカウンタ２３にの計数値をアドレス
信号としてメモリ２５．に供給する。この時メモリ２５
には、指定されたアドレスにＩＣカード１４にの出力パ
ターンを記憶する。Ｗ／Ｒ発生器２８からリード信号が
供給された時、リードカウンタ２７の計数値をアドレス
信号としてメモリ２５１に供給する。この時メモリ２５
．の指定されたアドレスに記憶されている出力パターン
が読み出されて、良否判定器１２に供給される。また全
−数構出回路１６から論理”′１′の信号が出力された
時、パターン発生器１１は比較パターンを期待値パター
ンに切り換えて、良否判定器１２に供給する。そして各
ＩＣカード１４８、−−−一−−−１１４□の良否を判
定する。
次に第２図のタイミングチャートを用いて第１図の装置
の動作について説明する。測定開始時にリセット信号が
ライトカウンタ２３ 、、−−−−−−−−−−１２３
、及びリードカウンタ２７に供給され、各カウンタの計
数値がリセットされる（第２図Ａ）。
の動作について説明する。測定開始時にリセット信号が
ライトカウンタ２３ 、、−−−−−−−−−−１２３
、及びリードカウンタ２７に供給され、各カウンタの計
数値がリセットされる（第２図Ａ）。
アンド回路２２ 、、−−−−−−−１２２．、、アン
ド回路２６及びＷ／Ｒ発生器２“８にはクロック信号が
供給されている（第２図Ｂ）。初めに一致検出回路１５
１、−−−一−−−１１５７の一方の入力側及び良否判
定器１２に比較パターンＤＭ（第２図Ｃ）が供給される
。
ド回路２６及びＷ／Ｒ発生器２“８にはクロック信号が
供給されている（第２図Ｂ）。初めに一致検出回路１５
１、−−−一−−−１１５７の一方の入力側及び良否判
定器１２に比較パターンＤＭ（第２図Ｃ）が供給される
。
−数構出回路１５ 、、−−−−−−−−−−−１１５
．、の他方の入力側には、各ＩＣカード１４ 、、−−
−−−−〜．１４．、の出力パターン（第２図り、、−
−−−−−−１Ｄ、）が供給されている。比較パターン
ＤＭと出力パターンが一致すると、−数構出回路１５．
、−−−−−−−１１５ゎから出力される信号が論理゛
０“から論理“１゛に変わる（第２図Ｅ Ｉ 、−−−
−−−−−−−−１Ｅ□）。そしてアンド回路２２ 、
、−−−−−−−１２２．、が開に制御され、第２図Ｂ
に示すクロック信号がライトカウンタ２３Ｉ、−−−−
−−一、２３．、で計数される。その計数値（第２図Ｆ
３、−−−−−−−１Ｆ、）は、マルチプレクサ２４４
、−−−−−−−１２４．の一方の入力側に供給される
。
．、の他方の入力側には、各ＩＣカード１４ 、、−−
−−−−〜．１４．、の出力パターン（第２図り、、−
−−−−−−１Ｄ、）が供給されている。比較パターン
ＤＭと出力パターンが一致すると、−数構出回路１５．
、−−−−−−−１１５ゎから出力される信号が論理゛
０“から論理“１゛に変わる（第２図Ｅ Ｉ 、−−−
−−−−−−−−１Ｅ□）。そしてアンド回路２２ 、
、−−−−−−−１２２．、が開に制御され、第２図Ｂ
に示すクロック信号がライトカウンタ２３Ｉ、−−−−
−−一、２３．、で計数される。その計数値（第２図Ｆ
３、−−−−−−−１Ｆ、）は、マルチプレクサ２４４
、−−−−−−−１２４．の一方の入力側に供給される
。
全ての一致検出回路１５ 、、−−−−−−１１５．、
から出力される信号が論理”１″に変わった時、全−数
構出回路１６から出力される信号も論理１１ｔｌ＋に変
わる（第２図Ｇ）。そしてアンド回路２６が開に制御さ
れ、第２図Ｂに示すクロック信号かり−ドカウンタ２７
で計数される。その計数値（第２図Ｈ）は、マルチプレ
クサ２４ 、、−−ｍ−−・−１２４，。
から出力される信号が論理”１″に変わった時、全−数
構出回路１６から出力される信号も論理１１ｔｌ＋に変
わる（第２図Ｇ）。そしてアンド回路２６が開に制御さ
れ、第２図Ｂに示すクロック信号かり−ドカウンタ２７
で計数される。その計数値（第２図Ｈ）は、マルチプレ
クサ２４ 、、−−ｍ−−・−１２４，。
の他方の入力側に供給される。
Ｗ／Ｒ発生器２８は、クロック信号の半分の周期毎にラ
イト信号Ｗとリード信号Ｒを交互に出力しく第２図■）
、マルチプレクサ２４ 、、−−−−−−−１２４１、
及びメモリ２５ 、 、−−−−−−−１２５゜に供給
する。マルチプレクサ２４ 、、−−−−−−−１２４
．ｌは、Ｗ／Ｒ発生器２８からライト信号が供給された
時ライトカウンタ２３０、−−−−−−１２３７の計数
値をアドレス信号としてメモリ２５ 、、−−−−−１
２５Ｉ、に供給し、リード信号が供給された時リードカ
ウンタ２７の計数値をアドレス信号として供給する（第
２図Ｊ 、 、−−−−−−−１Ｊ、ｌ）。メモリ２５
、、−−−−−−１２５、は、Ｗ／Ｒ発生器２８から
ライト信号が供給された時、ライトカウンタ２３ 、、
−−−−−２２３．１の計数値（第２図Ｆ 、 、−−
−−−−１Ｆ、）に対応するアドレスにＩＣカード１４
＋ 、”−−−−−−２１４，ｌの出力パターンを記
憶しておく。Ｗ／Ｒ発生器２８からリード信号が供給さ
れた時、リードカウンタ２６の計数値（第２図Ｈ）に対
応するアドレスに記憶されている出力パターンが読み出
されて、良否判定器１２に供給される。また全−数構出
回路１６から出力される信号が論理”′１′″に変わっ
た時、パターン発生器１１から出力されている比較パタ
ーンＤＭが期待値パターンＰ、 、Ｐ２、−−−−−−
に変わる（第２図Ｃ）と同時に、パターン発生器１１か
ら良否判定器１２に供給される信号が論理”１”に立ち
上がる（第２図Ｌ）。そしてこの良否判定器１２内で各
ＩＣカード１４ 、、−一−−−−−１１４，ｌの良否
が判定される。
イト信号Ｗとリード信号Ｒを交互に出力しく第２図■）
、マルチプレクサ２４ 、、−−−−−−−１２４１、
及びメモリ２５ 、 、−−−−−−−１２５゜に供給
する。マルチプレクサ２４ 、、−−−−−−−１２４
．ｌは、Ｗ／Ｒ発生器２８からライト信号が供給された
時ライトカウンタ２３０、−−−−−−１２３７の計数
値をアドレス信号としてメモリ２５ 、、−−−−−１
２５Ｉ、に供給し、リード信号が供給された時リードカ
ウンタ２７の計数値をアドレス信号として供給する（第
２図Ｊ 、 、−−−−−−−１Ｊ、ｌ）。メモリ２５
、、−−−−−−１２５、は、Ｗ／Ｒ発生器２８から
ライト信号が供給された時、ライトカウンタ２３ 、、
−−−−−２２３．１の計数値（第２図Ｆ 、 、−−
−−−−１Ｆ、）に対応するアドレスにＩＣカード１４
＋ 、”−−−−−−２１４，ｌの出力パターンを記
憶しておく。Ｗ／Ｒ発生器２８からリード信号が供給さ
れた時、リードカウンタ２６の計数値（第２図Ｈ）に対
応するアドレスに記憶されている出力パターンが読み出
されて、良否判定器１２に供給される。また全−数構出
回路１６から出力される信号が論理”′１′″に変わっ
た時、パターン発生器１１から出力されている比較パタ
ーンＤＭが期待値パターンＰ、 、Ｐ２、−−−−−−
に変わる（第２図Ｃ）と同時に、パターン発生器１１か
ら良否判定器１２に供給される信号が論理”１”に立ち
上がる（第２図Ｌ）。そしてこの良否判定器１２内で各
ＩＣカード１４ 、、−一−−−−−１１４，ｌの良否
が判定される。
「発明の効果」
以上説明したようにこの発明によるＩＣカード試験装置
では、複数のＩＣカードに例えば周期的な試験パターン
を中断することなく供給し、その時のＩＣカードの出力
パターンと比較パターンとを比較する。両パターンが一
致した時、引き続いて該ＩＣカードから出力されるパタ
ーンを各々のＩＣの後段に接続されている制御手段内に
記憶させておく。そして全てのＩＣカードに対して出力
パターンと比較パターンとの一致を検出した時、各々の
制御手段内に記憶されている出力データを同時に読み出
して各ＩＣカードの良否を判定するように構成している
。従って印加パターンが中断された時に内部状態が保証
されなくなるＩＣカードに対しても複数個まとめて試験
することができる。
では、複数のＩＣカードに例えば周期的な試験パターン
を中断することなく供給し、その時のＩＣカードの出力
パターンと比較パターンとを比較する。両パターンが一
致した時、引き続いて該ＩＣカードから出力されるパタ
ーンを各々のＩＣの後段に接続されている制御手段内に
記憶させておく。そして全てのＩＣカードに対して出力
パターンと比較パターンとの一致を検出した時、各々の
制御手段内に記憶されている出力データを同時に読み出
して各ＩＣカードの良否を判定するように構成している
。従って印加パターンが中断された時に内部状態が保証
されなくなるＩＣカードに対しても複数個まとめて試験
することができる。
第１図はこの発明の一実施例であるＩＣカード試験装置
のブロック図、第２図は第１図の装置の動作を説明する
ためのタイミングチャート、第３図は従来のＩＣカード
試験装置のブロック図である。 特許出願人 株式会社アトハンチスト 代理人 弁理士 打検 保男
のブロック図、第２図は第１図の装置の動作を説明する
ためのタイミングチャート、第３図は従来のＩＣカード
試験装置のブロック図である。 特許出願人 株式会社アトハンチスト 代理人 弁理士 打検 保男
Claims (1)
- （１） Ａ．複数のＩＣカードに試験パターンを供給す
ると共に、比較パターンを出力するパターン発生器と、 Ｂ．各々のＩＣカードの出力側に接続され、該ＩＣカー
ドの出力パターンと上記比較パターンとが一致してから
、ＩＣカードの出力パターンを順次記憶していく制御手
段と、 Ｃ．全ての制御手段が各ＩＣカードの出力パターンと比
較パターンとの一致を検出した時、全ての制御手段に記
憶されている出力パターンを同時に読み出していく読み
出し手段と、Ｄ．各制御手段から読み出された出力パタ
ーンから、各ＩＣカードの良否を判定する良否判定器と
、 により構成されて成ることを特徴とするＩＣカード試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033608A JP2651178B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63033608A JP2651178B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01207888A true JPH01207888A (ja) | 1989-08-21 |
| JP2651178B2 JP2651178B2 (ja) | 1997-09-10 |
Family
ID=12391176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63033608A Expired - Lifetime JP2651178B2 (ja) | 1988-02-16 | 1988-02-16 | Ｉｃカード試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2651178B2 (ja) |
-
1988
- 1988-02-16 JP JP63033608A patent/JP2651178B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2651178B2 (ja) | 1997-09-10 |
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