CN115981683B - 一种efuse自动烧写电路 - Google Patents
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Abstract
本发明提供一种efuse自动烧写电路，包括：存储模块，存储模块包括一固化单元和一数据存储单元，固化单元中存储有用以指示是否启动烧写的控制信号；烧写模块，连接存储模块，用于上电后在控制信号指示启动烧写时，生成一预烧写数据和一触发烧写程序的指示信号，以启动烧写程序根据预烧写数据对数据存储单元进行烧写；以及在控制信号指示不启动烧写时，烧写模块不工作，且数据存储单元输出存储的数据。有益效果：本发明通过固化单元中存储用以指示是否启动烧写的控制信号，在上电后，根据控制信号判断是否启动烧写，无需额外的焊盘资源和通信模块，无需外部烧写程序。
Description
技术领域
本发明涉及烧写技术领域，尤其涉及一种efuse自动烧写电路。
背景技术
efuse类似于EEPROM，是一次性可编程存储器，在芯片出场之前会被写入信息，在一个芯片中，efuse的容量通常很小，一些芯片efuse只有128bit。efuse的获得成本低，在存储空间需求小的模拟芯片中应用广泛。
在烧写过程中，efuse通常需要额外的焊盘（PAD）来输入控制信号和数据；即使使用通信协议（SPI，I2C等通信模块）来接收输入控制信号和数据，也需要额外引脚。无论是使用焊盘还是引脚在芯片中都占用了大量的芯片面积，并且需要编写烧写测试程序。在模拟芯片中，由于封装的引脚资源非常有限，efuse通信用的焊盘不会绑定（bonding）到封装引脚PIN上，所以efuse烧写一般在芯片探测（chip probing，CP）阶段进行，无法修调封装应力对电路参数的影响。此外，efuse烧写过程中，单比特的烧写电流为几mA，多比特同时烧写时电流可能达到上百mA，对芯片内部的金属走线和散热要求比较高，现有技术中通常分块烧写的方式来降低烧写电流，但这种分块烧写的方式在一定也会增加烧写测试时间。
发明内容
为了解决以上技术问题，本发明提供了一种efuse自动烧写电路。
本发明所解决的技术问题可以采用以下技术方案实现：
一种efuse自动烧写电路，包括：
存储模块，所述存储模块包括一固化单元和一数据存储单元，所述固化单元中存储有用以指示是否启动烧写的控制信号；
烧写模块，连接所述存储模块，用于上电后在所述控制信号指示启动烧写时，生成一预烧写数据和一触发烧写程序的指示信号，以启动所述烧写程序根据所述预烧写数据对所述数据存储单元进行烧写；以及
在所述控制信号指示不启动烧写时，所述烧写模块不工作，且所述数据存储单元输出存储的数据。
优选地，所述控制信号在第一次上电时默认为低电平，以指示启动烧写；以及
所述控制信号在第二次及后续上电时默认为高电平，以指示不启动烧写。
优选地，所述烧写模块包括：
采样单元，连接所述固化单元，于一复位信号和所述复位信号的延迟信号作用下对所述固化单元输出的所述控制信号进行采样，得到一采样信号；
校准逻辑单元，连接所述采样单元，于一时钟信号和所述采样信号作用下输出所述预烧写数据和所述指示信号；
烧写单元，连接所述校准逻辑单元，用于所述指示信号启动所述烧写程序根据所述预烧写数据对所述数据存储单元进行烧写。
优选地，所述复位信号采用一欠压锁定模块产生，所述欠压锁定模块用以检测电源电压，并将所述电源电压与一预设电压检测阈值进行比较，输出所述复位信号。
优选地，所述数据存储单元中的数据以一预定数量的数据块进行存储；
所述校准逻辑单元还包括：划分子单元，用于将所述预烧写数据划分为与所述预定数量相同的预烧写数据段；
所述烧写单元还用于按照所述时钟信号的计数结果根据对应的所述预烧写数据段对相应的数据段进行烧写。
优选地，所述烧写模块还包括：计数器单元，连接所述校准逻辑单元，用于接收所述时钟信号，并根据所述指示信号输出对所述时钟信号的所述计数结果。
优选地，还包括：电源模块，分别连接所述存储模块，用于在一供电使能信号作用下为所述存储模块中的所述固化单元和所述数据存储单元供电。
优选地，所述供电使能信号采用一逻辑门电路产生，所述逻辑门电路包括一或非门和偶数个反相器，所述或非门的输入端分别连接所述采样信号、所述复位信号的延时反相信号以及所述计数结果，所述或非门的输出端经过所述偶数个反相器后输出所述供电使能信号。
优选地，所述烧写模块还包括：
振荡器模块，分别连接所述采样单元、所述校准逻辑单元和所述计数器单元，用于在所述采样信号作用下输出所述时钟信号至所述校准逻辑单元和所述计数器单元。
优选地，所述烧写模块还包括：逻辑比较器，连接所述数据存储单元，用于对所述预烧写数据和所述数据存储单元烧写后的输出数据进行比较：若一致，则烧写成功，否则烧写失败。
本发明技术方案的优点或有益效果在于：
本发明将efuse的存储模块划分为固化单元和数据存储单元，通过固化单元中存储用以指示是否启动烧写的控制信号，在上电后，根据控制信号判断是否启动烧写，无需额外的焊盘资源和通信模块，无需外部烧写程序。
附图说明
图1为本发明较佳实施例中，efuse自动烧写电路的结构框图；
图2为本发明较佳实施例中，efuse自动烧写电路的示意图；
图3为本发明较佳实施例中，efuse自动烧写电路关键节点的波形示意图。
实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。
参见图1，本发明的较佳的实施例中，基于现有技术中存在的上述问题，现提供一种efuse自动烧写电路，包括：
存储模块1，存储模块1包括一固化单元11和一数据存储单元12，固化单元11中存储有用以指示是否启动烧写的控制信号；
烧写模块2，连接存储模块1，用于上电后在控制信号指示启动烧写时，生成一预烧写数据和一触发烧写程序的指示信号，以启动烧写程序根据预烧写数据对数据存储单元进行烧写；以及
在控制信号指示不启动烧写时，烧写模块不工作，且数据存储单元输出存储的数据。
具体的，在本实施例中，将efuse的存储模块1分成固化（block）单元11和数据（data）存储单元12两部分。数据存储单元12用于存储电路工作需要的数据。固化单元11存储有用以指示是否启动烧写的控制信号，来控制是否需要启动烧写程序，作为举例而非限定，控制信号只需要占用1bit，默认控制信号的输出结果是0，在完成烧写后输出控制信号的输出结果为1。本发明实施例在上电后对固化单元11的输出结果进行采样，通过采样的结果判断是否启动烧写，并在需要启动烧写时启动校准程序完成电路参数的校准得到生成预烧写数据和触发烧写程序的指示信号，然后启动烧写程序根据预烧写数据对数据存储单元进行烧写，在一个较佳的实施例中，还包含对固化单元11的烧写。在无需启动烧写时，烧写模块不工作，无需启动校准程序和烧写程序，数据存储单元12输出存储的数据。
需要说明的是，上述预烧写数据可使用现有的逐次逼近逻辑（SAR）得到，另外，上述校准程序和烧写程序均可采用现有技术实现，本发明对此不做限定。
作为优选的实施方式，其中，控制信号在第一次上电时默认为低电平，以指示启动烧写；以及
控制信号在第二次及后续上电时默认为高电平，以指示不启动烧写。
具体的，在本实施例中，第一次上电时，固化单元11的控制信号默认为0，表示需要启动校准程序和烧写程序；第二次上电以及后续上电时，固化单元11的控制信号为1，表示无需启动校准程序和烧写程序，数据存储单元输出存储的数据，芯片正常工作。
作为优选的实施方式，其中，烧写模块2包括：
采样单元21，连接固化单元11，于一复位信号和复位信号的延迟信号作用下对固化单元11输出的控制信号进行采样，得到一采样信号；
校准逻辑（Calibrationlogic）单元22，连接采样单元21，于一时钟信号和采样信号作用下输出预烧写数据和指示信号；
烧写单元23，连接校准逻辑单元22，用于指示信号启动烧写程序根据预烧写数据对数据存储单元12进行烧写。
进一步的，采样单元21采用触发器实现采样功能，触发器的输入端D连接固化单元的输出端，用以接收控制信号block_pre，触发器的时钟输入端clk用以接收复位信号的延迟信号vddok_delay，触发器的重置端Reset用以接收复位信号，触发器的输出端Q用以输出采样信号block_out。
进一步的，校准逻辑单元22中预先存储有校准程序，在控制信号表示需要启动烧写时，启动校准程序对需要修调的电路进行校准，输出预烧写数据data_pre和触发烧写程序的指示信号program_en1，开始efuse 的数据data<7:4>的烧写。
作为优选的实施方式，其中，复位信号采用一欠压锁定（UVLO）模块3产生，欠压锁定模块3用以检测电源电压vdd，并将电源电压vdd与一预设电压检测阈值进行比较，输出复位信号。
具体的，在本实施例中，通过欠压锁定模块3检测电源电压，当电源电压低于预设电压检测阈值时输出低电平（0）；当电源电压高于预设电压检测阈值时输出高电平（1）。
具体的，如图2所示，欠压锁定模块3的输入端连接电源端，用于检测电源电压vdd，欠压锁定模块3的输出端用于输出复位信号vddok。
进一步的，欠压锁定模块3的输出端还连接奇数个反相器，用以输出复位信号的延时反相信号vddok_delay_b，作为举例而非限定，奇数个反相器优选为3个反相器。
进一步的，欠压锁定模块3的输出端还连接偶数个反相器，用以输出复位信号的延时信号vddok_delay，作为举例而非限定，偶数个反相器优选为4个反相器，延时反相信号vddok_delay_b和延时信号vddok_delay之间间隔一个反相器，采用欠压锁定模块输出的复位信号的延时信号进行采样，以确保被采样的固化单元输出信号有足够的时间建立。
进一步的，延时信号vddok_delay的输出端还连接一缓冲器，用以输出延时缓冲信号vddok_delay2。
作为优选的实施方式，其中，数据存储单元12中的数据以一预定数量的数据块进行存储；
校准逻辑单元22还包括：划分子单元（图中未标示）用于将预烧写数据划分为与预定数量相同的预烧写数据段；
烧写单元23还用于按照时钟信号的计数结果根据对应的预烧写数据段对相应的数据段进行烧写。
具体的，在本实施例中，通过对时钟信号进行计数从而控制电路对数据存储单元12中存储的数据进行分块按批次进行烧写，直至全部烧写完成。作为举例而非限定，例如存储的数据为data<7:0>，本发明实施例以划分成data<7:4>和data<3:0>为例，通过计数结果先对数据data<7:4>进行烧写，然后再对数据data<3:0>进行烧写，从而降低烧写电流。
作为优选的实施方式，其中，烧写模块2还包括：计数器单元24，连接校准逻辑单元22，用于接收时钟信号，并根据指示信号输出对时钟信号的计数结果。
具体的，在本实施例中，通过计数器（Counter）单元24的计数结果控制烧写时间，并控制分块烧写。在本实施例中，当计数器输出第二指示信号program_en2信号时烧写单元23开始数据data<3:0>的烧写。
作为优选的实施方式，其中，还包括：电源模块4，连接存储模块1，用于在一供电使能信号vfuse_en作用下为存储模块1中的固化单元11和数据存储单元12供电。需提醒的是，本发明实施例的电源模块不仅仅是简单的供电，其设置目的是为了给efuse提供满足FAB厂要求的烧写电压和烧写电流。
作为优选的实施方式，其中，供电使能信号vfuse_en采用一逻辑门电路产生，逻辑门电路包括一或非门和偶数个反相器，或非门的输入端分别连接采样信号block_out、复位信号的延时反相信号vddok_delay_b以及计数结果program_finish，或非门的输出端经过偶数个反相器后输出供电使能信号vfuse_en。
具体的，在本实施例中，逻辑门电路用以根据采样信号block_out、复位信号的延时反相信号vddok_delay_b以及计数结果program_finish输出供电使能信号vfuse_en，从而控制电源模块4为存储模块1中的固化单元11和数据存储单元12供电。
进一步的，上述逻辑门电路中的偶数个反相器优选为2个，即或非门的输出端连接2个反相器，或非门的输出端用以输出第一逻辑信号program，第一逻辑信号program经过一个反相器输出第二逻辑信号program_b，然后第二逻辑信号program_b 经过一个反相器输出上述供电使能信号vfuse_en，并将供电使能信号vfuse_en输出至电源模块4。
进一步的，如图2所示，烧写单元23包括：第一逻辑处理电路、第二逻辑处理电路和第三逻辑处理电路，其中：
第一逻辑处理电路包括：第一与非门、第一或非门；第一与非门的输入端分别连接预烧写数据data_pre<7:4>和指示信号program_en1；第一或非门的输入端分别连接第一与非门的输出端和第二逻辑信号program_b，第一或非门的输出端连接数据存储单元12，用以输出烧写数据data<7:4>，然后在第一逻辑信号program作用下将烧写数据data<7:4>烧写入数据存储单元12的对应第一数据块122中；
第二逻辑处理电路包括：第二与非门、第二或非门；第二与非门的输入端分别连接预烧写数据data_pre<3:0>和计数器输出的第二指示信号program_en2；第二或非门的输入端分别连接第二与非门的输出端和第二逻辑信号program_b，第二或非门的输出端连接数据存储单元12，用以输出烧写数据data<3:0>，然后在第一逻辑信号program作用下将烧写数据data<3:0>烧写入数据存储单元12的对应第二数据块121中；
第三逻辑处理电路包括：反相器和第三或非门，反相器的输入端连接计数器输出的第二指示信号program_en2，第三或非门的输入端分别连接反相器的输出端和第二逻辑信号program_b，第三或非门的的输出端连接固化单元11，用以输出数据固化信号data_block，然后在第一逻辑信号program作用下将数据固化信号data_block烧写入固化单元11中。
作为优选的实施方式，其中，烧写模块2还包括：
振荡器（OSC）模块26，分别连接采样单元21、校准逻辑单元22和计数器单元24，用于在采样信号作用下输出时钟信号至校准逻辑单元22和计数器单元24。
具体的，在本实施例中，在需要烧写时，通过振荡器模块26为计数器单元24和校准逻辑单元22提供工作所需的时钟信号。
作为优选的实施方式，其中，烧写模块2还包括：逻辑比较器25（comp），连接数据存储单元12，用于对预烧写数据data_pr和数据存储单元12烧写后的输出数据data_out进行比较：若一致，则烧写成功，否则烧写失败。
具体的，在本实施例中，通过逻辑比较器25对预烧写数据data_pre和烧写输出数据data_out进行比较，若比较结果一致则输出1，表示烧写成功，否则输出0，表示烧写失败。
进一步的，如图2所示，还包括第四逻辑处理电路，分别连接逻辑比较器25的输出端和固化单元11的输出端，第四逻辑处理电路包括第三与非门、第四或非门、与门；第三与非门的输入端分别连接逻辑比较器25的输出端和固化单元11的输出端，第四或非门的输入端分别连接第三与非门的输出端和采样单元21的输出端，与门的输入端分别连接第四或非门的输出端和延时缓冲信号vddok_delay2，与门的输出端用以输出program_ok。
于上述较佳的实施例中，上述efuse自动烧写电路的烧写流程如下，以及其关键节点的波形示意图如图3所示：
步骤a，第一次上电时，欠压锁定模块3输出的复位信号对固化单元11的输出进行采样：
若采样信号为1，则芯片制造异常， efuse自动烧写电路输出program_ok为1，表明电路烧写失败；
若采样信号为0，则进入步骤b；
步骤b，启动振荡器模块26和校准逻辑单元22，校准逻辑单元22启动预先存储的校准程序得到预烧写数据，并发出触发烧写程序的指示信号；
步骤c，启动烧写程序，为了减少烧写电流，通过计数器单元24控制电路对数据存储单元12中存储的数据进行分块按批次进行烧写，直至全部烧写完成，数据存储单元12输出烧写后的输出数据data_out，逻辑比较器25将输出数据data_out与预烧写数据data_pre进行比较：若一致，则表明烧写成功，否则表明烧写失败。
步骤d，第二次及后续上电时，欠压锁定模块3输出的复位信号对固化单元11的输出进行采样，采样信号为1；
步骤e，振荡器模块26和校准逻辑单元22不工作，数据存储单元12输出存储的上述输出数据data_out，芯片正常工作。
进一步的，针对现有技术efuse烧写主要在芯片探测（chip probing，CP）阶段进行，这是由于CP阶段可以有更多的焊盘资源使用，方便对芯片进行控制，并且CP阶段芯片散热更好。而FT（Final Test）阶段芯片被封装后可以用的PIN资源非常有限甚至没有可以用来烧写的PIN，利用少量的PIN进行烧写，芯片内部需要额外设计通信接口和外部通信的问题。本发明实施例中烧写程序全部用内部电路实现，不受pad或pin资源的限制，也无需设置额外的通信接口。
采用上述技术方案的有益效果在于：本发明将efuse的存储模块划分为固化单元和数据存储单元，通过固化单元中存储用以指示是否启动烧写的控制信号，在上电后，根据控制信号判断是否启动烧写，无需额外的焊盘资源和通信模块，无需外部烧写程序。
以上仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。
Claims (8)
1.一种efuse自动烧写电路，其特征在于，包括：
存储模块，所述存储模块包括一固化单元和一数据存储单元，所述固化单元中存储有用以指示是否启动烧写的控制信号；
烧写模块，连接所述存储模块，用于上电后在所述控制信号指示启动烧写时，生成一预烧写数据和一触发烧写程序的指示信号，以启动所述烧写程序根据所述预烧写数据对所述数据存储单元进行烧写；以及
在所述控制信号指示不启动烧写时，所述烧写模块不工作，且所述数据存储单元输出存储的数据；
所述烧写模块包括：
采样单元，连接所述固化单元，于一复位信号和所述复位信号的延迟信号作用下对所述固化单元输出的所述控制信号进行采样，得到一采样信号；
校准逻辑单元，连接所述采样单元，于一时钟信号和所述采样信号作用下输出所述预烧写数据和所述指示信号；所述校准逻辑单元中预先存储有校准程序，在所述控制信号表示需要启动烧写时，启动所述校准程序对需要修调的电路进行校准，输出所述预烧写数据和触发烧写程序的所述指示信号；
烧写单元，连接所述校准逻辑单元，用于所述指示信号启动所述烧写程序根据所述预烧写数据对所述数据存储单元进行烧写；
所述烧写模块还包括：
振荡器模块，分别连接所述采样单元、所述校准逻辑单元和计数器单元，用于在所述采样信号作用下输出所述时钟信号至所述校准逻辑单元和所述计数器单元。
2.根据权利要求1所述的efuse自动烧写电路，其特征在于，所述控制信号在第一次上电时默认为低电平，以指示启动烧写；以及
所述控制信号在第二次及后续上电时默认为高电平，以指示不启动烧写。
3.根据权利要求1所述的efuse自动烧写电路，其特征在于，所述复位信号采用一欠压锁定模块产生，所述欠压锁定模块用以检测电源电压，并将所述电源电压与一预设电压检测阈值进行比较，输出所述复位信号。
4.根据权利要求1所述的efuse自动烧写电路，其特征在于，所述数据存储单元中的数据以一预定数量的数据块进行存储；
所述校准逻辑单元还包括：划分子单元，用于将所述预烧写数据划分为与所述预定数量相同的预烧写数据段；
所述烧写单元还用于按照所述时钟信号的计数结果根据对应的所述预烧写数据段对相应的数据段进行烧写。
5.根据权利要求4所述的efuse自动烧写电路，其特征在于，所述烧写模块还包括：计数器单元，连接所述校准逻辑单元，用于接收所述时钟信号，并根据所述指示信号输出对所述时钟信号的所述计数结果。
6.根据权利要求5所述的efuse自动烧写电路，其特征在于，还包括：电源模块，分别连接所述存储模块，用于在一供电使能信号作用下为所述存储模块中的所述固化单元和所述数据存储单元供电。
7.根据权利要求6所述的efuse自动烧写电路，其特征在于，所述供电使能信号采用一逻辑门电路产生，所述逻辑门电路包括一或非门和偶数个反相器，所述或非门的输入端分别连接所述采样信号、所述复位信号的延时反相信号以及所述计数结果，所述或非门的输出端经过所述偶数个反相器后输出所述供电使能信号。
8.根据权利要求1所述的efuse自动烧写电路，其特征在于，所述烧写模块还包括：逻辑比较器，连接所述数据存储单元，用于对所述预烧写数据和所述数据存储单元烧写后的输出数据进行比较：若一致，则烧写成功，否则烧写失败。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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2023
- 2023-03-20 CN CN202310265340.6A patent/CN115981683B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103631723A (zh) * | 2013-11-29 | 2014-03-12 | 中国电子科技集团公司第四十七研究所 | 调节电路及电路调节方法 |
| CN114489727A (zh) * | 2022-01-24 | 2022-05-13 | 海信（山东）空调有限公司 | 数据烧写方法及装置、空调控制器、空调器和存储介质 |
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| CN115981683A (zh) | 2023-04-18 |
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