CN114441934A - 一种针对芯片级的测试验证系统及芯片检测的方法 - Google Patents

Abstract

本发明提供了一种针对芯片级的测试验证系统，包括：上位机，发出测试指令、全局测试位流和指定测试位流；第一数据处理模块，接收全局测试位流，传输至存储模块；存储模块，存储第一数据处理模块输出的全局测试位流；测试控制模块，接收指定测试位流，控制第一数据处理模块读取与指定测试位流对应的配置信息对被测芯片进行配置；比对模块，接收测试控制模块读取的与指定测试位流对应的激励信息对被测芯片进行配置；采样被测芯片输出数据，与指定测试位流对应的激励信息中的期望数据对比，存储对比结果不一致的采样数据和采样时间。所述系统使从初产阶段进入量产阶段时测试成本最大化降低。本发明还提供了一种芯片检测的方法，也可实现上述效果。

Description

一种针对芯片级的测试验证系统及芯片检测的方法

技术领域

本发明涉及集成电路测试技术领域，特别是一种针对芯片级的测试验证系统及芯片检测的方法。

背景技术

目前测试FPGA一般有两种手段：一种是自主研制测试系统，功能应包括配置FPGA、加载测试向量、读取测试响应等。该方法往往投资大，耗时长，测试精度难以保证，而且研制出来的测试平台可移植性差，只能用于研究和验证。另一种手段是用ATE(Automatic TestEquipment)来测试FPGA，先对FPGA进行配置，然后对配置成的电路进行测试。这样可以在同一个操作流程中完成FPGA芯片的多次配置测试，减少操作环节，提高FPGA芯片的测试效率，能够实现FPGA芯片的产业化测试。

而传统的半导体量产测试都是基于ATE开发实现的。ATE作为一个通用测试平台提供了丰富的硬件板卡(供电电源,数字通道,模拟/RF通道.....)和良好的软件开发环境，可以支持某些类半导体产品的量产测试。ATE的优点是通用，测试可靠性高，友好的操作界面(operation interface)控制处理程序(handler)/探测器(prober)/TP，完善的测试数据分析工具。

复杂SoC芯片仅仅依靠DFT(Discrete Fourier Transform)的结构测试(structural test)，很难将所有的故障点覆盖，特别是一些复杂控制组合下的特殊条件才能触发的故障(如需要某个电源域(power domain)进入休眠(sleep)然后唤醒，有可能因为时序或其他原因无法唤醒)，必须用复杂的类似系统应用功能模式(functional pattern)覆盖；如果SoC的开机(boot)流程复杂耗时，ATE测试一般会用测试模式(test mode)跳过以节省时间，也需要特殊程序(case)去测试boot；一些HSIO的接口，ATE一般避免使用昂贵的高速板卡去测BERT和完整HSIO的序列(sequence)，而多用环回(loopback)去做，因此无法测试(stress)HSIO。这些需求都要求测试级系统(System level Test)去提高测试覆盖率，保证交付质量(delivery quality)。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

基于此，本发明提供了一种针对芯片级的测试验证系统及芯片检测的方法，解决了芯片从初产阶段进入量产阶段时测试成本高的问题。

本发明实施例提供了一种针对芯片级的测试验证系统，所述系统包括：

上位机，用于发出测试指令，提供全局测试位流和指定测试位流；

第一数据处理模块，用于接收所述上位机发出的所述测试指令和所述全局测试位流，将所述全局测试位流分为地址信息、配置信息和激励信息，传输至存储模块；

存储模块，用于存储所述第一数据处理模块输出的所述地址信息、所述配置信息和所述激励信息；

测试控制模块，用于接收所述上位机发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流，控制所述第一数据处理模块从所述存储模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息；根据读取的与所述指定测试位流对应的配置信息对被测芯片进行配置；并将读取的与所述指定测试位流对应的激励信息传输至比对模块；

比对模块，用于接收所述测试模块读取的与所述指定测试位流对应的激励信息，根据读取的与所述指定测试位流对应的激励信息对被测芯片进行配置；并采样被测芯片输出数据，将采样的输出数据与读取的与所述指定测试位流对应的激励信息中的期望数据进行对比，将对比结果不一致的采样数据和采样时间传输至所述测试控制模块和所述上位机。

进一步地，所述系统还包括第二数据处理模块，所述第二数据处理模块接收所述测试控制模块读取的与所述指定测试位流对应的激励信息，将读取的与所述指定测试位流对应的激励信息分为激励数据和期望数据，将所述激励数据和所述期望数据传输至所述比对模块。

进一步地，所述系统还包括延迟模块，用于接收所述第二数据处理模块的期望数据，对所述期望数据延迟，将延迟后的期望数据传输至所述比对模块。

进一步地，所述系统还包括误差数据存储模块，用于接收所述比对模块比对结果不一致的采用数据和采样时间，储存并转换成符合接口协议的数据，待所述测试验证系统运行结束后，传输至所述对比模块、所述测试控制模块和所述上位机。

进一步地，所述第一数据处理模块包括：

数据读/写模块，接收所述上位机的所述测试指令和所述全局测试位流，读取所述全局测试位流的信息，根据读取的信息将所述全局测试位流分为地址信息、配置信息和激励信息，并传输至所述存储模块；

第一数据处理主状态机模块，接收所述测试控制模块发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流控制所述数据读/写模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息，并传输至所述测试控制模块。

进一步地，所述第一数据处理模块还包括：

串并转换模块，接收所述上位机的所述测试指令和所述全局测试位流，将所述全局测试位流进行串并转换，传输至所述数据读/写模块。

进一步地，所述存储模块包括地址信息存储模块、配置信息存储模块、激励信息存储模块。

进一步地，所述测试控制模块包括：

编/译码模块，接收所述上位机的所述测试指令和所述指定测试位流，将所述测试指令和所述指定测试位流解码；同时，对所述测试控制模块传输至所述上位机的对比结果不一致的采样数据和采样时间进行编码；

测试控制主状态机模块，接收所述JTAG编/译码模块解码后的测试指令和指定测试位流，控制所述第一数据处理主状态机模块，使所述第一数据处理主状态机模块调度所述数据读/写模块，从所述存储模块读取与指定测试位流对应的地址信息、配置信息和激励信息，将读取的与指定测试位流对应的配置信息传输至所述配置模块，将读取的与指定测试位流对应的激励信息传输至所述比对模块；

配置控制模块，接收所述测试控制主状态机模块读取的指定测试位流对应的配置信息，与被测芯片进行配置。

本发明还提供了一种基于上述任一项所述的针对芯片级的测试验证系统进行芯片检测的方法，所述方法包括：

初始化测试验证系统；

加载全局测试位流至第一数据处理模块，进行串并转换、分为地址信息、配置信息和激励信息后存储；

加载所述指定测试位流至测试控制模块，根据指定测试位流获取在存储的地址信息、配置信息和激励信息中与指定测试位流对应的地址信息、配置信息和激励信息；

将获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的配置信息的起始地址、长度加载至被测芯片配置数据总线上，使被测芯片进入待测试状态；

获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的激励信息的起始地址、长度加载至被测芯片激励数据总线上，使被测芯片进入测试状态；

采样被测芯片输出的数据，将采样数据与指定测试位流对应的激励信息中的期望数据进行比较，将比较结果不一致的采样数据和采样时刻存储，并转换成符合接口协议的数据。

进一步地，将获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的配置信息、激励信息的起始地址、长度加载至被测芯片配置数据总线、激励数据上之前，还包括：

对被测芯片配置一个功能位流，与被测芯片的输入引脚与输出引脚相连，然后输入加时钟波形，比较输出是否正确，判断被测芯片与测试验证系统是否正常连接。

本发明为芯片筛选量产和大规模生产筛选测试提供了一种针对芯片级的测试验证系统及芯片检测的方法，使从初产阶段进入量产阶段时测试成本最大化降低，从基于ATE的较高测试成本中脱离；同时，本申请中测试配置的数量更少，测试IO的使用数量少，测试时间短，测试效率和测试覆盖率高。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为一种针对芯片级的测试验证系统示意图；

图2为第一数据处理模块示意图；

图3为测试控制模块示意图；

图4为另一种针对芯片级的测试验证系统示意图；

图5为又一种针对芯片级的测试验证系统示意图；

图6为再一种针对芯片级的测试验证系统示意图；

图7为一种基于针对芯片级的测试验证系统进行芯片检测的方法示意图。

具体实施方式

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同；本文中在申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请；本申请的说明书和权利要求书及上述附图说明中的术语“包括”和“具有”以及它们的任何变形，意图在于覆盖不排他的包含。本申请的说明书和权利要求书或上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

为了使本申请的目的、技术方案及优点更加清楚明白，下面结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在后续的描述中，使用用于表示元件的诸如“模块”、“部件”或“单元”的后缀仅为了有利于本申请的说明，其本身并没有特定的意义。

如图1所示为一种针对芯片级的测试验证系统示意图，所述测试验证系统包括：

上位机，用于发出测试指令，提供全局测试位流和指定测试位流；

第一数据处理模块，用于接收所述上位机发出的所述测试指令和所述全局测试位流，将所述全局测试位流分为地址信息、配置信息和激励信息，传输至存储模块；

如图2所示为第一数据处理模块示意图，包括：

串并转换模块，接收所述上位机的所述测试指令和所述全局测试位流，将所述全局测试位流进行串并转换，传输至数据读/写模块。

其中所述串并转换模块接收所述上位机的所述测试指令和所述全局测试位流可以是SPI接口。

在串并转换模块可以将接收的全局测试位流转换成一定数据位宽的并口数据，方便存储，如存储模块的数据位宽为16bit时，在串并转换模块可以将全局测试位流转换成16bit的并口数据。

数据读/写模块，接收所述串并转换模块转换后的并口数据，读取并口数据的信息，根据读取的信息将所述并口数据分为地址信息、配置信息和激励信息，并传输至所述存储模块。

第一数据处理主状态机模块，接收所述测试控制模块发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流控制所述数据读/写模块，读取与所述指定测试位流对应的地址信息、配置信息和激励信息，并传输至所述测试控制模块。

可以理解，将所述全局测试位流传输至所述第一数据处理模块之前，所述上位机需要查看所述第一数据处理模块是否在运行，如所述第一数据处理模块正在运行，所述第一数据处理模块与存储模块不进行配置，如所述第一数据处理模块没有运行，所述第一数据处理模块与存储模块进行配置，并将存储模块置位。同时，所述上位机检测存储模块是否置位，若存储模块置位，将所述全局测试位流传输至串并转换模块进行串并转换，转换为并口数据后传输至所述数据读/写模块，所述数据读/写模块读取并口数据的信息，根据读取的信息，将所述并口数据分为地址信息、配置信息和激励信息，然后传输至存储模块。其中，地址信息为全局信息，适用于所有的向量；若单个配置位流和激励信息，依次按照配置位流起始位地址，配置位长度，激励起始地址，激励长度存储，以及配置和加载激励的时钟频率，电压拉偏，延时数据的起始地址，延时的时长。同时存在一些测试向量，不需要对应的激励信息，只有配置信息，此时只需要将配置信息长度设置为0即可。配置信息为数据读/写模块将所有的配置信息除去头部信息，拼接后传输至存储模块。激励信息为将激励信息拼接成二进制文件，然后传输至存储模块。

存储模块，用于存储所述数据处理模块输出的所述地址信息、所述配置信息和所述激励信息；其中，包括地址信息存储模块、配置信息存储模块、激励信息存储模块，地址信息存储模块存储所述第一数据处理模块输出的所述地址信息，配置信息存储模块存储所述第一数据处理模块输出的所述配置信息，激励信息存储模块存储所述第一数据处理模块输出的所述激励信息。

测试控制模块，用于接收所述上位机发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流，控制所述第一数据处理模块从所述存储模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息；根据读取的与所述指定测试位流对应的配置信息对被测芯片进行配置；并将读取的与所述指定测试位流对应的激励信息传输至比对模块。

如图3所示为测试控制模块示意图，包括：

编/译码模块，接收所述上位机的所述测试指令和所述指定测试位流，将所述测试指令和所述指定测试位流解码；同时，对所述测试控制模块传输至所述上位机的对比结果不一致的采样数据和采样时间进行编码。

其中，所述编/译码模块接收所述上位机的所述测试指令和所述指定测试位流所可以是通过JTAG接口与所述上位机连接进行通讯。

测试控制主状态机模块，接收所述编/译码模块解码后的测试指令和指定测试位流，控制所述第一数据处理主状态机模块，使所述第一数据处理主状态机模块调度所述数据读/写模块，从所述存储模块读取与指定测试位流对应的地址信息、配置信息和激励信息，将读取的与指定测试位流对应的配置信息传输至所述配置模块，将读取的与指定测试位流对应的激励信息传输至所述比对模块。

配置控制模块，接收所述测试控制主状态机模块读取的指定测试位流对应的配置信息，与被测芯片进行配置。

可以理解，将所述测试指令和所述指定测试位流传输至所述编/译码模块，所述编/译码模块对所述测试指令和所述指定测试位流进行解码，然后将解码后的所述测试指令和所述指定测试位流传输至所述测试控制主状态机模块，所述测试控制主状态机模块将接收的信号传输至所述第一数据处理主状态机模块，所述第一数据处理主状态机模块根据接收到的信号，控制所述数据读/写模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息，然后依次传输至所述第一数据处理主状态机模块、所述测试控制主状态机模块，所述测试控制主状态机模块将与所述指定测试位流对应的配置信息传输至所述配置控制模块，所述配置控制模块根据接收的与所述指定测试位流对应的配置信息对被测芯片进行配置。

比对模块，用于接收所述测试模块读取的与所述指定测试位流对应的激励信息，根据读取的与所述指定测试位流对应的激励信息对被测芯片进行配置；并采样被测芯片输出数据，将采样的输出数据与读取的与所述指定测试位流对应的激励信息中的期望数据进行对比，将对比结果不一致的采样数据和采样时间传输至所述测试控制模块和所述上位机。

如图4所示为另一种针对芯片级的测试验证系统，所述系统还包括第二数据处理模块，所述第二数据处理模块接收所述测试控制模块读取的与所述指定测试位流对应的激励信息，将读取的与所述指定测试位流对应的激励信息分为激励数据和期望数据，将所述激励数据和所述期望数据传输至所述比对模块。

如图5所示为又一种针对芯片级的测试验证系统，所述系统还包括延迟模块，用于接收所述第二数据处理模块的期望数据，对所述期望数据延迟，将延迟后的期望数据传输至所述比对模块。其中，期望数据的延时周期数为2-5，周期数以参数形式存在，可更改，在本申请实施例中选择2个周期数。

如图6所示为再一种针对芯片级的测试验证系统，所述系统还包括误差数据存储模块，用于接收所述比对模块比对结果不一致的采用数据和采样时间，储存并转换成符合接口协议的数据，待所述测试验证系统运行结束后，传输至所述对比模块、所述测试控制模块和所述上位机。采样的输出数据与读取的与所述指定测试位流对应的激励信息中的期望数据进行对比不一致时，存储芯片的芯片地址、站点索引、位流索引、时间戳、结果类型、错误值。

如图7所示为一种基于上述任一项所述的针对芯片级的测试验证系统进行芯片检测的方法，所述方法包括：

S1：初始化测试验证系统；

在初始化前，查询各个模块的上电情况，待上电完成后，将系统进行初始化。

S2：加载全局测试位流至第一数据处理模块，进行串并转换、分类和存储；

测试验证系统初始化完成后，将全局测试位流加载至第一数据处理模块，所述全局测试位流先转换为并行数据，然后将并行数据分为地址信息、配置信息和激励信息后存储；

S3：加载所述指定测试位流至测试控制模块，根据指定测试位流获取在S2中与指定测试位流对应的地址信息、配置信息和激励信息；

将获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的配置信息、激励信息的起始地址、长度加载至被测芯片配置数据总线、激励数据上之前，还包括：

对被测芯片配置一个功能位流，与被测芯片的输入引脚与输出引脚相连，然后输入加时钟波形，比较输出是否正确，判断被测芯片与测试验证系统是否正常连接。

S4：将S3中获取的在存储的地址信息、配置信息和激励信息中与指定测试位流对应的配置信息的起始地址、长度加载至被测芯片配置数据总线上，使被测芯片为待测试状态；

将S3中获取的在存储的地址信息、配置信息和激励信息中与指定测试位流对应的激励信息的起始地址、长度加载至被测芯片激励数据总线上，使被测芯片进入测试状态；

S5：采样被测芯片输出的数据，将采样数据与获取的存储地址信息、配置信息和激励信息中与指定测试位流对应的激励信息中的期望数据进行比较，将比较结果不一致的采样数据和采样时刻记录保存，包括被测芯片的芯片地址、站点索引、位流索引、时间戳、结果类型、错误值。同时上位机可以根据采用数据测类型，将被测芯片分bin存放。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)或闪存。易失性存储器可包括随机存取存储器(RAM)或者外部高速缓冲存储器。作为说明而非局限，RAM以多种形式可得，诸如静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据率SDRAM(DDRSDRAM)、增强型SDRAM(ESDRAM)、同步链路(Synchlink)DRAM(SLDRAM)、存储器总线(Rambus)直接RAM(RDRAM)、直接存储器总线动态RAM(DRDRAM)、以及存储器总线动态RAM(RDRAM)等。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，仅以上述各功能单元、模块的划分进行举例说明，实际应用中，可以根据需要而将上述功能分配由不同的功能单元、模块完成，即将所述装置的内部结构划分成不同的功能单元或模块，以完成以上描述的全部或者部分功能。

以上所述实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围，均应包含在本发明的保护范围之内。

Claims (10)

1.一种针对芯片级的测试验证系统，其特征在于，所述系统包括：

上位机，用于发出测试指令，提供全局测试位流和指定测试位流；

第一数据处理模块，用于接收所述上位机发出的所述测试指令和所述全局测试位流，将所述全局测试位流分为地址信息、配置信息和激励信息，传输至存储模块；

存储模块，用于存储所述第一数据处理模块输出的所述地址信息、所述配置信息和所述激励信息；

测试控制模块，用于接收所述上位机发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流，控制所述第一数据处理模块从所述存储模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息；根据读取的与所述指定测试位流对应的配置信息对被测芯片进行配置；并将读取的与所述指定测试位流对应的激励信息传输至比对模块；

比对模块，用于接收所述测试模块读取的与所述指定测试位流对应的激励信息，根据读取的与所述指定测试位流对应的激励信息对被测芯片进行配置；并采样被测芯片输出数据，将采样的输出数据与读取的与所述指定测试位流对应的激励信息中的期望数据进行对比，将对比结果不一致的采样数据和采样时间传输至所述测试控制模块和所述上位机。

2.根据权利要求1所述的一种针对芯片级的测试验证系统，其特征在于，所述系统还包括第二数据处理模块，所述第二数据处理模块接收所述测试控制模块读取的与所述指定测试位流对应的激励信息，将读取的与所述指定测试位流对应的激励信息分为激励数据和期望数据，将所述激励数据和所述期望数据传输至所述比对模块。

3.根据权利要求2所述的一种针对芯片级的测试验证系统，其特征在于，所述系统还包括延迟模块，用于接收所述第二数据处理模块的期望数据，对所述期望数据延迟，将延迟后的期望数据传输至所述比对模块。

4.根据权利要求3所述的一种针对芯片级的测试验证系统，其特征在于，所述系统还包括误差数据存储模块，用于接收所述比对模块比对结果不一致的采用数据和采样时间，储存并转换成符合接口协议的数据，待所述测试验证系统运行结束后，传输至所述对比模块、所述测试控制模块和所述上位机。

5.根据权利要求4所述的一种针对芯片级的测试验证系统，其特征在于，所述第一数据处理模块包括：

数据读/写模块，接收所述上位机的所述测试指令和所述全局测试位流，读取所述全局测试位流的信息，根据读取的信息将所述全局测试位流分为地址信息、配置信息和激励信息，并传输至所述存储模块；

第一数据处理主状态机模块，接收所述测试控制模块发出的所述测试指令和所述指定测试位流，根据所述测试指令和所述指定测试位流控制所述数据读/写模块读取与所述指定测试位流对应的地址信息、配置信息和激励信息，并传输至所述测试控制模块。

6.根据权利要求5所述的一种针对芯片级的测试验证系统，其特征在于，所述第一数据处理模块还包括：

串并转换模块，接收所述上位机的所述测试指令和所述全局测试位流，将所述全局测试位流进行串并转换，传输至所述数据读/写模块。

7.根据权利要求6所述的一种针对芯片级的测试验证系统，其特征在于，所述存储模块包括地址信息存储模块、配置信息存储模块、激励信息存储模块。

8.根据权利要求5所述的一种针对芯片级的测试验证系统，其特征在于，所述测试控制模块包括：

编/译码模块，接收所述上位机的所述测试指令和所述指定测试位流，将所述测试指令和所述指定测试位流解码；同时，对所述测试控制模块传输至所述上位机的对比结果不一致的采样数据和采样时间进行编码；

测试控制主状态机模块，接收所述编/译码模块解码后的测试指令和指定测试位流，控制所述第一数据处理主状态机模块，使所述第一数据处理主状态机模块调度所述数据读/写模块，从所述存储模块读取与指定测试位流对应的地址信息、配置信息和激励信息，将读取的与指定测试位流对应的配置信息传输至所述配置模块，将读取的与指定测试位流对应的激励信息传输至所述比对模块；

配置控制模块，接收所述测试控制主状态机模块读取的指定测试位流对应的配置信息，与被测芯片进行配置。

9.一种基于权利要求1-8任一项所述的针对芯片级的测试验证系统进行芯片检测的方法，其特征在于，所述方法包括：

初始化测试验证系统；

加载全局测试位流至第一数据处理模块，进行串并转换、分为地址信息、配置信息和激励信息后存储；

加载所述指定测试位流至测试控制模块，根据指定测试位流获取在存储的地址信息、配置信息和激励信息中与指定测试位流对应的地址信息、配置信息和激励信息；

将获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的配置信息的起始地址、长度加载至被测芯片配置数据总线上，使被测芯片进入待测试状态；

获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的激励信息的起始地址、长度加载至被测芯片激励数据总线上，使被测芯片进入测试状态；

采样被测芯片输出的数据，将采样数据与指定测试位流对应的激励信息中的期望数据进行比较，将比较结果不一致的采样数据和采样时刻存储，并转换成符合接口协议的数据。

10.根据权利要求9所述的一种针对芯片级的测试验证系统进行芯片检测的方法，其特征在于，将获取的存储地址信息、配置信息和激励信息中，与指定测试位流对应的配置信息、激励信息的起始地址、长度加载至被测芯片配置数据总线、激励数据上之前，还包括：

对被测芯片配置一个功能位流，与被测芯片的输入引脚与输出引脚相连，然后输入加时钟波形，比较输出是否正确，判断被测芯片与测试验证系统是否正常连接。

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