JP2003004814A - スキュー補正方法及び半導体集積回路試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 主として、複数のステーションで同時にスキ
ュー補正を行うことができ、また、測定に要する回数を
低減することでスキュー補正に要する時間を短縮し、且
つ高精度にスキュー補正できるスキュー補正方法を提供
する。 【解決手段】 ＣＰＵ４０は、デスキューカウンタ２０
の初期値として、任意の値を設定する。デスキューカウ
ンタ２０のカウント値は遅延回路１２の遅延時間を規定
している。このデスキューカウンタ２０のカウント値を
カウントアップ又はカウントダウンさせて遅延回路１２
の遅延時間を可変させつつ、パス／フェイルの判定結果
を得る。このとき、遅延回路１２の遅延時間と判定結果
とをメモリ２１に記憶させながら判定動作を繰り返す。
得られた遅延時間と及び判定結果に基づきＣＰＵ４０が
最適な遅延時間を演算して遅延回路１２に設定してスキ
ューを補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路試
験装置に係り、特に被試験対象としての半導体デバイス
を並行して試験することができる半導体集積回路試験装
置に関する。

【０００２】

【従来の技術】半導体集積回路試験装置は被試験対象と
しての半導体デバイスに試験信号を印加するためのドラ
イバ、及び、試験信号を半導体デバイスに印加したとき
に半導体デバイスから得られる信号を受信するコンパレ
ータを備える。半導体デバイスに試験信号としてのパタ
ーンデータを印加して試験する場合には、半導体デバイ
スが備える複数のピンに上記ドライバ回路を介してパタ
ーンデータを同時に印加し、また、複数のピンから出力
される信号を上記コンパレータを介して受信することが
殆どである。

【０００３】一般的に、スキュー（skew）とは複数の伝
送系において同一の信号を伝送する際に、その信号間に
生ずる位相又は時間的な振幅の期待値からのずれをい
う。半導体集積回路試験装置においては、上記スキュー
として、パターンデータがドライバを通過する際にドラ
イバを形成する素子の特性誤差及び回路誤差により生ず
るドライバスキュー、及び、半導体デバイスから出力さ
れた信号がコンパレータを通過する際に生じるコンパレ
ータスキュー等がある。

【０００４】近年、半導体デバイスの動作速度は従来と
比較すると高速化しているため、かかる高速な半導体デ
バイスを試験するためにはドライバスキュー及びコンパ
レータスキューを高い精度で補正する必要がある。ま
た、効率的に半導体デバイスを試験するために、半導体
集積回路試験装置は半導体デバイスを並列して試験する
ことができるように構成されることが多い。

【０００５】図４は、従来の半導体集積回路試験装置の
概略構成を示すブロック図である。図４に示した半導体
集積回路試験装置は、半導体デバイスを並列して試験す
るために、半導体デバイスにパターンデータを印加する
とともに、半導体デバイスから得られる信号を受信して
予め定められた期待値と比較し、その合否（パス／フェ
イル）を判断する回路が設けられたステーション５０
ａ，５０ｂを備える。

【０００６】また、これらのステーション５０ａ，５０
ｂに設けられた回路には、半導体デバイスに印加する試
験信号としてのパターンデータを発生するパターン発生
器７０及びステーション５０ａ，５０ｂに設けられた回
路の全体的な動作を制御するためのＣＰＵ８０が接続さ
れている。次に、ステーション５０ａ，５０ｂに設けら
れる回路の構成について説明する。尚、ステーション５
０ａ，５０ｂに設けられる回路の構成はほぼ同一であ
る。

【０００７】ステーション５０ａ、５０ｂに設けられる
回路は、タイミング発生器５１、遅延回路５２、ドライ
バ回路５３、入出力点５４、コンパレータ回路５５、パ
ス／フェイル判定回路５６、パス／フェイルカウンタ５
７、カウンタ値比較回路５８、ＲＳフリップフロップ５
９、デスキューカウンタ６０、及びＯＲ回路６１を含ん
で構成されている。

【０００８】まず、パターン発生器７０からクリア信号
Ｓ１０が出力されると、パス／フェイルカウンタ５７、
ＲＳフリップフロップ５９、及びデスキューカウンタ６
０が初期化され、パス／フェイルカウンタ５７及びデス
キューカウンタ６０のカウント値は「０」に設定され
る。次に、パターン発生器７０からパターンデータＤ１
０が出力されると、パターンデータＤ１０はタイミング
発生器５１、遅延回路５２、及びドライバ回路５３を介
してパターンデータＤ１１となり、入出力点５４から半
導体デバイス（ＤＵＴ：Device Under Test）に入力さ
れる。尚、パターンデータは数ビット（例えば、８ビッ
ト）のデータであるとする。

【０００９】半導体デバイスから出力された信号は入出
力点５４からコンパレータ５５を介してパス／フェイル
判定回路５６に入力される。尚、半導体デバイスから出
力される信号も数ビット（例えば、８ビット）であると
する。コンパレータ５５は半導体デバイスから出力され
る信号に重畳されるノイズの影響を軽減するために設け
られる。パス／フェイル判定回路５６は、コンパレータ
５５を介して入力される信号と判定ストローブ（基準タ
イミング信号）Ｓ２０とに基づいてパス／フェイルを判
定する。尚、判定ストローブＳ２０は、パターンデータ
Ｄ１０と同期した信号であり、パス／フェイル判定回路
５６は、判定ストローブＳ２０が入力された時点におい
てコンパレータ５５から出力される信号をラッチしてパ
ス／フェイルを判定する。

【００１０】パス／フェイル判定回路５６の判定結果は
パス／フェイル情報としてパス／フェイルカウンタ５７
に出力され、パス又はフェイルの数がカウントされる。
パス／フェイルカウンタ５７のカウント値Ｓ２１はカウ
ンタ値比較回路５８及びＣＰＵ８０に出力される。カウ
ンタ値比較回路５８には予め所定の比較値が設定されて
おり、カウンタ値比較回路５８はこの比較値とカウント
値Ｓ２１との大小を比較してカウント値Ｓ２１が予め定
められた比較値以上の場合に「Ｈ」となってＲＳフリッ
プフロップ５９をセットする信号を出力する。

【００１１】ＲＳフリップフロップ５９の出力端から出
力される信号Ｓ２２は、デスキューカウンタ６０のカウ
ント停止信号入力端に入力される。デスキューカウンタ
６０は、そのカウント値に応じて遅延回路５２の遅延時
間を設定するために設けられる。尚、遅延回路５２の遅
延時間は、デスキューカウンタ６０のカウント値が大き
くなるにつれて長くなるとする。また、パターン発生器
７０からデスキューカウンタ６０には、デスキューカウ
ンタ６０のカウント値を増加させるためのカウントアッ
プ信号Ｓ１１が入力されている。

【００１２】尚、このカウントアップ信号Ｓ１１はＯＲ
回路６１を介してパス／フェイルカウンタ５７のＣＬＲ
端に入力されているため、カウントアップ信号Ｓ１１が
出力される度にパス／フェイルカウンタ５７は初期化さ
れる。更に、ＣＰＵ８０はデスキューカウンタ６０の出
力端に接続されており、デスキューカウンタ６０のカウ
ント値が入力されるとともに、ＣＰＵ５２が遅延回路５
２の遅延時間を直接設定できる構成となっている。

【００１３】次に、上記構成における従来の半導体集積
回路試験装置において、スキュー補正を行う方法につい
て説明する。

【００１４】〔第１補正方法〕この第１補正方法は、デ
スキューカウンタ６０のカウント値Ｓ２３に基づいて、
遅延回路５３の遅延時間を設定することによりスキュー
を補正している。図５は、従来の半導体集積回路試験装
置におけるスキューの第１補正方法を説明するためのタ
イミングチャートである。

【００１５】まず、パターン発生器７０からクリア信号
Ｓ１０が出力され、パス／フェイルカウンタ５７、ＲＳ
フリップフロップ５９、及びデスキューカウンタ６０が
初期化され、パス／フェイルカウンタ５７から出力され
るカウント値Ｓ２１及びデスキューカウンタ６０から出
力されるカウント値Ｓ２３は「０」に設定される（図５
（ａ）の時刻ｔ₁₀までを参照）。尚、以下の説明ではカ
ウンタ値比較回路５８に予め設定されている所定の比較
値が「２」であるとする。

【００１６】次に、パターン発生器７０からパターンデ
ータＤ１０が出力されると、タイミング発生器５１、遅
延回路５２、及びドライバ回路５３を介してパターンデ
ータＤ１１となり、入出力点５４から半導体デバイス
（ＤＵＴ）に入力される。半導体デバイスから出力され
た信号は入出力点５４からコンパレータ５５を介してパ
ス／フェイル判定回路５６に入力されてパス／フェイル
が判定され、パス／フェイル情報としてパス／フェイル
カウンタ５７に出力される。

【００１７】いま、パターンデータＤ１１と判定ストロ
ーブＳ２０との時間的な関係が図５（ａ）の時刻ｔ₁₀ま
でに示した関係にあるとすると、パス／フェイルカウン
タ５７のカウント値Ｓ２１は「０」のままである。従っ
て、カウンタ値比較回路５８の出力は「Ｌ」となって、
ＲＳフリップフロック５９の出力端から出力される信号
Ｓ２２は「Ｌ」となる。

【００１８】次に、パターン発生器７０からカウントア
ップ信号Ｓ１１が出力されると、デスキューカウンタ６
０のカウント値Ｓ２３が「１」となり、このカウント値
Ｓ２３に応じた分の遅延時間が遅延回路５２で設定され
る。この設定がなされて、パターンデータＤ１１と判定
ストローブＳ２０とが図５（ａ）の時刻ｔ₁₀以後、時刻
ｔ₁₁までに示した関係になったとしても、パス／フェイ
ルカウンタ５７のカウント値Ｓ２１は「０」のままであ
る。よって、パターン発生器７０は再びカウントアップ
信号Ｓ１１を出力してデスキューカウンタ６０のカウン
ト値を「２」にして、再度遅延回路５２の遅延時間を設
定する。

【００１９】以上の動作を繰り返してフェイルカウンタ
６０のカウント値Ｓ２３が「７」に設定され、パターン
データＤ１０と判定ストローブＳ２０とが図５（ｂ）の
時刻ｔ₁₂までに示した関係になったときに、パス／フェ
イルカウンタ５７のカウント値Ｓ２１が「１」になった
とする。しかしながら、カウンタ値比較回路５８の出力
は「Ｌ」のままであるため、デスキューカウンタ６０が
カウントアップしてそのカウント値Ｓ２３が「８」に設
定される。

【００２０】いま、カウンタ値Ｓ２３が「８」に設定さ
れ、パターンデータＤ１０と判定ストローブＳ２０とが
図５（ｂ）の時刻ｔ₁₂以降、時刻ｔ₁₄までに示した関係
になったときに、時刻ｔ₁₃でパス／フェイルカウンタ５
７のカウント値Ｓ２１が「２」になったとする。このと
きには、カウンタ値比較回路５８の出力は「Ｈ」とな
り、ＲＳフリップフロップ５９がセットされて信号Ｓ２
２がデスキューカウンタ６０のカウント停止信号入力端
に入力されるため、デスキューカウンタ６０のカウント
が停止する。そして、カウントを停止した時のカウント
値Ｓ２３に基づいてデスキューを補正するための遅延時
間を設定している。尚、以上の動作は、パターンデータ
Ｓ１０の各ビット毎に行われる。

【００２１】〔第２補正方法〕第２補正方法は、ＣＰＵ
８０が直接遅延回路５２の遅延時間を設定することによ
りスキューを補正している。図６は、従来の半導体集積
回路試験装置におけるスキューの第１補正方法を説明す
るためのタイミングチャートである。

【００２２】まず、図６（ａ）に示すように、ＣＰＵ８
０が遅延回路５２の遅延時間の設定値として値が「０」
の遅延信号Ｓ２４を出力したとする。このときのパター
ンデータＤ１１と判定ストローブＳ２０との関係が図示
した関係にあり、パス／フェイルカウンタ５７から出力
されるカウント値Ｓ２１として「０」が出力されると、
このカウント値Ｓ２１はＣＰＵ８０に入力される。

【００２３】次に、ＣＰＵ８０は、遅延回路５２の遅延
時間の設定値として値が「Ｆ」（１６進数表記）の遅延
信号Ｓ２４を出力したとする。このときにカウント値Ｓ
２１として「４」がＣＰＵ８０に入力されるので、ＣＰ
Ｕ８０は値が「８」の遅延信号Ｓ２４を出力する。以
下、図６（ｃ）、図６（ｄ）、及び図（ｅ）に示すよう
に、ＣＰＵ８０はカウンタ値Ｓ２１の値が所定の比較値
（ここでは「２」を想定）に一致するまで遅延信号Ｓ２
４の値を変えつつ測定を行う。そして、図６（ｆ）に示
したように、遅延信号Ｓ２４の値を「３」に設定した時
にカウント値Ｓ２１が「２」となれば、カウント値Ｓ２
１が「２」となったときの遅延信号Ｓ２４の値「３」を
基準としてデスキューを補正するための遅延時間を設定
する。

【００２４】

【発明が解決しようとする課題】ところで、前述した第
１補正方法では、デスキューカウンタ６０のカウント値
Ｓ２３の初期値を「０」に設定した後、カウント値Ｓ２
３をカウントアップさせつつ遅延時間を長くしてスキュ
ー補正を行っていたため、以下の不具合があった。図７
は、従来のスキューの第１補正方法の不具合を説明する
ための図である。いま、判定ストローブＤ２０に対して
パターンデータＤ１１のタイミングを図７（ｂ）に示し
た関係となるように調整する場合を考える。即ち、判定
ストローブＤ２０がパターンデータＤ１１の立ち上がり
位置とほぼ同じ位置になる関係である。尚、判定ストロ
ーブＤ２０とパターンデータＤ１０との関係が図７
（ｂ）に設定するためには、デスキューカウンタ６０の
カウント値Ｓ２３を「８」にする必要があると仮定す
る。

【００２５】しかしながら、図７（ａ）に示すように、
デスキューカウンタ６０のカウント値Ｓ２３が小さい時
点（「０」に近い時点）において、判定ストローブＳ２
０がパターンデータＤ１１の立ち下がり位置にあると、
パス／フェイルカウンタ５７のカウント値がカウンタ値
比較回路５８に設定された比較値よりも大きくなってし
まい、判定ストローブＳ２０がパターンデータの立ち下
がり位置となる関係に遅延回路５２の遅延時間が設定さ
れるという問題があった。

【００２６】また、図４に示す従来の半導体集積回路試
験装置は、ステーション５０ａ及びステーション５０ｂ
に対して１つのパターン発生器７０及びＣＰＵ８０が設
けられている。つまり、同じパターンデータＤ１０とカ
ウントアップ信号Ｓ１１とがステーション５０ａ，５０
ｂに入力されている。従って、同時にステーション５０
ａとステーション５０ｂとでスキュー補正を行うことは
できないという問題があった。

【００２７】更に、パス／フェイルカウンタ５７のカウ
ント値Ｓ２１とカウンタ値比較回路５８に予め設定され
た所定の比較値とを比較してデスキューカウンタ６０の
カウントを停止していたが、例えばノイズの影響でたま
たまデスキューカウンタ６０のカウントが停止すること
も考えられる。このような場合には、高精度にスキュー
を補正するためには、ノイズの影響により遅延回路５２
に設定された遅延時間を数回計測してばらつきを求め、
遅延時間をその平均値に設定する処置が必要になり、ス
キュー補正に要する時間が長くなるという問題があっ
た。

【００２８】また、従来の第２補正方法では、カウンタ
値Ｓ２１の値が所定の比較値に一致するまで任意に遅延
信号Ｓ２４の値を変えつつ測定を行う必要があったた
め、測定の回数が多くなりスキュー補正に要する時間が
長くなる傾向があるという問題があった。

【００２９】本発明は上記事情に鑑みてなされたもので
あり、複数のステーションで同時にスキュー補正を行う
ことができ、また、測定に要する回数を低減することで
スキュー補正に要する時間を短縮し、且つ高精度にスキ
ュー補正を行うことができるスキュー補正方法及び半導
体集積回路試験装置を提供することを目的とする。

【００３０】

【課題を解決するための手段】上記課題を解決するため
に、本発明のスキュー補正方法は、予め定められた基準
タイミング信号（Ｓ３）と、被試験対象に印加するため
の第１信号（Ｄ２）及び当該被試験対象から得られる第
２信号（Ｄ３）の少なくとも一方との時間関係を判定
し、当該判定結果に基づいて前記第１信号（Ｄ２）及び
前記第２信号（Ｄ３）の少なくとも一方のスキューを補
正するスキュー補正方法であって、前記第１信号（Ｄ
２）又は前記第２信号（Ｄ３）の遅延時間を任意の遅延
時間に設定する遅延時間設定ステップと、前記第１信号
（Ｄ２）又は前記第２信号（Ｄ３）の遅延時間を変化さ
せつつ当該遅延時間と前記判定結果とを記憶させる判定
ステップと、前記判定ステップで記憶された前記遅延時
間及び前記判定結果に基づいて最適な遅延時間を演算す
る演算ステップと、前記演算ステップの演算結果に基づ
いて、前記第１信号（Ｄ２）及び前記第２信号（Ｄ３）
の少なくとも一方のスキューを補正する補正ステップと
を有することを特徴としている。この発明によれば、第
１信号及び第２信号の遅延時間を任意の遅延時間に設定
してから判定を繰り返し、その判定結果を記憶させてい
るため、スキューの測定に要する回数を低減することが
でき、その結果スキュー補正に要する時間を短縮するこ
とができる。また、記憶された遅延時間及び判定結果に
基づいて最適な遅延時間を演算して第１信号及び第２信
号の少なくとも一方のスキューを補正しているため、高
精度にスキュー補正することができる。また、本発明の
スキュー補正方法は、前記遅延時間設定ステップ、前記
判定ステップ、前記演算ステップ、及び前記補正ステッ
プが、並列して配置された複数の被試験対象毎に、同時
に並列して個別に行われることを特徴としている。この
発明によれば、複数のステーションで同時にスキュー補
正を行うことができる。上記課題を解決するために、本
発明の半導体集積回路試験装置は、被試験対象に第１信
号（Ｄ２）を印加し、当該被試験対象から得られる第２
信号（Ｄ３）に基づいて、当該被試験対象の試験を行う
半導体集積回路試験装置において、前記前記第１信号
（Ｄ２）及び前記第２信号（Ｄ３）の少なくとも一方の
遅延時間を任意に設定する設定手段（１２、２０、４
０、４２）と、予め定められた基準タイミング信号（Ｓ
３）と前記第１信号（Ｄ２）及び前記第２信号（Ｄ３）
の少なくとも一方との時間関係を判定する判定手段（１
６、１７、１８）と、前記設定手段（１２、２０、４
０、４２）で設定された遅延時間と前記判定手段（１
６、１７、１８）で判定された判定結果とを記憶する記
憶手段（２１）と、前記記憶手段（２１）に記憶された
前記遅延時間及び前記判定結果に基づいて前記第１信号
（Ｄ２）及び前記第２信号（Ｄ３）の少なくとも一方の
スキューを補正する補正手段（４０）とを有することを
特徴としている。また、本発明の半導体集積回路試験装
置は、前記判定手段（１６、１７、１８）の判定結果に
応じて、残りの判定回数を規定する判定回数規定手段
（２２、４０）を更に有することを特徴としている。更
に、本発明の半導体集積回路試験装置は、前記被試験対
象を試験するためのステーション（１０ａ、１０ｂ）毎
に、前記設定手段（１２、２０、４０、４２）、前記判
定手段（１６、１７、１８）、前記記憶手段（２１）、
前記補正手段（４９）、及び前記判定回数規定手段（２
２、４０）が設けられていることを特徴としている。

【００３１】

【発明の実施の形態】以下、図面を参照して本発明の一
実施形態によるスキュー補正方法及び半導体集積回路試
験装置について詳細に説明する。図１は、本発明の一実
施形態による半導体集積回路試験装置の概略構成を示す
ブロック図である。図１に示した本発明の一実施形態に
よる半導体集積回路試験装置も、半導体デバイスを並列
して試験するために、半導体デバイスにパターンデータ
を印加するとともに、半導体デバイス（ＤＵＴ：Device
Under Test）から得られる信号を受信して予め定めら
れた期待値と比較し、その合否（パス／フェイル）を判
断する回路が設けられたステーション１０ａ，１０ｂを
備える。

【００３２】また、これらのステーション１０ａ，１０
ｂに設けられた回路には、半導体デバイスに印加する試
験信号としてのパターンデータを発生するパターン発生
器３０及びステーション１０ａ，１０ｂに設けられた回
路の全体的な動作を制御するためのＣＰＵ４０が接続さ
れている。次に、ステーション１０ａ，１０ｂに設けら
れる回路の構成について説明する。尚、ステーション１
０ａ，１０ｂに設けられる回路の構成はほぼ同一であ
る。

【００３３】ステーション１０ａ、１０ｂに設けられる
回路は、タイミング発生器１１、遅延回路１２、ドライ
バ回路１３、入出力点１４、コンパレータ回路１５、パ
ス／フェイル判定回路１６、パス／フェイルカウンタ１
７、カウンタ値比較回路１８、Ｄフリップフロップ１
９、デスキューカウンタ２０、メモリ２１、メモリ用カ
ウンタ２２、ＯＲ回路２３、遅延回路２４、ＲＳフリッ
プフロップ２５、及びＯＲ回路２６を含んで構成されて
いる。

【００３４】図１と図４とを比較すると、図１中のタイ
ミング発生器１１〜カウンタ値比較回路１８の構成は図
４の回路と同様である。本実施形態では、図４中のＲＳ
フリップフロップ５９に代えてＤフリップフロップ１９
を設けた点、図４中のデスキューカウンタ６０に代えて
デスキューカウンタ２０を設けた点、メモリ２１、メモ
リ用カウンタ２２、遅延回路２４、ＲＳフリップフロッ
プ２５、及びＯＲ回路２６を新たに設けた点が相違す
る。

【００３５】Ｄフリップフロップ１９は、そのＤ入力端
にカウンタ値比較回路１８の出力端が接続されるととも
に、クロック端にはパターン発生器３０から出力される
カウント信号Ｓ２が入力されており、その出力端はデス
キューカウンタ２０のモード信号入力端に接続されてい
る。このモード信号入力端はデスキューカウンタ２０で
カウントアップを行うか又はカウントダウンを行うかを
設定するための信号が入力される入力端である。つま
り、Ｄフリップフロップ１９は、カウンタ値比較回路１
８の比較結果に応じてデスキューカウンタ２０にカウン
トアップさせるか又はカウントダウンさせるかを設定す
る信号Ｓ６を出力するために設けられている。

【００３６】デスキューカウンタ２０は、そのカウント
値Ｓ７に応じて遅延回路１２の遅延時間を設定するため
に設けられる点については、図４に示したデスキューカ
ウンタ６０と同様である。しかしながら、デスキューカ
ウンタ２０は、カウントアップ及びカウントダウンが可
能であり、更に初期値を設定することができる点が相違
する。カウントアップ及びカウントダウンの何れの動作
を行うかは、モード信号入力端に接続されたＤフリップ
フロップ１９から出力される信号Ｓ６のレベルに応じて
設定される。尚、ここでは、信号Ｓ６のレベルが「Ｈ」
のときはカウントダウンし、「Ｌ」のときはカウントア
ップするものとする。また、デスキューカウンタ２０は
ＣＰＵ４０に接続されており、ＣＰＵ４０から出力され
る信号に基づいてその初期値が設定される。尚、本実施
形態では、パターン発生器３０から出力されるカウント
信号Ｓ２が遅延回路２４及びＯＲ回路２６を介してカウ
ント信号Ｒ１としてクロック端に入力される点も相違し
ている。

【００３７】メモリ２１は、パス／フェイルカウンタ１
７のカウント値Ｓ４とデスキューカウンタ２０のカウン
ト値Ｓ７とを記憶するために設けられる。メモリ２１の
ライトイネーブル入力端（ＷＥ）にはカウント信号Ｓ２
が入力されており、このカウント信号Ｓ２が出力された
時点で、パス／フェイルカウンタ１７のカウント値Ｓ４
とデスキューカウンタ２０のカウント値Ｓ７とを記憶す
る。このメモリ２１の出力端はＣＰＵ４０に接続されて
いる。

【００３８】メモリ用カウンタ２２は、パス／フェイル
カウンタ１７のカウント値Ｓ４がカウンタ値比較回路１
８に予め設定されている比較値以上になった後で判定を
繰り返す回数をカウントするために設けられる。尚、詳
細は後述するが、パス／フェイルカウンタ１７のカウン
ト値Ｓ４がカウンタ値比較回路１８に予め設定されてい
る比較値以上になったときには、パス／フェイルカウン
タ１７のカウント値Ｓ４とデスキューカウンタ２０のカ
ウント値Ｓ７とをメモリ２１に記憶させている。この、
メモリ用カウンタ２２はこれらのカウント値Ｓ４，Ｓ７
を何回メモリＳ２１に記憶させたかをカウントするため
のものである。

【００３９】このメモリ用カウンタ２２には、パターン
発生器３０から出力されるクリア信号Ｓ１がＣＬＲ端に
入力されるとともに、遅延回路２４及びＯＲ回路２６を
介したカウント信号Ｒ１がクロック端に入力される。ま
た、カウントイネーブル端にはＲＳフリップフロップ２
５の出力端が接続されている。ＲＳフリップフロップ２
５のＳ入力端２５にはカウンタ値比較回路１８から出力
される信号Ｓ５が入力され、Ｒ入力端にはリセット信号
Ｓ１が入力されている。

【００４０】つまり、カウンタ値比較回路１８の比較結
果を示す信号Ｓ５が「Ｈ」となると、ＲＳフリップフロ
ップ２５がセットされて信号Ｓ９が「Ｈ」となり、メモ
リ用カウンタ２２はカウント可能な状態（イネーブル状
態）となる。この状態で、カウント信号Ｒ１が入力され
る度にメモリ用カウンタ２２はカウントアップする。メ
モリ用カウンタ２２の出力端はメモリ２１及びＣＰＵ４
０に接続されている。パス／フェイルカウンタ１７のカ
ウント値Ｓ４がカウンタ値比較回路１８に予め設定され
ている比較値以上になった後で判定を繰り返す回数はＣ
ＰＵ４０に予め設定されているため、ＣＰＵ４０はメモ
リ用カウンタ２２のカウント値Ｓ８に応じてスキュー補
正動作を停止させる。

【００４１】また、遅延回路２４は、パターン発生器３
０から出力されるカウント信号Ｓ２を所定の時間だけ遅
延させたカウント信号Ｒ１とするために設けられてい
る。また、ＯＲ回路２６は、デスキューカウンタ２０の
クロック端にカウント信号Ｒ１とＣＰＵ４０から出力さ
れる信号とを供給するために設けられている。

【００４２】次に、上記構成における本発明の一実施形
態による半導体集積回路試験装置において、スキュー補
正を行う方法について説明する。図２は、本発明の一実
施形態による半導体集積回路試験装置における本発明の
一実施形態によるスキュー補正方法の一例を示すタイミ
ングチャートである。尚、以下の説明ではカウンタ値比
較回路１８に予め設定されている所定の比較値が「２」
であるとし、パス／フェイルカウンタ１７のカウント値
Ｓ４がカウンタ値比較回路１８に予め設定されている比
較値以上になった後で判定を繰り返す回数として「４」
がＣＰＵ４０に設定されているとする。

【００４３】スキュー補正動作が開始すると、まず、Ｃ
ＰＵ４０からステーション１０ａに設けられたデスキュ
ーカウンタ２０及びステーション１０ａに設けられたデ
スキューカウンタ２０へデスキューカウンタ２０の初期
値が設定される（遅延時間設定ステップ）。尚、これら
の値は異なっていても良い。図２（ａ）に示した例で
は、時刻ｔ₁までのカウント値Ｓ７に示したように
「Ａ」（１６進表記）が設定されたとする。

【００４４】デスキューカウンタ２０の初期値を設定す
る処理が終了すると、パターン発生器３０からクリア信
号Ｓ１が出力されて、パス／フェイルカウンタ１７、Ｄ
フリップフロップ１９、メモリ用カウンタ２２、及びＲ
Ｓフリップフロップ２５が初期化され、パス／フェイル
カウンタ１７から出力されるカウント値Ｓ４及びメモリ
用カウンタから出力されるカウント値Ｓ８が「０」に設
定される（図２（ａ）の時刻ｔ₁までを参照）。

【００４５】以上の処理が終了すると、パターン発生器
３０からパターンデータＤ１が出力され、タイミング発
生器１１、遅延回路１２、及びドライバ回路１３を介し
てパターンデータ（第１信号）Ｄ２となり、入出力点１
４から半導体デバイス（ＤＵＴ）に入力される。半導体
デバイスから出力された信号は入出力点１４からコンパ
レータ１５を介してパス／フェイル判定回路１６に入力
されてパス／フェイルが判定され、パス／フェイル情報
としてパス／フェイルカウンタ１７に出力される。

【００４６】いま、パターンデータＤ２と判定ストロー
ブ（基準タイミング信号）Ｓ３との時間的な関係が図２
（ａ）の時刻ｔ₁〜時刻ｔ₂まで（１回目の判定期間）に
示した関係にあるとすると、パス／フェイルカウンタ１
７のカウント値Ｓ４は「０」のままである。従って、カ
ウンタ値比較回路１８からレベルが「Ｌ」の信号Ｓ５が
Ｄフリップフロップ１９及びＲＳフリップフロップ２５
に入力される。この結果、ＲＳフリップフロップ２５は
セット状態にならず、ＲＳフリップフロップ２５から出
力される信号Ｓ９も「Ｌ」となる。よって、メモリ用カ
ウンタ２２はディスエーブルの状態となり、カウント値
Ｓ８も「０」のままである。

【００４７】この状態で、パターン発生回路３０からカ
ウント信号Ｓ２が出力されると、Ｄフリップフロップ１
９のクロック端に入力され、Ｄフリップフロック１９の
出力端からはレベルが「Ｌ」の信号Ｓ６が出力される。
この結果、デスキューカウンタ２０はカウントアップす
るように設定される。また、カウント信号Ｓ２が遅延回
路２４を介することにより得られるカウント信号Ｒ１
が、カウントアップするように設定されているデスキュ
ーカウンタ２０に入力されるため、デスキューカウンタ
２０のカウント値Ｓ７が「Ｂ」となり、このカウント値
に基づいて遅延回路１２の遅延時間が設定される。尚、
カウント信号Ｒ１は、メモリ用カウンタ２２にも入力さ
れるが、ディスエーブル状態であるため、メモリ用カウ
ンタＳ８から出力されるカウント値は「０」である。

【００４８】次に、パターンデータＤ２と判定ストロー
ブＳ３との時間的な関係が図２（ａ）の時刻ｔ₂〜時刻
ｔ₃まで（２回目の判定期間）に示した関係になり、パ
ス／フェイルカウンタ１７のカウント値Ｓ４が「１」に
なったとしても、カウンタ値比較回路１８に予め設定さ
れた比較値（本実施形態では「２」）よりも小さくカウ
ンタ値比較回路１８からはレベルが「Ｌ」の信号Ｓ５が
出力されるため、１回目の判定期間と同様に、メモリ用
カウンタ２２はディスエイブル状態のままである。この
状態で、パターン発生回路３０からカウント信号Ｓ２が
出力されると、Ｄフリップフロップ１９から出力される
信号Ｓ６のレベルは「Ｌ」であるためデスキューカウン
タ２０はカウントアップするように設定される。

【００４９】ここで、カウント信号Ｓ２が遅延回路２４
を介することにより得られるカウント信号Ｒ１がデスキ
ューカウンタ２１に入力すると、デスキューカウンタ２
０のカウント値Ｓ７は「Ｃ」となるが、メモリ用カウン
タ２２のカウント値Ｓ８は「０」のままである。次に、
パターンデータＤ２と判定ストローブＳ３との時間的な
関係が図２（ａ）の時刻ｔ₃〜時刻ｔ₄まで（３回目の判
定期間）に示した関係になり、パス／フェイルカウンタ
１７のカウント値Ｓ４が「２」になったとすると、カウ
ンタ値比較回路１８から出力される信号Ｓ５のレベルは
「Ｈ」となる。

【００５０】この信号Ｓ５がＲＳフリップフロップ２５
に入力されると、ＲＳフリップフロップ２５はセット状
態となり、ＲＳフリップフロップ２５の出力端から出力
される信号Ｓ９のレベルは「Ｈ」となる。この結果、メ
モリ用カウンタ２２はイネーブル状態となる。ここで、
パターン信号３０からカウント信号Ｓ２が出力される
と、Ｄフリップフロップ１９から出力される信号Ｓ６の
レベルは「Ｈ」となり、デスキューカウンタ２０はカウ
ントダウンするように設定される。また、カウント信号
Ｓ２は、メモリ２１のライトイネーブル入力端（ＷＥ）
に入力されているため、この時点のパス／フェイルカウ
ンタ１７のカウント値Ｓ４（図２（ａ）に示した例では
「２」）とデスキューカウンタ２０のカウント値Ｓ７
（図２（ａ）に示した例では「Ｃ」）とがメモリ２１に
書き込まれる。

【００５１】以上の処理が終了すると、カウント信号Ｓ
２が遅延回路２４を介することにより得られるカウント
信号Ｒ１がパス／フェイルカウンタ１７、デスキューカ
ウンタ２１、及びメモリ用カウンタ２２に入力される。
よって、パス／フェイルカウンタ１７のカウント値Ｓ４
は「０」となり、デスキューカウンタ２１はカウントダ
インしてカウント値Ｓ７が「Ｂ」となり、メモリ用カウ
ンタ２２はカウントアップしてカウント値Ｓ８が「１」
となる。

【００５２】次に、パターンデータＤ２と判定ストロー
ブＳ３との時間的な関係が図２（ｂ）の時刻ｔ₄〜時刻
ｔ₅まで（４回目の判定期間）に示した関係になり、パ
ス／フェイルカウンタ１７のカウント値Ｓ４が「１」に
変化したとする。このときには、再びカウンタ値比較回
路１８からレベルが「Ｌ」の信号Ｓ５がＲＳフリップフ
ロップ２５に入力されるが、ＲＳフリップフロップ２５
がセット状態のままであってレベルが「Ｈ」の信号Ｓ９
が出力されるため、メモリ用カウンタ２２はイネーブル
状態のままである。

【００５３】また、カウンタ値比較回路１８からレベル
が「Ｌ」の信号Ｓ５がＤフリップフロップ１９に入力さ
れ、パターン発生器３０からカウント信号Ｓ２が出力さ
れると、Ｄフリップフロップ１９の出力端からはレベル
が「Ｌ」の信号Ｓ６が出力されるため、デスキューカウ
ンタ２０はカウントアップするように設定される。ま
た、カウント信号Ｓ２がメモリ２１のライトイネーブル
入力端（ＷＥ）に入力されているため、この時点のパス
／フェイルカウンタ１７のカウント値Ｓ４（図２（ｂ）
に示した例では「１」）とデスキューカウンタ２０のカ
ウント値Ｓ７（図２（ｂ）に示した例では「Ｂ」）とが
メモリ２１に書き込まれる。

【００５４】その後、カウント信号Ｓ２が遅延回路２４
を介することにより得られるカウント信号Ｒ１が、カウ
ントアップするように設定されているデスキューカウン
タ２０に入力されるため、デスキューカウンタ２０のカ
ウント値Ｓ７が「Ｃ」となり、このカウント値に基づい
て遅延回路１２の遅延時間が設定される。また、このカ
ウント信号Ｒ１がイネーブル状態のメモリ用カウンタ２
２に入力されるため、メモリ用カウンタ２２のカウント
値Ｓ８は「２」となる。

【００５５】更に、パターンデータＤ２と判定ストロー
ブＳ３との時間的な関係が図２（ｂ）の時刻ｔ₅〜時刻
ｔ₆まで（５回目の判定期間）に示した関係になり、パ
ス／フェイルカウンタ１７のカウント値Ｓ４が「１」の
ままである場合には、カウンタ値比較回路１８からレベ
ルが「Ｌ」の信号Ｓ５がＲＳフリップフロップ２５に入
力されるが、ＲＳフリップフロップ２５がセット状態の
ままであってレベルが「Ｈ」の信号Ｓ９が出力されるた
め、メモリ用カウンタ２２はイネーブル状態のままであ
る。

【００５６】また、カウンタ値比較回路１８からレベル
が「Ｌ」の信号Ｓ５がＤフリップフロップ１９に入力さ
れ、パターン発生器３０からカウント信号Ｓ２が出力さ
れると、Ｄフリップフロップ１９の出力端からはレベル
が「Ｌ」の信号Ｓ６が出力されるため、デスキューカウ
ンタ２０は再びカウントアップするように設定される。
また、カウント信号Ｓ２がメモリ２１のライトイネーブ
ル入力端（ＷＥ）に入力されているため、この時点のパ
ス／フェイルカウンタ１７のカウント値Ｓ４（図２
（ｂ）に示した例では「１」）とデスキューカウンタ２
０のカウント値Ｓ７（図２（ｂ）に示した例では
「Ｃ」）とがメモリ２１に書き込まれる。

【００５７】その後、カウント信号Ｓ２が遅延回路２４
を介することにより得られるカウント信号Ｒ１が、カウ
ントアップするように設定されているデスキューカウン
タ２０に入力されるため、デスキューカウンタ２０のカ
ウント値Ｓ７が「Ｄ」となり、このカウント値に基づい
て遅延回路１２の遅延時間が設定される。また、このカ
ウント信号Ｒ１がイネーブル状態のメモリ用カウンタ２
２に入力されるため、メモリ用カウンタ２２のカウント
値Ｓ８は「３」となる。

【００５８】更にまた、パターンデータＤ２と判定スト
ローブＳ３との時間的な関係が図２（ｂ）の時刻ｔ₆〜
時刻ｔ₇まで（６回目の判定期間）に示した関係にな
り、パス／フェイルカウンタ１７のカウント値Ｓ４が
「３」に変化した場合には、カウンタ値比較回路１８か
ら出力される信号のレベルが「Ｈ」となり、ＲＳフリッ
プフロップ２５に入力されるが、ＲＳフリップフロップ
２５がセット状態のままであってレベルが「Ｈ」の信号
Ｓ９が出力されるため、メモリ用カウンタ２２はイネー
ブル状態のままである。

【００５９】また、カウンタ値比較回路１８からレベル
が「Ｈ」の信号Ｓ５がＤフリップフロップ１９に入力さ
れ、パターン発生器３０からカウント信号Ｓ２が出力さ
れると、Ｄフリップフロップ１９の出力端からはレベル
が「Ｈ」の信号Ｓ６が出力されるため、デスキューカウ
ンタ２０は再びカウントダウンするように設定される。
また、カウント信号Ｓ２がメモリ２１のライトイネーブ
ル入力端（ＷＥ）に入力されているため、この時点のパ
ス／フェイルカウンタ１７のカウント値Ｓ４（図２
（ｂ）に示した例では「３」）とデスキューカウンタ２
０のカウント値Ｓ７（図２（ｂ）に示した例では
「Ｄ」）とがメモリ２１に書き込まれる。

【００６０】その後、カウント信号Ｓ２が遅延回路２４
を介することにより得られるカウント信号Ｒ１が、カウ
ントダウンするように設定されているデスキューカウン
タ２０に入力されるため、デスキューカウンタ２０のカ
ウント値Ｓ７が「Ｃ」となり、このカウント値に基づい
て遅延回路１２の遅延時間が設定される。また、このカ
ウント信号Ｒ１がイネーブル状態のメモリ用カウンタ２
２に入力されるため、メモリ用カウンタ２２のカウント
値Ｓ８は「４」となる（以上、判定ステップ）。

【００６１】ここで、メモリ用カウンタ２２のカウント
値Ｓ８が「４」となり、このカウント値Ｓ８は予めＣＰ
Ｕ４０に設定されている判定を繰り返す回数「４」と等
しいので、ＣＰＵ４０は以上説明した判定動作を停止す
る。その後、ＣＰＵ４０は、パターン発生器３０からク
リア信号Ｓ１を出力させてメモリ用カウンタ２２のカウ
ント値Ｓ８を「０」に設定する。メモリ用カウンタ２２
のカウント値Ｓ８はメモリ２１のアドレス端に入力され
ているため、値が「０」であるカウント値Ｓ８に対応し
たアドレスに記憶されている内容（パス／フェイルカウ
ンタ１７のカウント値Ｓ４及びデスキューカウンタ２０
のカウント値Ｓ７）をメモリ２１から読み出す。

【００６２】次に、ＣＰＵ４０は、ＯＲ回路２６を介し
てメモリ用カウンタ２２のクロック端に信号を出力する
ことによりメモリ用カウンタ２２のカウント値を「１」
に設定し、値が「１」であるカウント値Ｓ８に対応した
アドレスに記憶されている内容（パス／フェイルカウン
タ１７のカウント値Ｓ４及びデスキューカウンタ２０の
カウント値Ｓ７）をメモリ２１から読み出す。ＣＰＵ４
０は、予め設定されている判定を繰り返す回数「４」分
だけ以上の動作を繰り返すことにより、順次メモリ２１
の記憶内容を読み出す。

【００６３】以上の動作によって、デスキューカウンタ
２０のカウント値Ｓ７をカウントアップ又はカウントダ
ウンして遅延回路１２の遅延時間を種々に設定したとき
の、デスキューカウンタ２０のカウント値２０とパス／
フェイルカウンタ１７のカウント値Ｓ４との関係、つま
り遅延回路１２の遅延時間とパス／フェイル判定結果と
の関係が得られる。ＣＰＵ４０は得られたこれらの関係
に基づいて演算処理を行って（演算ステップ）デスキュ
ーカウンタ２０の設定を行う（補正ステップ）ことによ
り、遅延回路１２の遅延時間を最適に設定することがで
きる。尚、以上の動作は、パターンデータＳ１０の各ビ
ット毎に行われる。

【００６４】以上説明したように、本発明の一実施形態
によれば、デスキューカウンタ２０の初期値をＣＰＵ４
０が任意に設定してカウンタ値比較回路１８の比較結果
に応じてカウントアップ又はカウントダウンするように
しており、判定ストローブＳ３とパターンデータＤ２と
の時間的な関係を所望の状態にして判定を開始すること
ができるため、従来のように判定ストローブＳ３がパタ
ーンデータＤ２の立ち下がり位置となる関係に設定され
るという不具合がない。

【００６５】また、ステーション１０ａに設けられたデ
スキューカウンタ２０の初期値とステーション１０ｂに
設けられたデスキューカウンタ２０の初期値を個別に設
定することができ、更に判定結果をメモリ２１に記憶さ
せるようにしているため、ステーション１０ａ，１０ｂ
で同時に且つ個別にスキュー補正を行うことができる。
更に、一度パス／フェイルカウンタ１７のカウント値Ｓ
４がカウンタ値比較回路１８に予め記憶されている比較
値以上になった後で、デスキューカウンタ２０をカウン
トアップ又はカウントダウンさせて判定ストローブＳ３
に対するパターンデータＤ２の時間的な関係を僅かにず
らした状態での判定結果を得ているため、ノイズに影響
されず、高精度にスキュー補正することができる。

【００６６】以上説明した実施形態は、ドライバ回路１
３で生ずるドライバスキューを補正する方法を例に挙げ
て説明したが、コンパレータ回路１５で生ずるコンパレ
ータスキューを補正することもできる。図３は、コンパ
レータスキューを補正するための回路を有する半導体集
積回路試験装置である。図３に示した回路は、図１中の
タイミング発生器１１に代えてタイミング発生器４１を
設け、図１中の遅延回路１２に代えて遅延回路４２を設
けた点が相違する。

【００６７】図３に示したタイミング発生器４１は遅延
回路４２に対して判定ストローブを出力し、遅延回路４
２は入出力点１４からの信号Ｄ３を遅延させてパス／フ
ェイル判定回路１６の判定のタイミングを調整する回路
である。図３に示した回路では、図１及び図２を用いて
説明した方法と同様の方法によりコンパレータスキュー
を補正することができる。以上、本発明の一実施形態に
ついて説明したが、本発明は上記実施形態に制限されず
本発明の範囲内で自由に変更することができる。

【００６８】

【発明の効果】以上説明したように、本発明によれば、
第１信号及び第２信号の遅延時間を任意の遅延時間に設
定してから判定を繰り返し、その判定結果を記憶させて
いるため、スキューの測定に要する回数を低減すること
ができ、その結果スキュー補正に要する時間を短縮する
ことができるという効果がある。また、記憶された遅延
時間及び判定結果に基づいて最適な遅延時間を演算して
第１信号及び第２信号の少なくとも一方のスキューを補
正しているため、高精度にスキュー補正することができ
るという効果がある。更に、本発明のスキュー補正方法
によれば、複数のステーションで同時にスキュー補正を
行うことができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の一実施形態による半導体集積回路試
験装置の概略構成を示すブロック図である。

【図２】 本発明の一実施形態による半導体集積回路試
験装置における本発明の一実施形態によるスキュー補正
方法の一例を示すタイミングチャートである。

【図３】 コンパレータスキューを補正するための回路
を有する半導体集積回路試験装置である。

【図４】 従来の半導体集積回路試験装置の概略構成を
示すブロック図である。

【図５】 従来の半導体集積回路試験装置におけるスキ
ューの第１補正方法を説明するためのタイミングチャー
トである。

【図６】 従来の半導体集積回路試験装置におけるスキ
ューの第１補正方法を説明するためのタイミングチャー
トである。

【図７】 従来のスキューの第１補正方法の不具合を説
明するための図である。

【符号の説明】

１０ａ，１０ｂ ステーション １２ 遅延回路（設定手段） １６ パス／フェイル判定回路（判定手
段） １７ パス／フェイルカウンタ（判定手
段） １８ カウンタ値比較回路（判定手段） ２０ デスキューカウンタ（設定手段） ２１ メモリ（記憶手段） ２２ メモリ用カウンタ（判定回数規定手
段） ４０ ＣＰＵ（設定手段、補正手段、判定
回数規定手段） ４２ 遅延回路（設定手段） Ｄ２ パターンデータ（第１信号） Ｄ３ 信号（第２信号） Ｓ３ 判定ストローブ（基準タイミング信
号）

Claims (5)

【特許請求の範囲】
1. 【請求項１】 予め定められた基準タイミング信号と、
   被試験対象に印加するための第１信号及び当該被試験対
   象から得られる第２信号の少なくとも一方との時間関係
   を判定し、当該判定結果に基づいて前記第１信号及び前
   記第２信号の少なくとも一方のスキューを補正するスキ
   ュー補正方法であって、 前記第１信号又は前記第２信号の遅延時間を任意の遅延
   時間に設定する遅延時間設定ステップと、 前記第１信号又は前記第２信号の遅延時間を変化させつ
   つ当該遅延時間と前記判定結果とを記憶させる判定ステ
   ップと、 前記判定ステップで記憶された前記遅延時間及び前記判
   定結果に基づいて最適な遅延時間を演算する演算ステッ
   プと、 前記演算ステップの演算結果に基づいて、前記第１信号
   及び前記第２信号の少なくとも一方のスキューを補正す
   る補正ステップとを有することを特徴とするスキュー補
   正方法。
2. 【請求項２】 前記遅延時間設定ステップ、前記判定ス
   テップ、前記演算ステップ、及び前記補正ステップは、
   並列して配置された複数の被試験対象毎に、同時に並列
   して個別に行われることを特徴とする請求項１記載のス
   キュー補正方法。
3. 【請求項３】 被試験対象に第１信号を印加し、当該被
   試験対象から得られる第２信号に基づいて、当該被試験
   対象の試験を行う半導体集積回路試験装置において、 前記前記第１信号及び前記第２信号の少なくとも一方の
   遅延時間を任意に設定する設定手段と、 予め定められた基準タイミング信号と前記第１信号及び
   前記第２信号の少なくとも一方との時間関係を判定する
   判定手段と、 前記設定手段で設定された遅延時間と前記判定手段で判
   定された判定結果とを記憶する記憶手段と、 前記記憶手段に記憶された前記遅延時間及び前記判定結
   果に基づいて前記第１信号及び前記第２信号の少なくと
   も一方のスキューを補正する補正手段とを有することを
   特徴とする半導体集積回路試験装置。
4. 【請求項４】 前記判定手段の判定結果に応じて、残り
   の判定回数を規定する判定回数規定手段を更に有するこ
   とを特徴とする請求項３記載の半導体集積回路試験装
   置。
5. 【請求項５】 前記被試験対象を試験するためのステー
   ション毎に、前記設定手段、前記判定手段、前記記憶手
   段、前記補正手段、及び前記判定回数記憶手段が設けら
   れていることを特徴とする請求項４記載の半導体集積回
   路試験装置。