JP2003004815A - 半導体試験装置のタイミング補正方法 - Google Patents

Abstract

(57)【要約】 【課題】 半導体試験装置の判定系のタイミング補正を
精度よく行い、また、各テスタピン間の判定系のタイミ
ングのばらつきを小さくする。 【解決手段】 テスタピンのドライバから出力される信
号波形のタイミングを検出し、検出したタイミングと同
じタイミングの基準波形を生成し、生成した基準波形を
テスタピンに入力し、基準波形に基づいてテスタピンの
コンパレータへ供給される動作クロックのタイミングを
補正する。また、１つのテスタピンのドライバから出力
される信号波形のタイミングを検出し、他のテスタピン
のドライバから出力される信号波形のタイミングを検出
したタイミングと一致させた後、検出したタイミングと
同じタイミングの基準波形を生成し、生成した基準波形
を各テスタピンに入力し、基準波形に基づいて各テスタ
ピンのコンパレータへ供給される各動作クロックのタイ
ミングを補正する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体試験装置の
各種試験信号のタイミングを補正する方法に係り、特に
テスタピンの判定系のタイミング補正に好適な半導体試
験装置のタイミング補正方法に関する。

【０００２】

【従来の技術】半導体試験装置（ＩＣテスタ）は、被測
定半導体へ所定のパターンデータの試験波形を与え、そ
れによる被測定半導体の出力波形から出力データを読み
取り、予め用意した期待値データと比較することによっ
て、被測定半導体の基本的動作及び機能に問題が無いか
どうかを検査するものである。

【０００３】半導体試験装置には、被測定半導体へ試験
波形を供給し、また被測定半導体から出力波形を取り込
むためのテスタピンが、被測定半導体の入出力端子の数
に対応した数だけ備えられている。各テスタピンには、
半導体試験装置の内部で作成された所定のパターンデー
タの試験波形を出力するドライバと、被測定半導体から
の出力波形を基準電圧で判定するコンパレータとが備え
られている。一般に、テスタピンのドライバを含む試験
波形の供給経路を印加系と称し、コンパレータを含む被
測定半導体の出力波形の取り込み経路を判定系と称す
る。

【０００４】印加系では、試験波形を複数のテスタピン
から同じタイミングで被測定半導体へ供給しなければな
らない。印加系のタイミング補正は、ドライバへ供給さ
れる動作クロック（ストローブ信号）のタイミングを可
変遅延回路で調整することにより行われる。

【０００５】また、判定系では、被測定半導体から複数
のテスタピンで取り込んだ出力波形を同じタイミングで
判定しなければならない。判定系のタイミング補正は、
コンパレータへ供給される動作クロック（ストローブ信
号）のタイミングを可変遅延回路で調整することにより
行われる。

【０００６】

【発明が解決しようとする課題】印加系のタイミング補
正は、ドライバから出力される信号波形を波形観測手
段、例えばオシロスコープで観察しながら行うことがで
きるが、判定系のタイミング補正は、判定対象の出力波
形を与えなければ補正することができない。このため、
従来は、印加系のタイミング補正後、各テスタピン毎に
印加系のドライバから判定系へ１対１で印加波形を出力
し、判定系ではその印加波形を基準としてタイミング補
正を行っていた。

【０００７】この方法では、ドライバから判定系へ印加
波形を送る際、テスタピンの端子を開放して開放端反射
を行っているため、反射波形が歪むとタイミング補正の
精度が劣化するという問題があった。

【０００８】また、各テスタピン毎にその印加波形を基
準として判定系のタイミング補正を行うため、各テスタ
ピンの印加系のタイミングにばらつきがあると、判定系
のタイミングにもばらつきが及ぶという問題があった。

【０００９】本発明は、判定系のタイミング補正を精度
よく行うことができる半導体試験装置のタイミング補正
方法を提供することを目的とする。

【００１０】本発明はまた、各テスタピン間の判定系の
タイミングのばらつきを小さくすることができる半導体
試験装置のタイミング補正方法を提供することを目的と
する。

【００１１】

【課題を解決するための手段】本発明に係る半導体試験
装置のタイミング補正方法は、半導体試験装置のテスタ
ピンのドライバから出力される信号波形のタイミングを
検出し、検出したタイミングと同じタイミングの基準波
形を生成し、生成した基準波形をテスタピンに入力し、
基準波形に基づいてテスタピンのコンパレータへ供給さ
れる動作クロックのタイミングを補正するものである。
反射波形を使用せず、ドライバから出力される信号波形
のタイミングと同じタイミングの基準波形を生成して用
いるため、波形の歪みが少ない。従って、反射波形を使
用する場合に比べ、判定系のタイミング補正の精度が劣
化しない。

【００１２】また、本発明に係る半導体試験装置のタイ
ミング補正方法は、半導体試験装置の１つのテスタピン
のドライバから出力される信号波形のタイミングを検出
し、半導体試験装置の他のテスタピンのドライバから出
力される信号波形のタイミングを検出したタイミングと
一致させた後、検出したタイミングと同じタイミングの
基準波形を生成し、生成した基準波形を各テスタピンに
入力し、基準波形に基づいて各テスタピンのコンパレー
タへ供給される各動作クロックのタイミングを補正する
ものである。同じ基準波形に基づいて各テスタピンの判
定系のタイミング補正を行うため、各テスタピン毎にそ
の印加波形を基準として判定系のタイミング補正を行う
場合に比べ、各テスタピン間の判定系のタイミングのば
らつきが小さくなる。

【００１３】なお、波形観測手段、例えばオシロスコー
プを用いてドライバから出力される信号波形のタイミン
グを検出した後、半導体試験装置と別に設けたパターン
発生手段の出力波形をオシロスコープに入力し、パター
ン発生手段（例えば、パターン発生器）の出力波形のタ
イミングを検出したタイミングと一致させれば、簡単な
手段で基準波形を生成することができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を添付
図面に従って説明する。図１乃至図３は本発明の一実施
の形態による半導体試験装置のタイミング補正方法の説
明図であって、図１はドライバから出力される信号波形
のタイミングを検出するステップの説明図、図２は基準
波形を生成するステップの説明図、図３はコンパレータ
へ供給される動作クロックのタイミングを補正するステ
ップの説明図である。

【００１５】本実施の形態に係る半導体試験装置１０
は、制御回路１１、基準クロック発生器１２、トリガ発
生器１３、タイミング発生器１４、ドライバ用可変遅延
回路１５、コンパレータ用可変遅延回路１６、ドライバ
１７、コンパレータ１８ａ，１８ｂ、及びＩ／Ｏスイッ
チ１９を含んでいる。なお、実際の半導体試験装置は、
図示していないパターン発生器、ピン制御回路及びフェ
イルビットメモリなどの他の構成部品を有するが、本明
細書中では本発明の特徴を理解するのに必要な部分のみ
が示されている。

【００１６】制御回路１１は、半導体試験装置１０の全
体制御、運用及び管理等を行うものであり、マイクロプ
ロセッサ構成になっている。従って、図示していない
が、制御回路１１はシステムプログラムを格納するＲＯ
Ｍや各種データ等を格納するＲＡＭ等を含んで構成され
る。制御回路１１は、各種の制御信号やデータをそれぞ
れの構成部品に出力する。

【００１７】基準クロック発生器１２は、半導体試験装
置１０内のシステムクロックとなる基準クロックを発生
する。トリガ発生器１３は、基準クロック発生器１２か
らの基準クロックに基づいて、トリガ信号を発生する。
オシロスコープ２０及びパターン発生器３０は、半導体
試験装置１０のトリガ出力端子からトリガ信号を取り込
むことにより、半導体試験装置１０と同期が取られてい
る。

【００１８】タイミング発生器１４は、基準クロック発
生器１２からの基準クロックと、その内部メモリに記憶
したタイミングデータに基づいて、図示していないパタ
ーン発生器、ピン制御回路及びフェイルビットメモリな
どに高速の動作クロックを出力し、被測定半導体に対す
るデータの書込タイミングや読出タイミングなどの制御
を行うものである。本実施の形態に係るタイミング補正
方法は、タイミング発生器１４から出力された動作クロ
ック（ストローブ信号）がドライバ１７又はコンパレー
タ１８ａ，１８ｂへ入力されるタイミングを調整するも
のである。

【００１９】図１乃至図３において、テスタピンは、ド
ライバ１７、ハイレベル用コンパレータ１８ａ、ローレ
ベル用コンパレータ１８ｂ、ドライバ用可変遅延回路１
５、コンパレータ用可変遅延回路１６、及びＩ／Ｏスイ
ッチ１９によって構成されている。制御回路１１は、ド
ライバ用可変遅延回路１５及びコンパレータ用可変遅延
回路１６の遅延量を増加減少させて、タイミング発生器
１４からドライバ１７及びコンパレータ１８ａ，１８ｂ
へ供給されるストローブ信号のタイミング補正を行う。
ドライバ１７は、供給されたストローブ信号のタイミン
グで、試験用パターンデータの信号波形を出力する。コ
ンパレータ１８ａ，１８ｂは、供給されたストローブ信
号のタイミングで、被測定半導体からの出力波形を基準
電圧と比較する。なお、半導体試験装置１０は、被測定
半導体の入出力端子の数に対応した数のテスタピンを備
えているが、図１乃至図３では２番目以降のテスタピン
については図示を省略してある。

【００２０】まず、ドライバから出力される信号波形の
タイミングを検出するステップについて説明する。この
ステップでは、図１に示すように、オシロスコープ２０
のプローブを１つのテスタピンの端子に接続し、ドライ
バ１７からＩ／Ｏスイッチ１９を介し出力される信号波
形をオシロスコープ２０に入力する。オシロスコープ２
０は、ドライバ１７から出力される信号波形のタイミン
グを検出して、検出したタイミングを基準タイミングと
して記憶する。

【００２１】続いて、印加系のタイミング補正について
説明する。オシロスコープ２０のプローブを他のテスタ
ピンの端子に接続し、他のテスタピンのドライバからＩ
／Ｏスイッチを介し出力される信号波形をオシロスコー
プ２０に入力する。そして、オシロスコープ２０で他の
テスタピンのドライバから出力される信号波形のタイミ
ングを観察し、基準タイミングとのずれの情報を制御回
路１１へフィードバックする。制御回路１１は、フィー
ドバックされた情報に基づいて、他のテスタピンのドラ
イバ用可変遅延回路の遅延量を増加減少させて、他のテ
スタピンのドライバへ供給されるストローブ信号のタイ
ミング補正を行う。これにより、他のテスタピンのドラ
イバから出力される信号波形のタイミングを基準タイミ
ングと一致させる。以上の印加系のタイミング補正を、
他の全てのテスタピンに対して順番に実施する。

【００２２】次に、基準波形を生成するステップについ
て説明する。このスッテップでは、図２に示すように、
オシロスコープ２０のプローブと、半導体試験装置１０
と別に設けたパターン発生器３０のプローブとをショー
トさせ、パターン発生器３０の出力波形をオシロスコー
プに入力する。そして、オシロスコープ２０でパターン
発生器３０の出力波形のタイミングを観察し、パターン
発生器の出力波形のタイミングが基準タイミングと一致
するように、パターン発生器を調整する。これにより、
半導体試験装置１０と別に設けたパターン発生器３０
で、基準タイミングと同じタイミングの基準波形を生成
する。

【００２３】最後に、コンパレータへ供給される動作ク
ロックのタイミングを補正するステップについて説明す
る。このステップでは、図３に示すように、パターン発
生器３０のプローブを１つのテスタピンの端子に接続
し、Ｉ／Ｏスイッチ１９を切替えて、パターン発生器３
０からの基準波形をコンパレータ１８ａ，１８ｂへ入力
する。制御回路１１は、入力された基準波形に基づい
て、コンパレータ用可変遅延回路１６の遅延量を増加減
少させて、コンパレータ１８ａ，１８ｂへ供給されるス
トローブ信号のタイミング補正を行う。これにより、コ
ンパレータ１８ａ，１８ｂへ供給されるストローブ信号
のタイミングを基準波形のタイミングと一致させる。以
上の判定系のタイミング補正を、全てのテスタピンに対
して順番に実施する。

【００２４】本実施の形態によれば、オシロスコープを
用いることにより、簡単な手段でドライバから出力され
る信号波形のタイミングを検出することができる。しか
しながら、本発明はこれに限らず、ドライバから出力さ
れる信号波形のタイミングが検出可能な装置を用いれば
よい。

【００２５】

【発明の効果】本発明の半導体試験装置のタイミング補
正方法によれば、ドライバから出力される信号波形のタ
イミングと同じタイミングの基準波形を生成して用いる
ため、波形の歪みが少ない。従って、判定系のタイミン
グ補正を精度よく行うことができる。

【００２６】また、本発明の半導体試験装置のタイミン
グ補正方法によれば、同じ基準波形に基づいて各テスタ
ピンの判定系のタイミング補正を行うため、各テスタピ
ン間の判定系のタイミングのばらつきを小さくすること
ができる。

【００２７】さらに、本発明の半導体試験装置のタイミ
ング補正方法によれば、波形観測手段を用いてドライバ
から出力される信号波形のタイミングを検出した後、半
導体試験装置と別に設けたパターン発生手段の出力波形
を波形観測手段に入力し、パターン発生手段の出力波形
のタイミングを検出したタイミングと一致させることに
より、簡単な手段で基準波形を生成することができる。

【図面の簡単な説明】

【図１】 ドライバから出力される信号波形のタイミン
グを検出するステップの説明図である。

【図２】 基準波形を生成するステップの説明図であ
る。

【図３】 コンパレータへ供給される動作クロックのタ
イミングを補正するステップの説明図である。

【符号の説明】

１０…半導体試験装置 １１…制御回路 １２…基準クロック発生器 １３…トリガ発生器 １４…タイミング発生器 １５…ドライバ用可変遅延回路 １６…コンパレータ用可変遅延回路 １７…ドライバ １８ａ，１８ｂ…コンパレータ １９…Ｉ／Ｏスイッチ ２０…オシロスコープ ３０…パターン発生器

───────────────────────────────────────────────────── フロントページの続き (72)発明者 櫻井 洋行 東京都渋谷区東３丁目16番３号 日立電子 エンジニアリング株式会社内 Ｆターム(参考） 2G132 AE08 AE22 AG01 AL11 AL16

Claims (4)

【特許請求の範囲】
1. 【請求項１】 半導体試験装置のテスタピンのドライバ
   から出力される信号波形のタイミングを検出し、 検出したタイミングと同じタイミングの基準波形を生成
   し、 生成した基準波形をテスタピンに入力し、基準波形に基
   づいてテスタピンのコンパレータへ供給される動作クロ
   ックのタイミングを補正することを特徴とする半導体試
   験装置のタイミング補正方法。
2. 【請求項２】 ドライバから出力される信号波形を波形
   観測手段に入力し、波形観測手段を用いてドライバから
   出力される信号波形のタイミングを検出し、 半導体試験装置と別に設けたパターン発生手段の出力波
   形を波形観測手段に入力し、前記パターン発生手段の出
   力波形のタイミングを検出したタイミングと一致させる
   ことにより、前記パターン発生手段で基準波形を生成す
   ることを特徴とする請求項１に記載の半導体試験装置の
   タイミング補正方法。
3. 【請求項３】 半導体試験装置の１つのテスタピンのド
   ライバから出力される信号波形のタイミングを検出し、 半導体試験装置の他のテスタピンのドライバから出力さ
   れる信号波形のタイミングを検出したタイミングと一致
   させた後、 検出したタイミングと同じタイミングの基準波形を生成
   し、 生成した基準波形を各テスタピンに入力し、基準波形に
   基づいて各テスタピンのコンパレータへ供給される各動
   作クロックのタイミングを補正することを特徴とする半
   導体試験装置のタイミング補正方法。
4. 【請求項４】 １つのテスタピンのドライバから出力さ
   れる信号波形を波形観測手段に入力し、波形観測手段を
   用いて１つのテスタピンのドライバから出力される信号
   波形のタイミングを検出し、 他のテスタピンのドライバから出力される信号波形を波
   形観測手段に入力し、他のテスタピンのドライバから出
   力される信号波形のタイミングを検出したタイミングと
   一致させた後、 半導体試験装置と別に設けたパターン発生手段の出力波
   形を波形観測手段に入力し、前記パターン発生手段の出
   力波形のタイミングを検出したタイミングと一致させる
   ことにより、前記パターン発生手段で基準波形を生成す
   ることを特徴とする請求項３に記載の半導体試験装置の
   タイミング補正方法。