JPH10123219A - Ｉｃテスト・システム - Google Patents
Ｉｃテスト・システムInfo
- Publication number
- JPH10123219A JPH10123219A JP8297429A JP29742996A JPH10123219A JP H10123219 A JPH10123219 A JP H10123219A JP 8297429 A JP8297429 A JP 8297429A JP 29742996 A JP29742996 A JP 29742996A JP H10123219 A JPH10123219 A JP H10123219A
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- JP
- Japan
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- under test
- devices under
- signal
- clock
- time
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Abstract
(57)【要約】
【課題】 印加信号により被測定デバイスの電流の影響
の平均化と電源部への影響の低減化を可能とするＩＣテ
スタ・システムを提供すること。 【解決手段】 被測定デバイス８〜１１に電源部５から
電力を供給し、クロック発生部１からのクロック信号と
パターン発生部２の出力信号とを遅延せずに被測定デバ
イス８・９に印加し、クロック・ディストリビュータ部
３のディレイ回路６により、前記クロック信号の最も短
い周期の時間より短く、被測定デバイス８・９のクロッ
ク信号印加時の電流変動の時間よりも長い時間にクロッ
ク信号を遅延させ、前記出力信号の最も短い周期の時間
より短く、被測定デバイス１０・１１の前記出力信号印
加時の電流変動の時間よりも長い時間に出力信号をパタ
ーン・ディストリビュータ部４のディレイ回路７により
遅延させて、それぞれ被測定デバイス１０・１１に印加
する。
の平均化と電源部への影響の低減化を可能とするＩＣテ
スタ・システムを提供すること。 【解決手段】 被測定デバイス８〜１１に電源部５から
電力を供給し、クロック発生部１からのクロック信号と
パターン発生部２の出力信号とを遅延せずに被測定デバ
イス８・９に印加し、クロック・ディストリビュータ部
３のディレイ回路６により、前記クロック信号の最も短
い周期の時間より短く、被測定デバイス８・９のクロッ
ク信号印加時の電流変動の時間よりも長い時間にクロッ
ク信号を遅延させ、前記出力信号の最も短い周期の時間
より短く、被測定デバイス１０・１１の前記出力信号印
加時の電流変動の時間よりも長い時間に出力信号をパタ
ーン・ディストリビュータ部４のディレイ回路７により
遅延させて、それぞれ被測定デバイス１０・１１に印加
する。
Description
【０００１】
【発明の属する技術分野】この発明は、複数の被測定デ
バイスに対して、共通に電力を供給する電源部を備える
ＩＣテスト・システムにおいて、印加する信号のタイミ
ングを複数グル−プ備えることにより、印加信号により
変化する被測定デバイスの電流の影響と電源への影響を
平均化させるＩＣテスト・システムに関するものであ
る。
バイスに対して、共通に電力を供給する電源部を備える
ＩＣテスト・システムにおいて、印加する信号のタイミ
ングを複数グル−プ備えることにより、印加信号により
変化する被測定デバイスの電流の影響と電源への影響を
平均化させるＩＣテスト・システムに関するものであ
る。
【０００２】
【従来の技術】次に、複数の被測定デバイスに対して、
共通に電力を供給する電源部を備える従来のＩＣテスト
・システムの構成を図３に示す。
共通に電力を供給する電源部を備える従来のＩＣテスト
・システムの構成を図３に示す。
【０００３】図３の構成では、複数の被測定デバイス
８，９，・・・８＋ｍに対して共通に電源部５から電源
を供給するようになっており、また、クロック発生部１
からクロック・ディストリビュータ部３のバッファ３ａ
を介して被測定デバイス８，９にクロックを供給するよ
うになっているとともに、バッファ３ｂを通して被測定
デバイス１０，８＋ｍに供給するようになっている。
８，９，・・・８＋ｍに対して共通に電源部５から電源
を供給するようになっており、また、クロック発生部１
からクロック・ディストリビュータ部３のバッファ３ａ
を介して被測定デバイス８，９にクロックを供給するよ
うになっているとともに、バッファ３ｂを通して被測定
デバイス１０，８＋ｍに供給するようになっている。
【０００４】同様にして、パターン発生部２からパター
ン・ディストリビュータ部４のバッファ４ａを介してパ
ターン・データを被測定デバイス８，９に供給するよう
にしているとともに、バッファ４ｂを介して被測定デバ
イス１０，８＋ｍに供給するようになっている。
ン・ディストリビュータ部４のバッファ４ａを介してパ
ターン・データを被測定デバイス８，９に供給するよう
にしているとともに、バッファ４ｂを介して被測定デバ
イス１０，８＋ｍに供給するようになっている。
【０００５】このように構成することにより、従来のＩ
Ｃテスト・システムは、被測定デバイス８〜８＋ｍの各
々の入力ピンにおいて、印加信号が同一時間で印加され
るように、クロック発生部１およびパターン発生部２よ
り出力された信号をクロック・ディストリビュータ（分
配）部３とパターン・ディストリビュータ部４のバッフ
ァ３ａと３ｂ，４ａと４ｂでバッファしてディストリビ
ュートしていた。
Ｃテスト・システムは、被測定デバイス８〜８＋ｍの各
々の入力ピンにおいて、印加信号が同一時間で印加され
るように、クロック発生部１およびパターン発生部２よ
り出力された信号をクロック・ディストリビュータ（分
配）部３とパターン・ディストリビュータ部４のバッフ
ァ３ａと３ｂ，４ａと４ｂでバッファしてディストリビ
ュートしていた。
【０００６】
【発明が解決しようとする課題】従来のＩＣテスト・シ
ステムは、被測定デバイス８〜８＋ｍの入力に対して信
号を同時に印加するため、印加された信号による各々の
被測定デバイスの消費電流の変化の和が電源部５に影響
を与えていた。
ステムは、被測定デバイス８〜８＋ｍの入力に対して信
号を同時に印加するため、印加された信号による各々の
被測定デバイスの消費電流の変化の和が電源部５に影響
を与えていた。
【０００７】この影響を低減するために、従来はデカッ
プリング・コンデンサを被測定デバイスと負荷、電源と
の間に接続し、負荷、電源部から被測定デバイスまでの
電源ラインの強化（インピーダンスの減少）等を行って
いた。
プリング・コンデンサを被測定デバイスと負荷、電源と
の間に接続し、負荷、電源部から被測定デバイスまでの
電源ラインの強化（インピーダンスの減少）等を行って
いた。
【０００８】
【課題を解決するための手段】この発明のＩＣテスト・
システムは、複数の被測定デバイス８〜１１に対して、
共通に電力を供給する電源部５を備えるＩＣテスト・シ
ステムにおいて、前記複数の被測定デバイス８〜１１に
対して、印加する信号のタイミングを複数種類のタイミ
ングで印加する信号分配手段を備えることを特徴とす
る。
システムは、複数の被測定デバイス８〜１１に対して、
共通に電力を供給する電源部５を備えるＩＣテスト・シ
ステムにおいて、前記複数の被測定デバイス８〜１１に
対して、印加する信号のタイミングを複数種類のタイミ
ングで印加する信号分配手段を備えることを特徴とす
る。
【０００９】この発明のＩＣテスト・システムによれ
ば、複数の被測定デバイス８〜１１に対して、共通に電
源を電源部５から供給し、複数の被測定デバイス８〜１
１に対して、印加する信号を信号分配手段に入力し、信
号分配手段において、それぞれ一方の系統で信号をその
まま被測定デバイス８〜１１に分配し、他方の系統で信
号を遅延させて被測定デバイス８〜１１に分配する。
ば、複数の被測定デバイス８〜１１に対して、共通に電
源を電源部５から供給し、複数の被測定デバイス８〜１
１に対して、印加する信号を信号分配手段に入力し、信
号分配手段において、それぞれ一方の系統で信号をその
まま被測定デバイス８〜１１に分配し、他方の系統で信
号を遅延させて被測定デバイス８〜１１に分配する。
【００１０】次に、この発明のＩＣテスト・システムの
実施の形態について図面に基づき説明する。図１は、こ
の発明のＩＣテスタ・システムの一実施の形態の構成を
示すブロック図である。この図１において、被測定デバ
イス８〜１１には、共通の電源部５から電源の供給を行
うようになっている。
実施の形態について図面に基づき説明する。図１は、こ
の発明のＩＣテスタ・システムの一実施の形態の構成を
示すブロック図である。この図１において、被測定デバ
イス８〜１１には、共通の電源部５から電源の供給を行
うようになっている。
【００１１】また、被測定デバイス８〜１１がメモリ・
デバイスとした場合には、クロック発生部１から発生さ
れたクロック信号が信号分配手段としてのクロック・デ
ィストリビュータ部３に入力されるようになっており、
クロック・ディストリビュータ部３において、一方の系
統は直接クロック信号をバッファ３ａを通して被測定デ
バイス８，９に印加するようになっている。
デバイスとした場合には、クロック発生部１から発生さ
れたクロック信号が信号分配手段としてのクロック・デ
ィストリビュータ部３に入力されるようになっており、
クロック・ディストリビュータ部３において、一方の系
統は直接クロック信号をバッファ３ａを通して被測定デ
バイス８，９に印加するようになっている。
【００１２】クロック・ディストリビュータ部３におい
て、他方の系統はディレイ回路６およびバッファ３ｂを
介して被測定デバイス１０，１１に印加するようになっ
ている。
て、他方の系統はディレイ回路６およびバッファ３ｂを
介して被測定デバイス１０，１１に印加するようになっ
ている。
【００１３】同様にして、パターン発生部２から出力さ
れる出力信号として、メモリ・デバイスに必要なアドレ
ス信号および書き込みデータを信号分配手段としてのパ
ターン・ディストリビュータ部４に入力されるようにな
っている。
れる出力信号として、メモリ・デバイスに必要なアドレ
ス信号および書き込みデータを信号分配手段としてのパ
ターン・ディストリビュータ部４に入力されるようにな
っている。
【００１４】このパターン・ディストリビュータ部４に
おいて、一方の系統では、アドレス信号および書き込み
データはバッファ４ａを介して被測定デバイス８，９に
印加するようになっており、他方の系統では、ディレイ
回路７とバッファ４ｂを介して被測定デバイス１０，１
１に印加するようになっている。
おいて、一方の系統では、アドレス信号および書き込み
データはバッファ４ａを介して被測定デバイス８，９に
印加するようになっており、他方の系統では、ディレイ
回路７とバッファ４ｂを介して被測定デバイス１０，１
１に印加するようになっている。
【００１５】次に、以上のように構成されたこの実施の
形態の動作について図２のタイムチャートを参照して説
明する。図２（ａ）はクロック発生部１から発生され、
クロック・ディストリビュータ部３のバッファ３ａを経
て被測定デバイス８，９に遅延されることなく印加され
るクロック信号を示す。
形態の動作について図２のタイムチャートを参照して説
明する。図２（ａ）はクロック発生部１から発生され、
クロック・ディストリビュータ部３のバッファ３ａを経
て被測定デバイス８，９に遅延されることなく印加され
るクロック信号を示す。
【００１６】また、クロック発生部１から発生されるク
ロック信号はクロック・ディストリビュータ部３のディ
レイ回路６とバッファ３ｂを経て図２（ｃ）に示すよう
なクロック信号となって被測定デバイス１０，１１に印
加される。
ロック信号はクロック・ディストリビュータ部３のディ
レイ回路６とバッファ３ｂを経て図２（ｃ）に示すよう
なクロック信号となって被測定デバイス１０，１１に印
加される。
【００１７】この被測定デバイス１０，１１にクロック
信号を印加するに際し、クロック・ディストリビュータ
部３に備えられているディレイ回路６はクロック発生部
１から発生される図２（ａ）に示すクロック信号の最も
短い周期の時間Ｔs(MIN)より短く、被測定デバイス８，
９にクロック信号を印加したときに生じる図２（ｂ）に
示す電流変動の時間Ｔx よりも長い時間Ｔy ｛図２
（Ｃ）参照｝を調整する。
信号を印加するに際し、クロック・ディストリビュータ
部３に備えられているディレイ回路６はクロック発生部
１から発生される図２（ａ）に示すクロック信号の最も
短い周期の時間Ｔs(MIN)より短く、被測定デバイス８，
９にクロック信号を印加したときに生じる図２（ｂ）に
示す電流変動の時間Ｔx よりも長い時間Ｔy ｛図２
（Ｃ）参照｝を調整する。
【００１８】このようにディレイ回路６で遅延時間が調
整されたクロック信号を、バッファ３ｂを経て被測定デ
バイス１０，１１に印加する。ディレイ回路６とバッフ
ァ３ｂを通過するクロック信号を被測定デバイス１０，
１１に印加することにより、この被測定デバイス１０，
１１の電流は図２（ｄ）に示すように変化する。
整されたクロック信号を、バッファ３ｂを経て被測定デ
バイス１０，１１に印加する。ディレイ回路６とバッフ
ァ３ｂを通過するクロック信号を被測定デバイス１０，
１１に印加することにより、この被測定デバイス１０，
１１の電流は図２（ｄ）に示すように変化する。
【００１９】一方、パターン発生部２で発生されたアド
レス信号および書き込みデータは、上記クロック発生部
１で発生されたクロック信号と同様の要領で、パターン
・ディストリビュータ部４の一方の系統のバッファ４ａ
を通して被測定デバイス８，９に遅延されることなく印
加される。
レス信号および書き込みデータは、上記クロック発生部
１で発生されたクロック信号と同様の要領で、パターン
・ディストリビュータ部４の一方の系統のバッファ４ａ
を通して被測定デバイス８，９に遅延されることなく印
加される。
【００２０】つまり、被測定デバイス８，９にはクロッ
ク信号、アドレス信号および書き込みデータが遅延され
ることなく、印加される。
ク信号、アドレス信号および書き込みデータが遅延され
ることなく、印加される。
【００２１】さらに、パターン発生部２で発生されたア
ドレス信号および書き込みデータは、パターン・ディス
トリビュータ部４の他方の系統において、ディレイ回路
７とバッファ４ｂを通り、被測定デバイス１０，１１に
印加される。
ドレス信号および書き込みデータは、パターン・ディス
トリビュータ部４の他方の系統において、ディレイ回路
７とバッファ４ｂを通り、被測定デバイス１０，１１に
印加される。
【００２２】すなわち、この被測定デバイス１０，１１
はクロック信号も、アドレス信号および書き込みデータ
のいずれもが、それぞれディレイ回路６，７を通過して
遅延されて印加される。
はクロック信号も、アドレス信号および書き込みデータ
のいずれもが、それぞれディレイ回路６，７を通過して
遅延されて印加される。
【００２３】このアドレス信号および書き込みデータが
ディレイ回路７とバッファ４ｂとによる系統を通過して
被測定デバイス１０，１１に印加される場合も、クロッ
ク・ディストリビュータ部３のディレイ回路６とバッフ
ァ３ｂの系統を経由して印加される場合と全く同様の要
領で、ディレイ回路７において、アドレス信号および書
き込みデータの最も短い周期の時間Ｔs(MIN)｛このアド
レス信号および書き込みデータに関する時間Ｔs(MIN ）
は図示しない｝より短く、被測定デバイス１０，１１に
アドレス信号および書き込みデータを印加したときに生
じる図２（ｂ）に示すのと同様の電流変動の時間Ｔx
｛このアドレス信号および書き込みデータに関する時間
Ｔx は図示しない｝よりも長い時間Ｔy ｛図２ではアド
レス信号および書き込みデータに関する時間は図示され
ていないが、前記図２（Ｃ）で示したのと同様の時間｝
を調整する。
ディレイ回路７とバッファ４ｂとによる系統を通過して
被測定デバイス１０，１１に印加される場合も、クロッ
ク・ディストリビュータ部３のディレイ回路６とバッフ
ァ３ｂの系統を経由して印加される場合と全く同様の要
領で、ディレイ回路７において、アドレス信号および書
き込みデータの最も短い周期の時間Ｔs(MIN)｛このアド
レス信号および書き込みデータに関する時間Ｔs(MIN ）
は図示しない｝より短く、被測定デバイス１０，１１に
アドレス信号および書き込みデータを印加したときに生
じる図２（ｂ）に示すのと同様の電流変動の時間Ｔx
｛このアドレス信号および書き込みデータに関する時間
Ｔx は図示しない｝よりも長い時間Ｔy ｛図２ではアド
レス信号および書き込みデータに関する時間は図示され
ていないが、前記図２（Ｃ）で示したのと同様の時間｝
を調整する。
【００２４】このように、ディレイ回路７で遅延時間が
調整されたアドレス信号および書き込みデータをバッフ
ァ４ｂを経て被測定デバイス１０，１１に印加する。こ
のディレイ回路７とバッファ４ｂを通過するアドレス信
号および書き込みデータを被測定デバイス１０，１１に
印加することにより、この被測定デバイス１０，１１の
電流は図２（ｄ）に示すのと同様に変化する。
調整されたアドレス信号および書き込みデータをバッフ
ァ４ｂを経て被測定デバイス１０，１１に印加する。こ
のディレイ回路７とバッファ４ｂを通過するアドレス信
号および書き込みデータを被測定デバイス１０，１１に
印加することにより、この被測定デバイス１０，１１の
電流は図２（ｄ）に示すのと同様に変化する。
【００２５】上記のように構成された図１の実施の形態
のＩＣテスト・システムは、被測定デバイス８，９に対
してＴy 時間遅れて被測定デバイス１０，１１にクロッ
ク信号、アドレス信号および書き込みデータのいずれも
が印加されるようになる。このためクロック信号、アド
レス信号および書き込みデータによって生じる電流の変
化はＴｓ時間のなかで平均化される。
のＩＣテスト・システムは、被測定デバイス８，９に対
してＴy 時間遅れて被測定デバイス１０，１１にクロッ
ク信号、アドレス信号および書き込みデータのいずれも
が印加されるようになる。このためクロック信号、アド
レス信号および書き込みデータによって生じる電流の変
化はＴｓ時間のなかで平均化される。
【００２６】以上から明らかなように、この実施の形態
では、複数の被測定デバイスに対して、クロック信号、
アドレス信号、書き込みデータ等の信号を複数のタイミ
ングで印加可能にしているので、被測定デバイス８〜１
１の個数をｍ、印加信号をｎ種で分配した場合、電源部
５に対して印加信号により変化する被測定デバイスの電
流変化の影響をｍ／ｎに低減することが可能である。
では、複数の被測定デバイスに対して、クロック信号、
アドレス信号、書き込みデータ等の信号を複数のタイミ
ングで印加可能にしているので、被測定デバイス８〜１
１の個数をｍ、印加信号をｎ種で分配した場合、電源部
５に対して印加信号により変化する被測定デバイスの電
流変化の影響をｍ／ｎに低減することが可能である。
【００２７】また、被測定デバイスが印加されるクロッ
ク信号の変化により最大の電力を消費する被測定デバイ
スであると、特定されている場合には、電源部５の電力
容量自体を小さくすることも可能である。
ク信号の変化により最大の電力を消費する被測定デバイ
スであると、特定されている場合には、電源部５の電力
容量自体を小さくすることも可能である。
【００２８】
【発明の効果】以上のように、この発明のＩＣテスタ・
システムによれば、信号分配手段により印加する信号の
タイミングを複数のタイミングで複数の被測定デバイス
に対して、印加するようにしたので、電源部に対して印
加信号により変化する被測定デバイスの電流の変化の影
響と電源部に対する影響を低減することが可能である。
システムによれば、信号分配手段により印加する信号の
タイミングを複数のタイミングで複数の被測定デバイス
に対して、印加するようにしたので、電源部に対して印
加信号により変化する被測定デバイスの電流の変化の影
響と電源部に対する影響を低減することが可能である。
【００２９】また、被測定デバイスが印加された信号の
変化により最大の電力を消費する被測定デバイスである
と、特定されていている場合、電源部の電力容量自体を
小さくすることも可能である。
変化により最大の電力を消費する被測定デバイスである
と、特定されていている場合、電源部の電力容量自体を
小さくすることも可能である。
【図１】この発明のＩＣテスト・システムの一実施の形
態の構成を示すブロック図である。
態の構成を示すブロック図である。
【図２】図１のＩＣテスト・システムの実施の形態の動
作を説明するためのタイムチャートである。
作を説明するためのタイムチャートである。
【図３】従来のＩＣテスタ・システムの構成を示すブロ
ック図である。
ック図である。
１ クロック発生部 ２ パターン発生部 ３ クロック・ディストリビュータ部 ４ パターン・ディストリビュータ部 ５ 電源部 ６，７ ディレイ回路 ８〜１１ 被測定デバイス
Claims (3)
- 【請求項１】 複数の被測定デバイス(8) 〜(11)に対し
て、共通に電力を供給する電源部(5) を備えるＩＣテス
ト・システムにおいて、 前記複数の被測定デバイス(8) 〜(11)に対して、印加す
る信号のタイミングを複数種類のタイミングで印加する
信号分配手段を備えることを特徴とするＩＣテスト・シ
ステム。 - 【請求項２】 請求項１記載のＩＣテスト・システムに
おいて、 前記信号分配手段は、クロック信号および所定のパター
ン信号をそれぞれ２種類のタイミングで前記複数の被測
定デバイス(8) 〜(11)に印加することを特徴とするＩＣ
テスト・システム。 - 【請求項３】 請求項１記載のＩＣテスト・システムに
おいて、 前記信号分配手段は２種類のタイミングを得るために一
方の系統にディレイ回路部を有することを特徴とするＩ
Ｃテスト・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297429A JPH10123219A (ja) | 1996-10-18 | 1996-10-18 | Ｉｃテスト・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297429A JPH10123219A (ja) | 1996-10-18 | 1996-10-18 | Ｉｃテスト・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10123219A true JPH10123219A (ja) | 1998-05-15 |
Family
ID=17846407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8297429A Pending JPH10123219A (ja) | 1996-10-18 | 1996-10-18 | Ｉｃテスト・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10123219A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020106388A (ja) * | 2018-12-27 | 2020-07-09 | 東京エレクトロン株式会社 | 検査装置および検査方法 |
| WO2020203064A1 (ja) | 2019-03-29 | 2020-10-08 | 住友化学株式会社 | 圧延成形用積層体、圧延成形体及び圧延成形体の製造方法 |
-
1996
- 1996-10-18 JP JP8297429A patent/JPH10123219A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020106388A (ja) * | 2018-12-27 | 2020-07-09 | 東京エレクトロン株式会社 | 検査装置および検査方法 |
| WO2020203064A1 (ja) | 2019-03-29 | 2020-10-08 | 住友化学株式会社 | 圧延成形用積層体、圧延成形体及び圧延成形体の製造方法 |
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