CN113128148A - 基于延时链的触发信号同步系统、方法及半导体测试设备 - Google Patents

基于延时链的触发信号同步系统、方法及半导体测试设备 Download PDF

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Abstract

本发明公开了一种ATE半导体测试设备中的基于延时链的触发信号同步系统、方法及半导体测试设备，属于微电子行业集成电路测试领域。通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有业务板的互联同步触发信号布线在可编程逻辑器件上进行实现，解决了背板布线庞杂的问题。通过设置输入信号延时单元和输出信号延时单元对触发信号的发送接收进行延时处理，解决了各业务板触发信号发送至其他各业务板的精准同步性问题，同时更易于触发信号同步校准处理。

Description

基于延时链的触发信号同步系统、方法及半导体测试设备
技术领域
本发明涉及微电子行业集成电路测试领域，尤其涉及一种ATE半导体测试设备中基于延时链的触发信号同步系统、方法及半导体测试设备。
背景技术
背板是一种PCB(印刷电路板)。具体来说，背板是一种承载子板或线卡的主板，可实现自定义功能。背板的主要功能是“携带”电路板并将电源、信号等功能分配给每个子板，以便获得适当的电气连接和信号传输。业务板与背板一起工作，业务板与背板之间进行通信连接，背板能够引导整个系统在逻辑上顺利运行。
目前背板布线设计因导线数量繁冗，存在布线难度大的问题。以16块业务板为例，16块业务板插接于背板上。为实现16块业务板两两互联，需要16*16*2(双向)*2(差分信号)＝1024根线。背板发出触发信号，然后同步触发业务板，此时，若要实现业务板同步触发，背板上的布线需要等长。但是，因走线布设在背板上，若需要等长，在背板面积有限的情况下，需要进行复杂的走线设计，导致技术人员实现布线等长的难度很大。尤其是当需要同步触发的业务板数量增加时，背板只能扩大面积，使得成本增加且布线等长难度大幅增加。
此外，在芯片测试领域，需要极高的测试精度，业务板之间的同步触发误差需要限制在微秒级。传统的背板布线设计难以满足测试领域中高精度同步触发的需求。
发明内容
为了克服现有技术的缺陷，本发明所要解决的技术问题在于提出一种ATE半导体测试设备中基于延时链的触发信号同步系统、方法及半导体测试设备，通过在背板上设置可编程逻辑器件，将与背板通信连接的所有布线在可编程逻辑器件上进行实现，无须在PCB板上开设线路，解决了布线庞杂的问题。通过可编程逻辑器件对业务板传输的触发信号进行处理，解决了触发信号同步至多个业务板的问题。通过背板中可编程逻辑器件和半导体测试板的配合，实现了触发信号同步至业务板。
为达此目的，本发明采用以下技术方案：
一种基于延时链的触发信号同步系统，包括背板和若干个业务板；
所述背板上设置有可编程逻辑器件，所述可编程逻辑器件与所述业务板通信连接，用于与所述业务板进行触发信号的接收、处理、分发；
所述可编程逻辑器件内部设置有若干个电路模块组，每个所述电路模块组用于与每个所述业务板一一对应并进行通信连接；
每个所述电路模块组包括输入信号延时单元、输出信号延时单元、触发选择电路模块和逻辑或电路模块，其中：
触发选择电路模块，与对应所述业务板信号连接，用于接收所述业务板发出的触发信号，并将所述触发信号扇出至相应选择的所述逻辑或电路模块；
逻辑或电路模块，与所述业务板信号连接，用于接收所有的所述触发信号，并对其进行逻辑或处理，将处理后的触发信号发送至相应的所述业务板；
输入信号延时单元，与所述触发选择电路模块连接，用于调整所述触发选择电路模块接收所述触发信号的时间，实现多个所述触发选择电路模块同时接收到所述触发信号；
输出信号延时单元，与所述逻辑或电路连接，用于调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号；
每一所述触发选择电路模块与任一个所述逻辑或电路模块通信连接。
在一个具体实施例中，所述输入信号延时单元包括输入延时子单元(IDELAY)和输入延时进位链，所述输入延时子单元(IDELAY)的输出端连接所述输入延时进位链的输入端；
所述输入延时子单元(IDELAY)的延时可调精度高于所述输入延时进位链的延时可调精度；
所述输出信号延时单元包括输出延时子单元(ODELAY)和输出延时进位链，所述输出延时进位链的输出端连接所述输出延时子单元(ODELAY)的输入端；
所述输出延时子单元(ODELAY)的延时可调精度高于所述输出延时进位链的延时可调精度。
在一个具体实施例中，所述输入延时进位链包括延时选择器和多个串联的延时单元，多个所述延时单元的输出抽头分别连接到所述延时选择器，所述延时选择器用于根据预设进位链延时配置选择合适数量的所述延时单元；
所述输出延时进位链与所述输入延时进位链结构相同。
在一个具体实施例中，所述触发选择电路模块包括输入同步触发器、多个逻辑与电路和多个扇出触发器；
每个所述逻辑与电路的输入端分别连接所述输入同步触发器和预设扇出选择信号源，每个所述逻辑与电路的输出端连接一个所述扇出触发器；
所述输入信号延时单元连接所述输入同步触发器；
所述逻辑或电路模块包括逻辑或电路和输出同步触发器，所述输出同步触发器的输入端连接所述逻辑或电路的输出端，所述输出同步触发器的输出端连接所述输出信号延时单元。
在一个具体实施例中，所述通信连接包括：
差分传输连接线路，用于在所述业务板和所述电路模块组之间通过差分传输所述触发信号；
通讯协议连接线路，用于传输与所述业务板相对应的所述触发选择电路模块的配置信号，包括UART协议连接线路或IIC协议连接线路或SPI协议连接线路；
其中，所述差分传输连接线路包括：
发送信号连接线路，用于将所述业务板发送的触发信号传输至所述触发选择电路模块进行扇出；
接收信号连接线路，用于将所述逻辑或电路模块处理后的触发信号发送至所述业务板。
在一个具体实施例中，所述业务板为半导体测试板、圆晶测试板或封装测试板；
所述可编程逻辑器件为CPLD或FPGA。
一种基于延时链的触发信号同步方法，适用于包含背板和若干个业务板的系统，所述背板上设置有可编程逻辑器件，所述可编程逻辑器件内部设置有若干个电路模块组，所述电路模块组与所述业务板一一对应并进行触发信号的传输；
该方法包括：
通过可编程逻辑器件建立所述背板与各所述业务板之间的通信连接；
通过输入信号延时单元调整多个所述电路模块组接收所述触发信号的时间，实现多个所述电路模块组同时接收到所述触发信号并满足输入触发信号锁存器的建立和保持时间；
通过触发选择电路模块接收所述业务板发出的触发信号，并将所述触发信号扇出至相应选择的所述逻辑或电路模块；
通过逻辑或电路模块接收所有的所述触发信号，并进行逻辑或处理，将处理后的触发信号发送至相应的所述业务板；
通过输出信号延时单元调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号并满足各所述业务板上触发信号锁存器的建立和保持时间。
在一个具体实施例中，所述输入信号延时单元包括输入延时子单元(IDELAY)和输入延时进位链，所述输出信号延时单元包括输出延时子单元(ODELAY)和输出延时进位链；
“通过输入信号延时单元调整多个所述电路模块组接收所述触发信号的时间，实现多个所述电路模块组同时接收到所述触发信号”具体包括：
输入延时子单元(IDELAY)根据预设参考时钟和预设延时配置对所述触发信号进行第一次延时处理；
输入延时进位链根据预设进位链延时配置对所述触发信号进行第二次延时处理；
两次延时处理后，实现多个电路模块组同时接收到所述触发信号；
“通过输出信号延时单元调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号”具体包括：
输出延时进位链根据预设进位链延时配置对所述触发信号进行第一次延时处理；
输出延时子单元(ODELAY)根据预设参考时钟和预设延时配置对所述触发信号进行第二次延时处理；
两次延时处理后，实现多个所述业务板同时接收到所述触发信号。
在一个具体实施例中，还包括：通过校准板获取多个所述电路模块组接收触发信号的第一时间差，以及各所述业务板接收触发信号的第二时间差；
各所述输入延时单元根据所述第一时间差分别调整各自延时时间，使得所述各输入同步触发器接收到所述各触发信号的时间相同，且满足各输入触发器的建立和保持时间，实现多个所述电路模块组同时接收到所述触发信号；
所述输出延时单元根据所述第二时间差调整所述逻辑或电路模块发送所述触发信号的时间，实现多个所述业务板同时接收到所述触发信号并满足各所述业务板上触发信号锁存器的建立和保持时间。
一种半导体测试设备，基于上述所述基于延时链的触发信号同步方法，包括：
测试背板，所述测试背板上设置有可编程逻辑器件；
若干台半导体测试板，所述半导体测试板与所述可编程逻辑器件通信连接；
所述可编程逻辑器件用于与所述半导体测试板进行触发信号的接收、处理、分发。
本发明的有益效果为：
本发明提供的一种ATE半导体测试设备中基于延时链的触发信号同步系统，通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有布线在可编程逻辑器件上进行实现，等效替代了传统背板上的布线，解决了背板布线庞杂的问题，等长精度高的同时更易于同步触发信号。通过设置信号延迟单元，基于信号差进行相应的信号延迟，确保各业务板能够同时发送、接收触发信号，且信号同步精度可控制在皮秒(ps)级别，完全满足测试需要。
本发明公开了一种ATE半导体测试设备中基于延时链的触发信号同步方法，通过可编程逻辑器件对业务板传输的触发信号进行处理，解决了触发信号同步至业务板的问题。
本发明提供的一种半导体测试设备，通过测试背板和半导体测试板的配合，测试背板具有可编程逻辑器件，可以在可编程逻辑器件中进行等长的布局布线，在和半导体测试板进行通信连接，解决了背板布线庞杂的问题，大幅度的减少了背板上的布线，避免了传统在背板上因为布线太多而易出差错导致整个背板不能使用的现象，同时优化触发信号同步测试，只需在可编程逻辑器件的输出端即可测得信号是否同步，避免了传统在背板布线上，需要检测每个线路的触发信号同步产生的繁琐检测，大大减少了检测的时间，更有效率。
附图说明
图1是本发明具体实施方式中提供的基于延时链的触发信号同步系统的结构示意图；
图2是图1中基于延时链的触发信号同步系统的具体结构示意图；
图3为实施例中芯片测试设备测试背板与半导体测试板连接示意图；
图4为传统背板与业务板布线连接示意图；
图5为触发选择电路模块结构图；
图6为逻辑或电路模块结构图；
图7为输入信号延时单元的电路结构图；
图8为输出信号延时单元的电路结构图；
图9为基于延时链的触发信号同步方法流程图。
图中：
1、背板；2、业务板；3、可编程逻辑器件；4、电路模块组；5、触发选择电路模块；6、逻辑或电路模块；41、输入信号延时单元；42、输出信号延时单元；7、差分传输连接线路；71、接收信号连接线路、72、发送信号连接线路；8、通讯协议连接线路；9、测试背板；10、半导体测试板。
具体实施方式
下面结合说明书附图1-9并通过具体实施例来进一步说明本发明的技术方案。
实施例1
如说明书附图1所示，本实施例提供了的一种ATE半导体测试设备中基于延时链的触发信号同步系统，包括：
背板1和若干个业务板2；业务板2用于实现预设功能。
背板1上设置有可编程逻辑器件3，可编程逻辑器件3与业务板2通信连接，用于与业务板2进行触发信号的接收、处理、分发，业务板2将触发信号传递给可编程逻辑器件3，可编程逻辑器件3对业务板2传输的触发信号进行接收、处理、分发。
在可编程逻辑器件3中，可通过编程实现信号的走向和传输。具体的，可通过EDA工具进行等长的布局布线，获得网表电路，再将网表电路通过下载工具映射到可编程逻辑器件3上，实现预定目标的电路，等效了传统背板1上的布线，且比传统在背板1上的布线更加便捷。因为可编程逻辑器件3内部布线与传统在背板上开设实体线路不同，因此不受传统背板1面积大小的影响，可编程逻辑器件3更易于等长的布线，使得触发信号能实现同步发送至各个业务板2，使得各个业务板2同时进行工作。
结合图1和图2，所述可编程逻辑器件3编设有若干个电路模块组4，电路模块组4与业务板2一一对应并进行通信连接。每个电路模块组4对应一个业务板2，使得每个业务板2能将触发信号传输给可编程逻辑器件3。
具体的，每个电路模块组4包括触发选择电路模块5、逻辑或电路模块6、输入信号延时单元41和输出信号延时单元42。
触发选择电路模块5，与对应业务板2信号连接，用于接收业务板2发出的触发信号，并将触发信号扇出至相应选择的逻辑或电路模块6；具体的扇出选择电路结构图如说明书附图5示，触发选择电路模块包括输入同步触发器、多个逻辑与电路和多个扇出触发器。本实施例选用的扇出选择电路包括输入同步触发器以及多个扇出触发器。具体地，输入同步触发器的D引脚连接输入信号延时单元41，CLK引脚连接同步时钟，Q引脚的输出信号以及扇出选择信号对应与门电路的输入，与门电路的输出连接扇出触发器。
每个逻辑与电路的输入端分别连接输入同步触发器和预设扇出选择信号源，每个所述逻辑与电路的输出端连接一个扇出触发器；
逻辑或电路模块6，与业务板2信号连接，用于接收所有的触发信号，并进行逻辑或处理，再发送至相应的业务板2；具体的逻辑或电路结构图如说明书附图6所示。逻辑或电路连接输出触发器的D引脚，输出触发器的CLK引脚连接同步时钟，Q引脚连接输出驱动器。并且，每一触发选择电路模块5与任一个逻辑或电路模块6通信连接。逻辑或电路模块6包括逻辑或电路和输出同步触发器，输出同步触发器的输入端连接逻辑或电路的输出端，输出同步触发器的输出端连接输出信号延时单元。
输入信号延时单元41，与触发选择电路模块5连接，输入信号延时单元41连接输入同步触发器，用于调整触发选择电路模块5接收触发信号的时间。如说明书附图5所示，输入信号延时单元41连接触发选择电路模块5，具体为输入同步触发器的D端口。在本申请中，通过差分信号的形式传输触发信号，触发信号经过差分输入缓冲器进行缓冲后进入输入信号延时单元41。输入信号延时单元41调整触发选择电路模块5接收触发信号的时间，实现多个触发选择电路模块5同时接受到触发信号，进而实现在多个电路模块组同时接收到业务板的触发信号，且满足输入触发信号锁存器的建立和保持时间，避免因业务板之间距离背板的距离不同而导致触发信号接收不同步的问题。
输出信号延时单元42，与所述逻辑或电路连接，用于调整逻辑或电路模块6发送经过逻辑或处理后的触发信号的时间。如说明书附图6所示，输出信号延时单元42的输入端与输出同步触发器的Q引脚连接，输出同步触发器的D引脚连接逻辑或电路。输出信号延时单元42调整逻辑或电路模块6发送触发信号的时间，实现多个业务板同时接收到触发信号，且满足各所述业务板上触发信号锁存器的建立和保持时间，避免因业务板之间距离背板的距离不同而导致多个业务板对触发信号接收不同步的问题。
在本实施例中，输入信号延时单元41包括输入延时子单元(IDELAY)和输入延时进位链，输入延时子单元(IDELAY)和输入延时进位链都具备延时功能，如说明书附图7所示，输入延时子单元(IDELAY)的输出端连接输入延时进位链的输入端。输出信号延时单元42包括输出延时子单元(ODELAY)和输出延时进位链，输出延时子单元(ODELAY)和输出延时进位链都具备延时功能，如说明书附图8所示，输出延时子单元(ODELAY)的输入端连接输出延时进位链的输出端。
输入延时子单元(IDELAY)为IDELAY，其中，DIN引脚接收触发信号，CLK引脚连接参考时钟，CFG引脚连接延时配置。延时配置可预先设置，根据各电路模块组接收触发信号的时间差，以接受触发信号时间最慢的电路模块组为基准，根据其它电路模块组与该电路模块组的时间差，设置相应的延时配置，实现多个电路模块组同时接收到触发信号。输入延时子单元(IDELAY)的延时可调精度高于输入延时进位链的延时可调精度。
输出延时子单元(ODELAY)为ODELAY，其中，DIN引脚连接延时选择器，CLK引脚连接参考时钟，CFG引脚连接延时配置。延时配置可预先设置，根据各业务板接收触发信号的时间差，以接受触发信号时间最慢的业务板为基准，根据其它业务板与该业务板的时间差，设置相应的延时配置，实现多个业务板同时接受到触发信号。输出延时子单元(ODELAY)的延时可调精度高于输出延时进位链的延时可调精度。
输入延时进位链包括多个延时单元和延时选择器，多个延时单元之间串联，多个延时单元的输出抽头分别连接到延时选择器。延时选择器根据预设进位链延时配置，选择合适数量的延时单元构成合适长度的延时进位链。输出延时进位链的结构与输入延时进位链相同，具体结构如说明书附图7和8所示。
IDELAY和ODELAY作为小颗粒延时工具，延时可调精度可控制在几皮秒。延时进位链大颗粒延时工具，延时可调精度略低于IDELAY和ODELAY，延时可调精度为数十皮秒。通过小颗粒延时工具加大颗粒延时工具，可将业务板之间的信号同步精度控制在皮秒级，满足测试精度的要求。
图4提供的是传统背板与业务板布线连接示意图，结合图4和图2进行对比。图4中所展示的传统布线连接方式，各业务板是分别与背板进行布线连接，并且每个业务板都必须与背板1连接不少于业务板2数量的差分线路和传输线路，并且各线路必须等长，才能实现触发信号的选择性扇出及触发同步；而图2所展示的本发明的同步系统，每一业务板2仅需要通过一组差分线路及一根触发信号传输线路，触发信号的同步是通过背板1中的可编程逻辑器件3实现。大幅度的减少了背板1上的布线，避免了在背板1上因为布线太多而易出差错导致整个背板1不能使用的现象，同时触发信号同步测试变得更加优化，只需在可编程逻辑器件3的输出端即可测得信号是否同步，避免了传统在背板1布线上，需要检测每个线路的触发信号同步产生的繁琐检测，大大减少了检测的时间，更有效率。
具体的，通过这样的设置，业务板2发出的触发信号，需先经过触发选择电路模块5，触发选择电路模块5对触发信号进行识别，可将识别过的触发信号对应扇出至其所预设对应的一个或多个逻辑或电路模块6；该逻辑或电路模块6对触发选择电路模块5识别过的触发信号进行筛选及分发后，传输给所属的业务板2，业务板2根据触发信号的指令进行工作，也实现了所有业务板2之间的两两互联。例如，结合图1，1号业务板(即图1中的“业务板1”)发出触发信号通过可编程逻辑器件3传输给所有2号业务板至n号业务板进行触发工作，或传输至2号业务板至n号业务板中的任一块业务板进行触发工作。
优选地，可编程逻辑器件3具体为CPLD或FPGA。
CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件，基于SRAM(静态随机存储器)的可重配置可编程逻辑器件的出现，为系统设计者动态改变运行电路中可编程逻辑器件的逻辑功能创造了条件，可编程逻辑器件使用SRAM单元来保存配置数据，这些配置数据决定了可编程逻辑器件内部的互连关系和逻辑功能，改变这些数据，也就改变了器件的逻辑功能，由于SRAM的数据是易失的，因此这些数据必须保存在可编程逻辑器件以外的EPROM、EEPROM或FLASH ROM等非易失存储器内，以便使系统在适当的时候将其下载到可编程逻辑器件的SRAM单元中，从而实现在电路可重配置ICR(In-Circuit Reconfigurability)。
而FPGA器件属于专用集成电路中的一种半定制电路，是可编程的逻辑列阵，能够有效的解决原有的器件门电路数较少的问题。FPGA的基本结构包括可编程输入输出单元，可配置逻辑块，数字时钟管理模块，嵌入式块RAM，布线资源，内嵌专用硬核，底层内嵌功能单元。由于FPGA具有布线资源丰富，可重复编程和集成度高，投资较低的特点，在数字电路设计领域得到了广泛的应用，FPGA的设计流程包括算法设计、代码仿真以及设计、板机调试，设计者以及实际需求建立算法架构，利用EDA建立设计方案或HD编写设计代码，通过代码仿真保证设计方案符合实际要求，最后进行板级调试，利用配置电路将相关文件下载至FPGA芯片中，验证实际运行效果，FPGA采用了逻辑单元阵列LCA(Logic Cell Array)这样一个概念，内部包括可配置逻辑模块CLB(Configurable LogicBlock)、输入输出模块IOB(Input Output Block)和内部连线(Interconnect)三个部分，现场可编程门阵列(FPGA)是可编程器件，与传统逻辑电路和门阵列(如PAL，GAL及CPLD器件)相比，FPGA具有不同的结构，FPGA利用小型查找表(16×1RAM)来实现组合逻辑，每个查找表连接到一个D触发器的输入端，触发器再来驱动其他逻辑电路或驱动I/O，由此构成了既可实现组合逻辑功能又可实现时序逻辑功能的基本逻辑单元模块，这些模块间利用金属连线互相连接或连接到I/O模块，FPGA的逻辑是通过向内部静态存储单元加载编程数据来实现的，存储在存储器单元中的值决定了逻辑单元的逻辑功能以及各模块之间或模块与I/O间的联接方式，并最终决定了FPGA所能实现的功能，FPGA允许无限次的编程，CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件3，断电不丢失，可以实现可编程逻辑器件3内部电路模块组、元件之间的布线等长，FPGA亦可实现其内部电路模块组、元件之间的布线等长，但FPGA单价比CPLD高，故，本发明优选CPLD作为可编程逻辑器件3。
优选地，通信连接包括：
差分传输连接线路7，用于传输差分触发同步信号；
通讯协议连接线路8，用于传输与业务板2相对应的触发选择电路模块5的配置信号。
具体的，差分传输连接线路7包括：
发送信号连接线路72，用于将业务板2发送的信号传输至触发选择电路模块5进行扇出；
接收信号连接线路71，用于将逻辑或电路模块6产生的触发信号发送至业务板2。
优选地，通讯协议连接线路8为UART协议连接线路、IIC协议连接线路、SPI协议连接线路中任一种通信协议连接线路。
其中，UART为通用异步收发传输器(Universal Asynchronous Receiver/Transmitter)，可将要传输的资料在串行通信与并行通信之间加以转换，作为把并行输入信号转成串行输出信号的芯片，UART通常被集成于其他通讯接口的连结上，用于异步通信，该总线双向通信，可以实现全双工传输和接收，在嵌入式设计中，UART用于主机与辅助设备通信，如可编程逻辑器件3与业务板2之间的通信；IIC为集成电路总线，是一种串行通信总线，IIC串行总线一般有两根信号线，一根是双向的数据线SDA，另一根是时钟线SCL，所有接到IIC总线设备上的串行数据SDA都接到总线的SDA上，各设备的时钟线SCL接到总线的SCL上，总线的运行(数据传输)由业务板2控制，所谓主机是指启动数据的传送(发出触发信号)、发出时钟信号以及传送结束时发出停止信号的设备，主机，微处理器。被主机寻访的设备称为从机，为了进行通讯，每个接到I，C总线的设备都有一个唯一的地址，以便于主机寻访。主机和从机的数据传送，可以由主机发送数据到从机，也可以由从机发到主机，凡是发送数据到总线的设备称为发送器，从总线上接收数据的设备被称为接受器；SPI是串行外设接口(Serial Peripheral Interface)，是一种高速的，全双工，同步的通信总线，支持全双工通信，通信简单，数据传输速率快。
具体的，业务板2可为半导体测试板、圆晶测试板或封装测试板。根据实际的测试需求，在业务板中设定特定的业务逻辑。
结合图2，具体举例，16块业务板连接于1块背板，实现同步测试。其中，可编辑逻辑器件3采用CPLD，通讯协议连接线路8采用IIC协议连接线路。
如图2所示，每个业务板2都与背板1连接，包括发送信号连接线路TRIG_TX和接收信号连接线路TRIG_RX，以及IIC线路。
在背板中，CPLD经过布线设计，设置有与每一业务板对应数量的电路模块组，且一一连接，即，16块业务板与CPLD中的16个电路模块组一一相对应并通信连接。
而每一电路模块组包括一触发选择电路模块5与一逻辑或电路模块6。其中，每一逻辑或电路模块6与所有触发选择电路模块5都进行连接，实现触发信号可一个或多个或全部的选择性扇出。从而，实现了CPLD内部任一触发选择电路模块5与任一逻辑或电路模块6的两两互联。
例如，第二业务板(即图2中的“业务板2”)发出触发信号至CPLD，具体的，触发信号发送至对应的电路模块组中的触发选择电路模块5。触发选择电路模块5根据预设的指令规则，将触发信号扇出至相应选择的业务板逻辑或电路模块6，根据预设指令规则，可扇出至1个或多个逻辑或电路模块6，如扇出至1号业务板对应的逻辑或电路模块6，或者扇出至所有业务板对应的逻辑或电路模块6。而接收到触发信号的逻辑或电路模块6，会将业务板触发信号进行逻辑或处理后发送至对应的业务板。逻辑或电路模块包括逻辑或电路和输出同步触发器，输出同步触发器的输入端连接逻辑或电路的输出端，输出同步触发器的输出端连接输出信号延时单元。
而通讯协议连接线路IIC线路，可实现背板与所述业务板相对应的触发选择电路模块5的配置信号的传输。
特别地，在本实施例中，还包括采用校准板对业务板和背板进行校准。由于业务板之间距离芯片会存在物理距离上的差别，很难做到在布线上达到各业务板与背板之间的距离完全相同，距离不同会导致信号传输过程中的延迟，触发信号到达存在先后，不利于半导体测试设备的测试需要。通过校准板连接多个业务板，可根据波形信号的变化高精度的获取业务板之间接收触发信号的时间差，也可将校准板连接可编程逻辑器件，检测多个电源模块接收来自业务板的触发信号的时间差。基于时间差通过输入信号延时单元41和输出信号延时单元42进行相应的延时处理。
本实施例提供了一种ATE测试设备中多业务板触发信号同步系统。利用可编程逻辑器件进行背板和业务板之间的通信，极大减少了背板和业务板之间繁琐的布线设计。通过输入信号延时单元41和输出信号延时单元42，实现背板和业务板之间的信号同步触发。
实施例2
本实施例中还提供一种ATE测试设备中多业务板触发信号同步方法，用于同步选择扇出各业务板2之间的触发信号，适用于包括背板和若干个业务板的系统，采用可编程逻辑器件3与各业务板2进行通信连接。背板上设置有可编程逻辑器件，可编程逻辑器件内部设置有若干个电路模块组，每个电路模块组与每个业务板一一对应并进行通信连接。具体步骤如说明书附图9所示，方案为为：
101、通过可编程逻辑器件建立背板与各业务板之间的通信连接；
102、通过输入信号延时单元41调整多个电路模块组接收触发信号的时间，实现多个电路模块组同时接收到触发信号并满足输入触发信号锁存器的建立和保持时间；
103、通过触发选择电路模块5接收业务板发出的触发信号，并将触发信号扇出至相应选择的逻辑或电路模块6；
104、通过逻辑或电路模块6接收所有的触发信号，并进行逻辑或处理，将处理后的触发信号发送至相应的业务板；
105、通过输出信号延时单元42调整逻辑或电路模块6发送触发信号的时间，实现多个业务板同时接收触发信号并满足各业务板上触发信号锁存器的建立和保持时间。
其中，输入信号延时单元41包括输入延时子单元(IDELAY)和输入延时进位链，输出信号延时单元42包括输出延时子单元(ODELAY)和输出延时进位链。102具体包括：
输入延时子单元(IDELAY)根据预设参考时钟和预设延时配置对触发信号进行第一次延时处理；
输入延时进位链根据预设进位链延时配置对触发信号进行第二次延时处理；
两次延时处理后，实现多个电路模块组同时接收到触发信号。
步骤105具体包括：
输出延时进位链根据预设进位链延时配置对触发信号进行第一次延时处理；
输出延时子单元(ODELAY)根据预设参考时钟和预设延时配置对触发信号进行第二次延时处理；
两次延时处理后，实现多个业务板同时接收到触发信号并满足各业务板上触发信号锁存器的建立和保持时间。
特别地，在本实施例中，还包括通过校准板对背板和业务板之间的信号传输时间进行校准。具体包括：
通过校准板获取多个电路模块组接收触发信号的第一时间差，以及各业务板接收触发信号的第二时间差；
输入延时单元根据第一时间差调整触发选择电路模块5接收触发信号的时间，实现多个电路模块组同时接收到触发信号。具体为：各输入延时单元根据第一时间差分别调整各自延时时间，使得各输入同步触发器接收到各触发信号的时间相同，且满足各输入触发器的建立和保持时间，实现多个电路模块组同时接收到触发信号。
输出延时单元根据第二时间差调整逻辑或电路模块6发送触发信号的时间，实现多个业务板同时接收到触发信号并满足各业务板上触发信号锁存器的建立和保持时间。
实施例3
本实施例还提供一种半导体测试设备，基于上述ATE半导体测试设备中基于延时链的触发信号同步方法，如图3所示，包括：
测试背板9，所述测试背板9上设置有一可编程逻辑器件；
若干台半导体测试板10，所述半导体测试板10与所述可编程逻辑器件通信连接；
所述可编程逻辑器件用于与所述半导体测试板10进行触发信号的接收、处理、分发。
本发明提供的ATE半导体测试设备中基于延时链的触发信号同步系统，通过在背板上设置有可编程逻辑器件，将与背板通信连接的所有布线在可编程逻辑器件上进行实现，等效替代了传统背板上的布线，解决了背板布线庞杂的问题，等长精度高的同时更易于同步触发信号。
本发明提供的ATE半导体测试设备中基于延时链的触发信号同步方法，通过可编程逻辑器件对业务板传输的触发信号进行处理，解决了触发信号同步至业务板的问题。
本发明提供的芯片测试设备，通过测试背板和半导体测试板的配合，测试背板具有可编程逻辑器件，可以在可编程逻辑器件中进行等长的布局布线，在和测试板进行通信连接，解决了布线庞杂的问题，大幅度的减少了测试背板上的布线。同时触发信号同步测试变得更加优化，只需在可编程逻辑器件的输出端即可测得信号是否同步，避免了传统在背板布线上，需要检测每个线路的触发信号同步产生的繁琐检测，大大减少了检测的时间，更有效率。针对信号同步问题，利用校准板检测接收触发信号的时间差，通过延时单元基于信号差进行相应的信号延迟，确保各业务板能够同时发送、接收触发信号，且信号同步精度可控制在皮秒级别，完全满足测试需要。
本发明是通过优选实施例进行描述的，本领域技术人员知悉，在不脱离本发明的精神和范围的情况下，可以对这些特征和实施例进行各种改变或等效替换。本发明不受此处所公开的具体实施例的限制，其他落入本申请的权利要求内的实施例都属于本发明保护的范围。

Claims (10)

1.一种基于延时链的触发信号同步系统，其特征在于，包括背板和若干个业务板；
所述背板上设置有可编程逻辑器件，所述可编程逻辑器件与所述业务板通信连接，用于与所述业务板进行触发信号的接收、处理、分发；
所述可编程逻辑器件内部设置有若干个电路模块组，每个所述电路模块组用于与每个所述业务板一一对应并进行通信连接；
每个所述电路模块组包括输入信号延时单元、输出信号延时单元、触发选择电路模块和逻辑或电路模块，其中：
触发选择电路模块，与对应所述业务板信号连接，用于接收所述业务板发出的触发信号，并将所述触发信号扇出至相应选择的所述逻辑或电路模块；
逻辑或电路模块，与所述业务板信号连接，用于接收所有的所述触发信号，并对其进行逻辑或处理，将处理后的触发信号发送至相应的所述业务板；
输入信号延时单元，与所述触发选择电路模块连接，用于调整所述触发选择电路模块接收所述触发信号的时间，实现多个所述触发选择电路模块同时接收到所述触发信号；
输出信号延时单元，与所述逻辑或电路连接，用于调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号；
每一所述触发选择电路模块与任一个所述逻辑或电路模块通信连接。
2.根据权利要求1所述的基于延时链的触发信号同步系统，其特征在于，所述输入信号延时单元包括输入延时子单元(IDELAY)和输入延时进位链，所述输入延时子单元(IDELAY)的输出端连接所述输入延时进位链的输入端；
所述输入延时子单元(IDELAY)的延时可调精度高于所述输入延时进位链的延时可调精度；
所述输出信号延时单元包括输出延时子单元(ODELAY)和输出延时进位链，所述输出延时进位链的输出端连接所述输出延时子单元(ODELAY)的输入端；
所述输出延时子单元(ODELAY)的延时可调精度高于所述输出延时进位链的延时可调精度。
3.根据权利要求2所述的基于延时链的触发信号同步系统，其特征在于，所述输入延时进位链包括延时选择器和多个串联的延时单元，多个所述延时单元的输出抽头分别连接到所述延时选择器，所述延时选择器用于根据预设进位链延时配置选择合适数量的所述延时单元；
所述输出延时进位链与所述输入延时进位链结构相同。
4.根据权利要求1所述的基于延时链的触发信号同步系统，其特征在于，所述触发选择电路模块包括输入同步触发器、多个逻辑与电路和多个扇出触发器；
每个所述逻辑与电路的输入端分别连接所述输入同步触发器和预设扇出选择信号源，每个所述逻辑与电路的输出端连接一个所述扇出触发器；
所述输入信号延时单元连接所述输入同步触发器；
所述逻辑或电路模块包括逻辑或电路和输出同步触发器，所述输出同步触发器的输入端连接所述逻辑或电路的输出端，所述输出同步触发器的输出端连接所述输出信号延时单元。
5.根据权利要求1所述的基于延时链的触发信号同步系统，其特征在于，所述通信连接包括：
差分传输连接线路，用于在所述业务板和所述电路模块组之间通过差分传输所述触发信号；
通讯协议连接线路，用于传输与所述业务板相对应的所述触发选择电路模块的配置信号，包括UART协议连接线路或IIC协议连接线路或SPI协议连接线路；
其中，所述差分传输连接线路包括：
发送信号连接线路，用于将所述业务板发送的触发信号传输至所述触发选择电路模块进行扇出；
接收信号连接线路，用于将所述逻辑或电路模块处理后的触发信号发送至所述业务板。
6.根据权利要求1所述的基于延时链的触发信号同步系统，其特征在于：
所述业务板为半导体测试板、圆晶测试板或封装测试板；
所述可编程逻辑器件为CPLD或FPGA。
7.一种基于延时链的触发信号同步方法，其特征在于：适用于包含背板和若干个业务板的系统，所述背板上设置有可编程逻辑器件，所述可编程逻辑器件内部设置有若干个电路模块组，所述电路模块组与所述业务板一一对应并进行触发信号的传输；
该方法包括：
通过可编程逻辑器件建立所述背板与各所述业务板之间的通信连接；
通过输入信号延时单元调整多个所述电路模块组接收所述触发信号的时间，实现多个所述电路模块组同时接收到所述触发信号并满足输入触发信号锁存器的建立和保持时间；
通过触发选择电路模块接收所述业务板发出的触发信号，并将所述触发信号扇出至相应选择的所述逻辑或电路模块；
通过逻辑或电路模块接收所有的所述触发信号，并进行逻辑或处理，将处理后的触发信号发送至相应的所述业务板；
通过输出信号延时单元调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号并满足各所述业务板上触发信号锁存器的建立和保持时间。
8.根据权利要求7所述的基于延时链的触发信号同步方法，其特征在于：所述输入信号延时单元包括输入延时子单元(IDELAY)和输入延时进位链，所述输出信号延时单元包括输出延时子单元(ODELAY)和输出延时进位链；
“通过输入信号延时单元调整多个所述电路模块组接收所述触发信号的时间，实现多个所述电路模块组同时接收到所述触发信号”具体包括：
输入延时子单元(IDELAY)根据预设参考时钟和预设延时配置对所述触发信号进行第一次延时处理；
输入延时进位链根据预设进位链延时配置对所述触发信号进行第二次延时处理；
两次延时处理后，实现多个电路模块组同时接收到所述触发信号；
“通过输出信号延时单元调整所述逻辑或电路模块发送触发信号的时间，实现多个所述业务板同时接收到所述触发信号”具体包括：
输出延时进位链根据预设进位链延时配置对所述触发信号进行第一次延时处理；
输出延时子单元(ODELAY)根据预设参考时钟和预设延时配置对所述触发信号进行第二次延时处理；
两次延时处理后，实现多个所述业务板同时接收到所述触发信号。
9.根据权利要求7或8所述的基于延时链的触发信号同步方法，其特征在于，还包括：通过校准板获取多个所述电路模块组接收触发信号的第一时间差，以及各所述业务板接收触发信号的第二时间差；
各所述输入延时单元根据所述第一时间差分别调整各自延时时间，使得所述各输入同步触发器接收到所述各触发信号的时间相同，且满足各输入触发器的建立和保持时间，实现多个所述电路模块组同时接收到所述触发信号；
所述输出延时单元根据所述第二时间差调整所述逻辑或电路模块发送所述触发信号的时间，实现多个所述业务板同时接收到所述触发信号并满足各所述业务板上触发信号锁存器的建立和保持时间。
10.一种半导体测试设备，基于权利要求7-9任一项所述基于延时链的触发信号同步方法，其特征在于，包括：
测试背板，所述测试背板上设置有可编程逻辑器件；
若干台半导体测试板，所述半导体测试板与所述可编程逻辑器件通信连接；
所述可编程逻辑器件用于与所述半导体测试板进行触发信号的接收、处理、分发。
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