CN107943640B - 基于自动菊花链的单环jtag背板测试总线电路 - Google Patents

Abstract

本公开提供了一种基于自动菊花链的单环JTAG背板测试总线电路，背板上每个板槽都设置了标准JTAG接口，JTAG控制器从第一板槽接入，依次将其它板槽的JTAG接口串在一起，最后又连回第一板槽，将所有板槽上的插板中的JTAG电路连成一个单环的JTAG链路。每个板槽配备了自动菊花链电路，可自动将空板槽的JTAG接口旁路，以保持整个JTAG链路的连通性。由于采用了最原始的单环结构，本公开完全兼容各种厂家的JTAG控制器和相关软件，节约了测试成本；可一次对多块插板进行配置和测试，提高了测试工作效率；自动菊花链电路有效解决了断链和驱动能力不够的问题；混合使用数字多路器和模拟多路器芯片，减小了测试总线的整体延时，提高了总线工作频率。

Description

基于自动菊花链的单环JTAG背板测试总线电路

技术领域

本公开涉及背板测试总线领域，尤其涉及一种基于自动菊花链的单环 JTAG背板测试总线电路。

背景技术

联合测试行动组(JTAG，Joint Test Action Group，也称作IEEE 1149.1 边界扫描测试标准)是一种用来进行复杂IC(Integrated Circuit)与电路板的特性测试的工业标准方法。支持JTAG标准的IC与电路板都具备支持 JTAG测试的4条串行总线(第5条线为可选的复位线)，分别为TDI(测试数据输入)、TDO(测试数据输出)、TMS(测试模式选择)与TCK(测试时钟输入)。该总线主要支持对焊点、电路板过孔、短路和开路等连接 进行结构测试。JTAG不但支持结构测试，还是一种用于在系统级实现配 置、编程以及混合信号测试的标准方法。而在系统集成过程中，会出现许多问题，如：连接器故障、单板放错槽位、单板遗漏等。因此，系统级边 界扫描(JTAG)测试技术的研究和开发，能满足工业界的迫切需求，具 有十分现实的意义。系统级电子学系统中，往往会包括一块背板和多块插 板，借助于JTAG背板测试总线，可以一次实现同时对多块插板的测试和配置，极大地提高了工作效率。目前通用的系统级JTAG背板测试总线主 要有以下三种结构。

第一种是单环结构，也即菊花链结构。如图1所示，只使用一条路径， 一个接口，就将所有插板连在一起。单环结构的优点：1、实现方式简单， 只有一条扫描链路，无需增加额外的芯片成本；2、兼容各种厂家的的JTAG 控制器和相关软件，节约了测试成本；3、可实现一次对多块插板的配置 和测试，提高了测试工作效率。单环结构的缺点：1、能挂载器件数量有限，链路较长时，驱动能力不够，信号质量变差；2、链路上某一块插板 未插入或者发生故障，菊花链会断开，导致整个系统无法进行测试。通常 解决断链的方法是手动使用跳线或者其他的桥接器旁路未接入的板槽，然 而手动的方式增加了电路的人为不确定性，容易受到机械等的外界干扰，不能实现工业化大批量生产。

第二种是星型结构，采用独立扫描链路，每块插板都有一个专用的 JTAG测试接口，如图2所示。星型结构的优点：1、没有单环结构电路中 断链的问题；2、可以对每块插板进行独立测试，不受其他插板影响。星 形结构的缺点：1、控制器要能够支持多环电路，不能实现兼容各种厂家 的JTAG控制器和相关软件；2、对于系统级的板间测试，需要增加额外的硬件电路。

第三种是多点结构，采用了一种寻址方案，在整个系统中，为每块插 板增加多点网关芯片，通过一个统一的外部接口，实现对每块单板扫描链 路的控制，如图3所示。多点结构的优点：1、没有单环结构中断链和星形结构中需要多个测试端口的问题；2、每块插板都有自己的地址，容易 定位到有问题的插板；3、能实现一次对多块插板的测试。多点结构的缺 点：1、对插板必须有多点器件的接口要求，增加了插板成本和面积；2、 应用在长背板总线中，会有与单环结构类似的驱动能力不足问题；3、需 要对每块插板进行程序开发，难以实现与各种厂家的控制器和相关软件的 兼容。

公开内容

(一)要解决的技术问题

本公开的目的在于提供一种基于自动菊花链的单环JTAG背板测试总 线电路，用于克服现有技术存在的技术问题的至少其中之一。

(二)技术方案

本公开提供了一种基于自动菊花链的单环JTAG背板测试总线电路， 包括：背板，背板上设置的多个板槽，每个板槽配备有自动菊花链电路； 所述每个板槽均包含标准的TCK、TMS、TDI、TDO四线JTAG测试总线 接口，用于对插到该板槽的插板进行JTAG测试，第一板槽用于接入JTAG 控制器，依次将其它板槽的JTAG测试总线接口串在一起，最后又连回第一板槽，形成一个单环的JTAG链路；所述自动菊花链电路在正常情况下 将其所对应板槽的TCK、TMS、TDO信号进行驱动缓冲后，分别送给相 邻的下一个板槽的TCK、TMS、TDI引脚；所述自动菊花链电路检测到未 插插板或者所插插板不兼容JTAG时，将其所对应板槽的TCK、TMS、TDI 信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、TMS、TDI 引脚，该板槽的JTAG接口被旁路，以保持JTAG链路的连通性；最后一 个板槽的TCK和TMS信号不连回第一板槽。

在本公开的一些实施例中，所述自动菊花链电路包括无效电平检测模 块、手动旁路模块和选择模块；每个板槽的TDO信号作为第一电平信号 输入所述无效电平检测模块的输入端，无效电平检测模块检测第一电平信 号，输出第二电平信号；当有插板插入板槽时，TDO信号被所述插板上的 低阻信号源驱动，第一电平信号为有效逻辑电平，第二电平信号为低电平； 当没有插板插入所述板槽时，TDO信号被悬空，第一电平信号被无效电平 检测模块的输入端偏置在无效逻辑电平，第二电平信号为高电平；所述手 动旁路模块接收第二电平信号并输出第三电平信号，当按键或者跳线帽为 手动旁路状态时，第三电平信号为高电平；当按键或者跳线帽为自动旁路 状态时，第三电平信号与第二电平信号相等；所述选择模块的控制端与所 述第三电平信号相连；当第三电平信号为低电平时，将该自动菊花链电路所对应板槽的TCK、TMS、TDO信号进行驱动缓冲后，分别送给相邻的 下一个板槽的TCK、TMS、TDI引脚；当第三电平信号为高电平时，则将该自动菊花链所对应板槽的TCK、TMS、TDI信号进行驱动缓冲后，分别 送给相邻的下一个板槽的TCK、TMS、TDI引脚。

在本公开的一些实施例中，所述无效电平检测模块采用窗口比较器电 路实现。

在本公开的一些实施例中，所述窗口比较器电路包括输入分压与偏置 电路、双比较器电路和输出滤波电路；所述输入分压与偏置电路包括基准 电压源、以及其输出端依次串接的第一分压电阻、第二分压电阻、第三分 压电阻和第四分压电阻；每个板槽的TDO信号接入第一分压电阻与第二分压电阻之间的节点；所述双比较器电路由两个电压比较器组成，分别工 作在同相甄别和反相甄别模式，分别对第二分压电阻和第三分压电阻之间 的第一节点电压、及第三分压电阻和第四分压电阻之间的第二节点电压进 行甄别；同相甄别模式即被甄别的信号与电压比较器的同相输入端相连， 而甄别阈值电平则连到反相输入端，其中第一节点电压作为被甄别的信号； 反相甄别模式即被甄别的信号与电压比较器的反相输入端相连，而甄别阈 值电平则连到同相输入端，其中第二节点电压作为被甄别的信号；两个电压比较器使用同样的甄别阈值电平；所述输出滤波电路将所述双比较器电 路的两路输出进行相与操作，然后经过一个低通滤波器，形成所述第二电 平信号；所述低通滤波器的截止频率小于TCK时钟频率的百分之一。

在本公开的一些实施例中，当TDO信号为3.3V LVTTL或者3.3V LVCMOS电平时，所述的基准电压源取5V，所述甄别阈值电平为400mV， 所述第一、二、三、四分压电阻的阻值比为20∶5∶3∶2，阻值分别为20千欧 姆、5千欧姆、3千欧姆和2千欧姆；所述基准电压源、甄别阈值电平和 各分压电阻的取值误差在1％以内。

在本公开的一些实施例中，所述双比较器电路是集成了内部参考电压 的TI公司的窗口比较器芯片TPS3700；当所述双比较器电路的输出为漏 极开路输出时，所述输出滤波电路由一个上拉电阻实现线与，并且增加一 个到地的并联电容实现低通滤波，上拉电阻和并联电容分别是5千欧姆和 0.1微法，精度高于20％。

在本公开的一些实施例中，所述手动旁路模块为Nexperia公司的1路 2输入数字多路器74AUP1G157芯片。

在本公开的一些实施例中，所述选择模块为Nexperia公司的4路2输 入数字多路器74LVC157芯片。

在本公开的一些实施例中，所述各板槽的4路2输入数字多路器部分 替换为相应的Nexperia公司的4路2输入模拟多路器74CBTLV3257芯片， 以减小数字多路器引入的传输延时；整个JTAG链路上的数字多路器和模 拟多路器数量比例控制在1∶1和1∶2之间，并且在整个链路上均匀分布。

在本公开的一些实施例中，4路2输入多路器的一个选择通道接有发 光二极管，用于指示该板槽是否被旁路。

(三)有益效果

从上述技术方案可以看出，本公开具有以下有益效果：

(1)完全兼容各种厂家的JTAG控制器和相关软件，节约了测试成 本；

(2)可一次对多块插板进行配置和测试，提高了测试工作效率；

(3)相较于单环结构，自动菊花链电路有效解决了断链和驱动能力 不够的问题；

(4)混合使用数字多路器和模拟多路器芯片，减小了测试总线的整 体延时，提高了总线工作频率；

(5)手动旁路模块有助于在调试中定位或旁路有故障的插板；

(6)对集成的电子系统做软件升级时，利用单环JTAG背板测试总 线电路可避免拆开系统；

(7)发光二极管的明暗能直观地指示背板插槽上插板的连接情况。

附图说明

图1为现有技术的JTAG单环结构图；

图2为现有技术的JTAG星形结构图；

图3为现有技术的JTAG多点结构图；

图4为本公开实施例的基于自动菊花链的单环JTAG背板测试总线电 路结构图。

图5为本公开实施例的基于自动菊花链的单环JTAG背板测试总线电 路的又一结构图。

图6为本公开实施例的自动菊花链电路的结构图。

具体实施方式

为了在兼容各种厂家的JTAG控制器和相关软件的基础上解决背板上 多块插板的测试和配置问题，本公开在单环结构的基础上，增加了自动菊 花链电路，解决了单环结构中存在的断链和驱动能力不够两大问题，最终 构建了一种兼容性高、驱动能力强、能同时对多块插板进行配置和测试的 JTAG背板测试总线电路。本公开既避免了星形结构和多点结构不能利用 原厂的JTAG控制器和相关软件的缺点，也避免了单环结构中的断链和驱动能力不够的问题。

下面将结合实施例和实施例中的附图，对本公开实施例中的技术方案 进行清楚、完整的描述。显然，所描述的实施例仅仅是本公开一部分实施 例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员 在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保 护的范围。

本公开实施例提供了一种基于自动菊花链的单环JTAG背板测试总线 电路，参见图4所示，包括：背板40，背板40上设置有Slot0、Slot1、Slot2、…、 SlotN共N个板槽，每个板槽都配备了自动菊花链电路，包括自动菊花链 电路0、自动菊花链电路1、…、自动菊花链电路N，每个板槽均包含标 准的TCK、TMS、TDI、TDO四线JTAG测试总线接口，用于对插到该板槽的插板进行JTAG测试，其中，JTAG控制器50从板槽Slot0接入，依 次将Slot1、Slot2、…、SlotN板槽的JTAG测试总线接口串在一起，最后 又连回第一板槽Slot0，形成一个单环的JTAG链路。

在本实施例中，每个板槽均包含JTAG测试总线接口，用于对插到该 板槽的插板进行JTAG测试，每个板槽配备的自动菊花链电路用于保持单 环结构的连通性。自动菊花链电路在正常情况下将其所在的TCK、TMS、 TDO信号进行缓冲驱动后，分别送给相邻的下一个板槽的TCK、TMS、 TDI引脚。当自动菊花链电路检测到未插插板或者所插插板不兼容JTAG 时，将其所在的板槽的TCK、TMS、TDI信号进行缓冲后，分别送给相邻 的下一个板槽的TCK、TMS、TDI引脚，该板槽的JTAG接口被旁路。最后一个板槽SlotN不需要将其TCK、TMS信号连回第一板槽。

请参见图5，本实施例的单环JTAG背板测试总线电路，每个板槽配 备的自动菊花链电路包括无效电平检测模块10、手动旁路模块20、和选 择模块30。

每个板槽的TDO信号与所述无效电平检测模块10的输入端相连，无 效电平检测模块采用窗口比较器电路实现，包括输入分压偏置电路，双比 较器电路和输出滤波电路。

输入分压偏置电路包括基准电压源、以及其输出依次串接的第一分压 电阻R1、第二分压电阻R2、第三分压电阻R3和第四分压电阻R4；双比 较器电路由两个电压比较器组成，分别工作在同相甄别和反向甄别模式， 本实施例采用窗口比较器芯片实现双比较器电路；输出滤波电路包含将窗 口比较器的两路输出相与的操作，再经过一个低通滤波器滤波。

正常情况下，也即有插板接入插槽时，TDO信号被插板上的低阻信号 源驱动，无效电平模块10输出逻辑低电平。而当没有插板接入该槽时，TDO信号被悬空，无效电平检测模块10输出逻辑高电平。

无效电平检测模块10的输出端与手动旁路模块20的输入端相连。手 动旁路模块20包括1路多路器和排针，输出电平响应于排针上的跳线帽 的状态。当跳线帽为手动旁路状态时，也即接入跳线帽时，手动旁路模块 20输出高电平至选择模块(即4路多路器)30的选择端口S，4路多路器 30选择输入端2I1信号输出，即输出上一级板槽的TDI信号，从而将该板 槽手动旁路；当跳线帽为自动旁路状态时，手动旁路模块输出电平与输入电平一致，也即输出无效电平检测模块的输出电平。

手动旁路模块20的输出端与选择模块30的选择端口S相连。选择模 块包含一块4路多路器芯片，每路选择通道的输出对应两个输入端口。第 一路选择通道输入端口1I0、1I1分别接电源和地，输出管脚1Y接有发光 二极管D16，用于指示该板槽是否被旁路；第三路和第四路选择通道分别 对TCK和TMS信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、 TMS引脚；第二路选择通道的输入端口2I0、2I1分别连接TDO、TDI信 号，当多路器30选择端口S输入低电平时，多路器30输出管脚端2Y选 择输入端2I0信号输出，即输出TDO信号到相邻下一个板槽；当选择端 口S输入高电平时，多路器30的输出管脚端2Y选择输入端2I1信号输出，即输出TDI信号到相邻下一个板槽，该板槽被旁路。

在实施例中，所述各板槽的4路2输入数字多路器可以部分替换为相 应的4路2输入模拟多路器，例如Nexperia公司的74CBTLV3257芯片， 以减小数字多路器引入的传输延时；整个JTAG链路上的数字多路器和模 拟多路器数量比例可以控制在1∶1，在整个链路上均匀分布。

JTAG控制器50从起始端41的板槽(也即板槽Slot0)接入，经USB 连接线与上位机60相连，上位机60运行有相应的调试软件，系统上电后 正常情况下相应的调试软件能识别出JTAG控制器。JTAG控制器50的 TCK、TMS和TDO信号直接与Slot0槽的TCK、TMS和TDI端口相连， 经过多路器缓冲后，分别送给下一个板槽的TCK、TMS和TDI。末端42的 板槽(也即板槽SlotN)配备的4路多路器的第二路选择通道2Y输出信号TDO回连到JTAG控制器50的TDI管脚，形成一个串联的单环结构。

本实施例的单环JTAG背板测试总线电路中，背板上有多少个板槽， 相应的就有同等数量的自动菊花链电路。JTAG测试信号总是从Slot0板槽 经过自动菊花链电路的驱动缓冲后，送给相邻的下一个板槽，同时最后一 个板槽SlotN配备的多路器输出的TDO信号回到JTAG控制器50的TDI 管脚上，形成一个完整的串联单环结构。这条串联环路贯穿了整个背板， 长度较长，为了避免出现反射等信号完整性问题，在起始端51和末端52 分别串上匹配电阻，即在最后一级4路多路器30的输出端2Y与JTAG控 制器50的TDI端口的连接导线上，在靠近输出端2Y和JTAG控制器50 的TDI端口的位置串接匹配电阻。

背板测试总线较长，会有驱动能力不足和整体延时较大两个问题，在 本实施例中，4路多路器30选用驱动能力较强但传输延时较小的数字多路 器芯片。优选地，由于模拟多路器芯片的传输延时非常小，4路多路器30 还可以选用模拟多路器芯片。进一步，自动菊花链电路交替使用数字多路 器芯片和模拟多路器芯片，使得基于自动菊花电路的单环JTAG测试总线 不仅能挂载多块插板，调试器50还能工作在较高的频率下。

本实施例中，JTAG控制器50为原厂调试器；上位机60的调试软件 为原厂软件。

由此可见，本实施例的单环JTAG背板测试总线电路，完全兼容原厂 的JTAG控制器和相关软件，节约了测试成本，缩短了开发周期；可以一 次对多块电路板进行配置和测试，提高了测试工作效率；相较于单环菊花链结构，自动菊花链电路有效解决了断链和驱动能力不足的问题；混合使 用数字多路器和模拟多路器芯片，减小了测试总线的整体延时，提高了测 试总线工作频率；手动旁路模块允许旁路接入总线中的插板，可方便的在 调试中定位有问题的插板，并使其不影响整条链路的测试；当需要对集成 过的整个电子系统做软件升级时，可以利用扩展板和JTAG背板测试总线在保持电子系统不被打开的条件下进行升级；发光二极管的明暗能直观地 指示背板插槽上插板的连接情况。

以下以应用在3U机箱中有14个板槽的背板为示例进一步对本公开进 行说明，如图6所示，为板槽Slot7的自动菊花链电路7的电路结构图。

无效电平检测模块10采用窗口比较器电路实现。窗口比较器电路包 括输入分压与偏置电路，双比较器电路和输出滤波电路。

输入分压与偏置电路包括基准电压源VDD、第一分压电阻R1，第二 分压电阻R2，第三分压电阻R3和第四分压电阻R4。每个板槽的TDO信 号接入第一分压电阻R1和第二分压电阻R2之间的节点。第一分压电阻 R1一端接电源VDD，另一端依次与分压电阻R2、R3和R4串接，第四分 压电阻R4另一端接地。基准电压源VDD为5.0V，TTL无效电平处于 0.8～2.0V之间，双比较器电路的甄别阈值电平为400mV。结合欧姆定律和 概率分布(无效电平阈值之间会有一个窗口比较器的输出最不易翻转的电 平)，可知所述第一、二、三、四分压电阻的阻值比为20∶5∶3∶2，实际可分 别取R1为20KΩ，R2为5KΩ，R3为3KΩ，R4为2KΩ，故第一分压电阻R1和第二分压电阻R2节点处的无效电平值为1.6V，当插板插入该槽 时，TDO信号被插板上的低阻信号源驱动，驱动电压一般为3.3V，驱动 电压和无效电平共同作用，生成2.6V的有效TTL电平。P7TDO表示自 动菊花链电路对应板槽的TDO总线，其接入第一分压电阻R1与第二分压 电阻R2之间的节点。

双比较器电路选用的是TI公司的窗口比较器TPS3700芯片，该芯片 包含两个比较器电路，两个比较器的甄别阈值均为400mV。窗口比较器 TPS3700芯片的输出由输入分压与偏置电路和板槽上的TDO信号共同决 定。窗口比较器TPS3700芯片的INA+端接入第二分压电阻R2与第三分 压电阻R3之间的节点，INB-端接入第三分压电阻R3与第四分压电阻R4 之间的节点，输出端OUTA和OUTB分别通过上拉电阻R169、R170(均 为5KΩ)上拉到高电平VCC33，并连接一个0.1uf的陶瓷电容到地。陶 瓷电容和上拉电阻共同构成了一个RC低通滤波器来滤除窗口比较器翻转 过程中出现的毛刺。正常情况下，板槽Slot7的P7_TDO上有插板上的低 阻信号源驱动时，窗口比较器的输出端OUTA和OUTB相与后输出低电 平，led灯被点亮，指示该板槽有插板接入；板槽Slot7的P7_TDO上无插 板上的低阻信号源驱动时，窗口比较器的输出端OUTA和OUTB相与后 输出高电平，led灯熄灭，指示该板槽未插插板或者所插插板不兼容JTAG。

手动旁路模块20包括单路2输入多路器和排针，输出电平响应于排 针上的跳线帽的状态。单路2输入多路器选用nexperia公司的74AUP1G157 芯片，其一路输入端I1连接窗口比较器TPS3700的输出端，另一路输入 端I0连接高电平VCC3.3，选择端口S连接可插拔跳线帽的排针。正常情 况下，排针上不接入跳线帽，单路2输入多路器74AUP1G157选择I1管脚，直接输出窗口比较器TPS3700的输出信号；当需要手动旁路该槽时， 排针上接入跳线帽，单路2输入多路器74AUP1G157选择I0管脚，输出高 电平。

选择模块40包含一块4路2输入多路器，4路2输入多路器选用的是 Nexperia公司的74LVC157A数字多路器芯片，该芯片具有较强的驱动能 力，同时传输延时也较长。在电路中交替使用了Nexperia公司的 74CBTLV3257模拟多路器芯片部分替换数字多路器芯片，以减小数字多 路器引入的传输延时。图6所示为74LVC157A芯片，其选择控制端口S 响应于手动模块的1路2输入多路器芯片74AUP1G157的输出端Y。4路 2输入多路器74LVC157A芯片有4路输入输出通道。第一通道的2路输 入端1I0接VCC3.3，1I1接GND,输出端1Y依次连接电阻R150、发光二 极管D16，D16的另一端接地；第二通道的2路输入端2I0连接板槽Slot7 的P7-TDO信号，2I1连接板槽Slot7的P7-TDI，输出端2Y连入相邻下一 板槽的P8-TDI引脚；第三通道的2路输入端3I0、3I1连接板槽Slot7的 P7-TCK信号，输出端3Y连入相邻下一板槽P8-TCK引脚；第四通道的2 路输入端4I0、4I1连接板槽Slot7的P7-TMS信号，输出端4Y连入相邻 下一板槽P8-TMS引脚。

正常情况下，插槽Slot7上有业务单板接入时，4路2输入多路器 74LVC157A芯片选择板槽Slot7的P7-TCK、P7-TMS和P7-TDO信号输出 到相邻下一个板槽P8-TCK、P8-TMS和P8-TD0管脚，同时发光二极管 D16被点亮，指示板槽Slot7有插板接入；板槽Slot7无插板接入或者所插 插板不兼容JTAG时，4路2输入多路器74LVC157A芯片选择板槽Slot7 的P7-TCK、P7-TMS和P7-TDI信号输出到相邻下一个板槽P7-TCK、 P7-TMS和P8-TDI管脚，该板槽被旁路，菊花链依然保持完整。

背板50具有14个板槽，多路器芯片74LVC157A和74CBTLV3257 芯片交替使用，各使用了7块。其中74LVC157A为数字多路器，带有驱 动能力，传输延时较长，为2.5ns，74CBTLV3257为模拟多路器，无驱动 能力，传输延时较短，为0.5ns。整条链路由这两种多路器芯片产生的传 输延时约为20ns，由匹配电阻和传输线造成的传输延时也约为20ns。也即在有14个槽的背板50上，基于自动菊花链的单环JTAG背板测试总线约 有40ns的传输延时。相应FPGA芯片原厂提供的JTAG控制器USB blaster II/Platform Cable USB的配置频率均可调，为满足建立保持时间的时序要 求，在40ns的延时下，调试器可工作在6M及其以下的频率。若需要提高 到更快的下载速度，可以采取在合理的范围内使用更多的模拟多路器芯片， 减少传输线长度等措施。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本 领域技术人员应当对本公开有了清楚的认识。

需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式， 均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外， 上述对各元件的定义并不仅限于实施例中提到的各种具体结构、形状或方 式，本领域普通技术人员可对其进行简单地更改或替换，例如：

(1)实施例中提到的方向用语，例如“上”、“下”、“前”、“后”、“左”、 “右”等，仅是参考附图的方向，并非用来限制本公开的保护范围；

(2)上述实施例可基于设计及可靠度的考虑，彼此混合搭配使用或 与其他实施例混合搭配使用，即不同实施例中的技术特征可以自由组合形 成更多的实施例。

以上所述的具体实施例，对本公开的目的、技术方案和有益效果进行 了进一步详细说明，所应理解的是，以上所述仅为本公开的具体实施例而 已，并不用于限制本公开，凡在本公开的精神和原则之内，所做的任何修 改、等同替换、改进等，均应包含在本公开的保护范围之内。

Claims (9)

1.基于自动菊花链的单环JTAG背板测试总线电路，包括：背板，背板上设置的多个板槽，每个板槽配备有自动菊花链电路；

所述每个板槽均包含标准的TCK、TMS、TDI、TDO四线JTAG测试总线接口，用于对插到该板槽的插板进行JTAG测试，第一板槽用于接入JTAG控制器，依次将其它板槽的JTAG测试总线接口串在一起，最后又连回第一板槽，形成一个单环的JTAG链路；

所述自动菊花链电路在正常情况下将其所对应板槽的TCK、TMS、TDO信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、TMS、TDI引脚；

所述自动菊花链电路检测到未插插板或者所插插板不兼容JTAG时，将其所对应板槽的TCK、TMS、TDI信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、TMS、TDI引脚，该板槽的JTAG接口被旁路，以保持JTAG链路的连通性；

最后一个板槽的TCK和TMS信号不连回第一板槽；

其中，所述自动菊花链电路包括无效电平检测模块、手动旁路模块和选择模块；

每个板槽的TDO信号作为第一电平信号输入所述无效电平检测模块的输入端，无效电平检测模块检测第一电平信号，输出第二电平信号；

当有插板插入板槽时，TDO信号被所述插板上的低阻信号源驱动，第一电平信号为有效逻辑电平，第二电平信号为低电平；当没有插板插入所述板槽时，TDO信号被悬空，第一电平信号被无效电平检测模块的输入端偏置在无效逻辑电平，第二电平信号为高电平；

所述手动旁路模块接收第二电平信号并输出第三电平信号，当按键或者跳线帽为手动旁路状态时，第三电平信号为高电平；当按键或者跳线帽为自动旁路状态时，第三电平信号与第二电平信号相等；

所述选择模块的控制端与所述第三电平信号相连；当第三电平信号为低电平时，将该自动菊花链电路所对应板槽的TCK、TMS、TDO信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、TMS、TDI引脚；当第三电平信号为高电平时，则将该自动菊花链所对应板槽的TCK、TMS、TDI信号进行驱动缓冲后，分别送给相邻的下一个板槽的TCK、TMS、TDI引脚。

2.如权利要求1所述的单环JTAG背板测试总线电路，所述无效电平检测模块采用窗口比较器电路实现。

3.如权利要求2所述的单环JTAG背板测试总线电路，所述窗口比较器电路包括输入分压与偏置电路、双比较器电路和输出滤波电路；

所述输入分压与偏置电路包括基准电压源、以及其输出端依次串接的第一分压电阻、第二分压电阻、第三分压电阻和第四分压电阻；每个板槽的TDO信号接入第一分压电阻与第二分压电阻之间的节点；

所述双比较器电路由两个电压比较器组成，分别工作在同相甄别和反相甄别模式，分别对第二分压电阻和第三分压电阻之间的第一节点电压、及第三分压电阻和第四分压电阻之间的第二节点电压进行甄别；同相甄别模式即被甄别的信号与电压比较器的同相输入端相连，而甄别阈值电平则连到反相输入端，其中第一节点电压作为被甄别的信号；反相甄别模式即被甄别的信号与电压比较器的反相输入端相连，而甄别阈值电平则连到同相输入端，其中第二节点电压作为被甄别的信号；两个电压比较器使用同样的甄别阈值电平；

所述输出滤波电路将所述双比较器电路的两路输出进行相与操作，然后经过一个低通滤波器，形成所述第二电平信号；

所述低通滤波器的截止频率小于TCK时钟频率的百分之一。

4.如权利要求3所述的单环JTAG背板测试总线电路，当TDO信号为3.3V LVTTL或者3.3VLVCMOS电平时，所述的基准电压源取5V，所述甄别阈值电平为400mV，所述第一、二、三、四分压电阻的阻值比为20:5:3:2，阻值分别为20千欧姆、5千欧姆、3千欧姆和2千欧姆；

所述基准电压源、甄别阈值电平和各分压电阻的取值误差在1%以内。

5.如权利要求3所述的单环JTAG背板测试总线电路，所述双比较器电路是集成了内部参考电压的TI公司的窗口比较器芯片TPS3700；

当所述双比较器电路的输出为漏极开路输出时，所述输出滤波电路由一个上拉电阻实现线与，并且增加一个到地的并联电容实现低通滤波，上拉电阻和并联电容分别是5千欧姆和0.1微法，精度高于20%。

6.如权利要求1所述的单环JTAG背板测试总线电路，所述手动旁路模块为Nexperia公司的1路2输入数字多路器74AUP1G157芯片。

7.如权利要求1所述的单环JTAG背板测试总线电路，所述选择模块为Nexperia公司的4路2输入数字多路器74LVC157芯片。

8.如权利要求7所述的单环JTAG背板测试总线电路，所述各板槽的4路2输入数字多路器部分替换为相应的Nexperia公司的4路2输入模拟多路器74CBTLV3257芯片，以减小数字多路器引入的传输延时；整个JTAG链路上的数字多路器和模拟多路器数量比例控制在1：1和1：2之间，并且在整个链路上均匀分布。

9.如权利要求7所述的单环JTAG背板测试总线电路，4路2输入多路器的一个选择通道接有发光二极管，用于指示该板槽是否被旁路。