CN211630169U - 一种时钟同步系统 - Google Patents

Abstract

本实用新型公开了一种时钟同步系统，应用于PTP设备，包括：主时钟板、从时钟板、接收主时钟板输出的主时钟信号、主时钟状态信号和从时钟板输出的从时钟信号、从时钟状态信号的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，所述业务单板设置有选择电路，用于选择所述主时钟信号和所述从时钟信号中之一生成所述业务单板的物理PHY芯片的时间戳计数器的输入时钟信号，在所述背板上，对于所述主时钟状态信号设置有第一上拉电阻；以及对于所述从时钟状态信号设置有第二上拉电阻。本实用新型提出的时钟同步系统可以减少对于时钟板上逻辑芯片驱动能力的要求，提高系统的稳定性。

Description

一种时钟同步系统

技术领域

本实用新型涉及一种时钟同步系统，特别地涉及一种用于PTP(Precision TimeProtocol，精准时间同步协议)设备的时钟同步系统，属于通信技术领域。

背景技术

在PTP设备中，设备上每块业务单板的物理PHY芯片内部都有一个TS counter(time stamp counter，时间戳计数器)，这个计数器用于对业务单板出、入端口的PTP报文加打时间戳。PTP报文可以从设备上任意一块业务单板的任意一个端口进入，任意一个端口发出，时间戳用于记录PTP报文的到达时间和离开时间，因此需要任意两块业务单板上的TScounter当前计数值相等，即同步，整机PTP功能方可正常运行。

在现有技术中，PTP设备用于整个网络授时，可靠性要求高，因此，PTP设备内部一般设置有主时钟板和从时钟板，并且主时钟板和从时钟板所产生的主时钟信号和从时钟信号通过背板引线传送至各业务单板，各业务单板根据当前的主时钟状态和从时钟状态来选择其中一路时钟信号作为工作时钟信号，驱动TS counter工作，在工作时钟信号的每个上升沿，计数值加一。只有各业务单板TS counter接收到的时钟信号同频、同相，且计数起始时刻相同，才能保证任意两块业务单板上的TS counter同步。通常，PTP设备内部主时钟板、从时钟板和各业务单板的连接示意如图1所示，其中，GNSS为外部授时设备，输出两个同频、同相的时钟分别送给PTP设备的主时钟板和从时钟板，各信号说明如下：CLK_M、CLK_S分别为：主时钟信号和从时钟信号；CLK_OK_M、CLK_OK_S分别为：主时钟状态信号和从时钟状态信号，典型的，各信号均为低电平表示有效，高电平表示无效。

进一步地，从图1中可以看出：为了能够使得业务单板根据主时钟板和从时钟板的工作状态从中仅选择出一个作为工作时钟的输入，通常在各业务单板上，对表明时钟状态信号的CLK_OK_M、CLK_OK_S均设置有上拉电阻(典型，4.7KΩ)，而此种情况下，随着业务单板的增加，对于主时钟板和从时钟板上表明时钟状态信号对应的输出端而言，其所带并联电阻的阻值将越来越小，举例来说，通常的机框式设备设置有8块业务单板，则8个4.7KΩ上拉电阻并联后形成阻值为587.5Ω，由此，主时钟板和从时钟板形成有效的状态信号需要较大的驱动电流，驱动能力小的逻辑芯片在插入很多业务单板时，可能出现该信号无法正常送出的情况。

实用新型内容

本实用新型要解决的技术问题是提供一种时钟同步系统，以减少对于时钟板上逻辑芯片驱动能力的要求，提高系统的稳定性。

为此，本实用新型提供一种时钟同步系统，应用于精准时间协议PTP设备，所述系统包括：接收同一外部授时设备时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号CLK_M、主时钟状态信号CLK_OK_M和从时钟板输出的从时钟信号CLK_S、从时钟状态信号CLK_OK_S的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，所述业务单板设置有选择电路，用于根据当前所述主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S选择所述主时钟信号CLK_M和所述从时钟信号中CLK_S之一生成所述业务单板的物理PHY芯片的时间戳计数器的输入时钟信号，在所述背板上，对于所述主时钟状态信号CLK_OK_M设置有第一上拉电阻；以及对于所述从时钟状态信号CLK_OK_S设置有第二上拉电阻。

优选的，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ,以及所述第二上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。

更优选的，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。

优选的，在所述业务单板上，对于所述主时钟状态信号CLK_OK_M不设置有上拉电阻；以及，对于所述从时钟状态信号CLK_OK_S不设置有上拉电阻。

优选的，所述主时钟板的主时钟信号CLK_M通过背板引线输出给所述从时钟板，作为所述从时钟板的主时钟检测信号CLK_M_slot2,所述从时钟板的从时钟信号CLK_S通过背板引线输出给所述主时钟板，作为所述主时钟板的从时钟检测信号CLK_S_slot1。

优选的，所述选择电路包括：第一时钟选择电路和第二时钟选择电路，所述第一时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟信号CLK_M和从时钟信号CLK_S连接，所述第二时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S连接，并且所述第二时钟选择电路的第一输出端与所述第一时钟选择电路中用于时钟选择指示的第三输入端连接；第一时钟选择电路的输出端与PHY芯片的时间戳计数器连接，向所述时间戳计数器输出根据预设选择策略生成的时钟输入信号。

更优选的，所述业务单板还包括：本地时钟和数字锁相环，所述数字锁相环的第一输入端连接与所述本地时钟的输出端连接，第二输入端与第一时钟选择电路的输出端连接，第三输入端与输出标识当前是否有可用时钟板的指示信号的第二时钟选择电路的第二输出端连接，所述数字锁相环的输出端与PHY芯片的时钟输入端CLK连接。

其中，所述锁相环为芯片Si5326，其中，引脚16为第一输入端，引脚12为第二输入端，以及引脚21为第三输入端。

其中，所述本地时钟为：温度补偿型TCXO晶振，频点25MHZ，电压3.3V，精度±1PPM。

优选的，所述业务单板还包括：第一滤波器和第二滤波器，所述第二时钟选择电路的第一输入端通过第一滤波器接收主时钟板输出的主时钟状态信号CLK_OK_M，以及第二输入端通过第二滤波器接收从时钟板输出的从时钟状态信号CLK_OK_S。

与现有技术相比，本实用新型存在如下显著优点：

(1)本实用新型提出的一种时钟同步系统，通过仅在背板上对时钟状态信号设置上拉电阻，减少了由于PTP设备中业务板卡设置数量不一样而对时钟状态信号驱动源所需要的驱动能力差异的需求；

(2)本实用新型提出的一种时钟同步系统，增设了对另一块时钟板时钟状态的检测，能更好的提高系统可靠性，当检测到主时钟板时钟失效时，系统倒换到从时钟板，下游设备不受影响；

(3)本实用新型提出的一种时钟同步系统，通过增设本地时钟，解决了主时钟板和从时钟板均未正常工作时，PHY芯片的TS counter输入时钟的问题；进一步地，通过设置DPLL，解决了时钟信号倒换过程中可能出现的异常影响输出的问题。

附图说明

图1为现有技术中PTP设备内部时钟同步系统的原理示意图；

图2为本实用新型实施例的PTP设备内部时钟同步系统的原理示意图；

图3为本实用新型又一实施例的PTP设备内部时钟同步系统的原理示意图。

具体实施方式

为了使本实用新型更易于理解，以下将结合附图和具体实施例对本实用新型作进一步地介绍，但不作为对本实用新型的限定。

参考图2所示，为一种PTP设备内部时钟同步系统的原理示意图，该时钟同步系统包括：接收同一外部授时设备GNSS时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号CLK_M、主时钟状态信号CLK_OK_M和从时钟板输出的从时钟信号CLK_S、从时钟状态信号CLK_OK_S的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，且在背板上，对于所述主时钟状态信号CLK_OK_M设置有第一上拉电阻R1，以及对于从时钟板输出的从时钟状态信号CLK_OK_S设置有第二上拉电阻R2；此时，在所述主时钟板、从时钟板、以及各业务板上对于时钟状态信号均不设置任何其它上拉电阻，各业务单板均设置有选择电路，用于根据当前所述主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S选择主时钟信号CLK_M和从时钟信号CLK_S中的一个生成其PHY芯片的时间戳计数器的输入时钟信号。

基于上述时钟同步系统，由于只在背板上设置有第一上拉电阻R1和第二上拉电阻R2，因此对于主时钟状态信号和从时钟状态信号而言，其仅分别存在一个固定阻值的上拉电阻，不存在根据业务单板插拔数量改变而影响其信号输出稳定性的问题。通常对于背板而言，其板内电源为3.3V，此时，对于第一上拉电阻R1和第二上拉电阻R2的阻值范围可以为：1.375KΩ～1.65KΩ；更优选地，第一上拉电阻R1和第二上拉电阻R2均可以设置为1.5kΩ，由此使得对外输出信号的驱动能力足够并且毛刺较小。

对于上述时钟同步系统需要补充说明一点的是：在主时钟板、从时钟板上均设有时钟检测电路，对输入时钟的相位、频率、信号的有无进行检测，经时钟检测电路判定当前本板时钟状态并输出相应的时钟状态信号，例如，输出主时钟状态信号CLK_OK_M或者从时钟状态信号CLK_OK_S低电平则表明本板时钟状态正常，否则为异常，由此通知各业务单板本板输出的时钟是否可以使用，其中，所述的时钟信号检测电路可以由本领域普通技术人员采用任何已知的现有技术实现，只要能检测到相关信号即可，此处不做特殊限定，只是直接利用其输出信号。另外，本实用新型也不对主时钟板和和从时钟板如何根据接收到的外部授时设备时钟信号分别产生主时钟信号CLK_M和从时钟信号CLK_S进行说明，其可以为本领域普通技术人员已知的任何方式，此处也只是利用其输出的信号。

基于以上所提出的时钟同步系统进行时钟同步过程如下：

在初始状态下，主时钟板和从时钟板均在位，并同时接收来自同一授时设备的同频、同相的时钟信号，分别输出主时钟信号CLK_M和从时钟信号CLK_S，所述主时钟信号CLK_M和从时钟信号CLK_S经过背板引线输出至各业务单板，作为各业务单板的时钟信号输入，各业务单板选择一个(例如，主时钟信号CLK_M)作为其PHY芯片的时间戳计数器的输入时钟。此处说明一点：由于主时钟信号CLK_M和从时钟信号CLK_S是同时输入各业务单板，因此其对于各业务单板而言是同频、同相的信号；进一步地，对于各业务单板所接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S也是同一信号，且仅在背板上分别设置有同一上拉电阻R1，R2，因此，对于各业务单板而言，其必然也为完全相同的信号，各业务单板根据接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S的实际状态选择出的输入信号在相同的预置策略下也必然相同，此处的策略为本领域普通技术人员根据具体情况设置的选择主时钟信号CLK_M或者从时钟信号CLK_S之一为输入时钟信号的策略，此处并不做过多说明和限定，典型的可以是如下表所示，其中，0代表输出信号为低电平，1代表输出信号为高电平：

CLK_OK_M	CLK_OK_S	TS counter的输入时钟选择说明
			0	0	都有效，输入时钟选择主时钟信号CLK_M
0	1	主有效，输入时钟选择主时钟信号CLK_M
			1	0	从有效，输入时钟选择从时钟信号CLK_S
1	1	主、从都不可用，均不选择

当一块时钟板被拔出后，其所对应的时钟状态信号由于背板上设置有对应的上拉电阻而被拉成高电平，此时各业务单板必然视该输入的时钟状态信号无效，而选择另一个时钟板所对应的时钟信号为输入信号。例如，主时钟板被拔出后，主时钟状态信号输出为高，此时各业务单板必然选择从时钟信号CLK_S为输入时钟信号；

当新的时钟板被重新插入到位时，其所对应的时钟状态信号输出恢复正常，此时，各业务单板根据接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S的实际状态选择出主时钟信号CLK_M或者从时钟信号CLK_S之一为输入时钟。

对于上述时钟同步系统而言，整个切换过程中，由于上拉电阻的存在，使得时钟板在拔出过程中在对应时钟状态信号上所产生的不规则毛刺信号被有效抑制，干扰小，切换时间快；另一方面，各业务单板所接收到的主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S为同一信号，对于所述信号只在背板上设置有上拉电阻，使得信号输出与业务单板数量无关，保证了信号输出的稳定性。

此外，所述主时钟板输出的主时钟信号CLK_M还可以通过背板上引线和从时钟板上的主时钟检测端连接，作为所述从时钟板的主时钟检测信号CLK_M_slot2；所述从时钟板输出的从时钟信号CLK_S还通过背板上引线和主时钟板上的从时钟检测端连接，作为所述主时钟板的从时钟检测信号CLK_S_slot1；由此，主时钟板和从时钟板可以实时知晓对板的工作状态。

在上述实施例中，各业务单板的选择电路根据当前所述主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S选择主时钟信号CLK_M和从时钟信号CLK_S中的一个为其PHY芯片的时间戳计数器的输入时钟可以通过如图2中所示出的第一时钟选择电路和第二时钟选择电路确定，具体的：

各业务单板的选择电路包括：第一时钟选择电路和第二时钟选择电路，所述第一时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟信号CLK_M和从时钟信号CLK_S连接，所述第二时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟状态信号CLK_OK_M和从时钟状态信号CLK_OK_S连接，并且所述第二时钟选择电路的第一输出端与所述第一时钟选择电路中用于时钟选择的第三输入端连接；由此，第二时钟选择电路根据从第一输入端和第二输入端接收到的时钟状态信号以及预设的选择策略确定要选择的时钟信号，并由第一输出端输出对应的指示信号至第一时钟选择电路的第三输入端，第一时钟选择电路的输出端与PHY芯片的TS counter连接，在确定以第一输入端的主时钟信号CLK_M还是第二输入端的从时钟信号CLK_S作为输入时钟信号CLK_A后，提供给PHY芯片的TS counter。举例来说，如果第二时钟选择电路判断第一输入端的主时钟状态信号CLK_OK_M和第二输入端的从时钟状态信号CLK_OK_S均为低电平，即，两个时钟信号均为有效，根据预设的选择策略确定选择主时钟信号CLK_M为输入时钟信号，则在第一输出端输出低电平信号至所述第一时钟选择电路的第三输入端，指示该第一时钟选择电路选择由第一输入端输入的主时钟信号CLK_M生成输入时钟信号CLK_A，作为TS counter的输入时钟信号。而对于第一时钟选择电路和第二时钟选择电路的具体实现可以通过本领域普通技术人员采用现有技术中的技术方案来实现，本申请并不做出赘述。

此外，在图2所示出的同步时钟系统中，当主时钟板和从时钟板由于例如设备启动过程等未正常工作状态而无法输出有效的时钟状态信号时，此时各业务单板无法从主时钟板或者从时钟板接收到有效的时钟状态信号，进而无法给其PHY芯片的TS counter发送计数时钟信号，为解决此种情况所存在的问题，对上述实施例做出进一步的改进，具体的如图3所示：

在所述的业务单板上增加设置本地时钟和数字锁相环DPLL，其中，所述的本地时钟可以由本地晶振实现，为保证精度和稳定性，本地时钟可选用温度补偿型TCXO晶振，频点25MHZ，电压3.3V，精度±1PPM，例如，中国电子科技集团公司第五十四研究所所推出的TC3A2B02-25MHz。所述本地时钟的输出端直接与DPLL的第一输入端连接，所述数字锁相环的第二输入端可以与第一时钟选择电路的输出端连接，第三输入端与第二时钟选择电路的第二输出端连接，其中，所述第二时钟选择电路的第二输出端输出标识当前是否有可用时钟板的指示信号；所述DPLL的输出端与PHY芯片的时钟输入端CLK连接，向其输出时钟信号。

对于图3所示出的时钟同步系统的工作过程如下：当主时钟板和从时钟板由于例如设备启动过程等未正常工作状态而无法输出有效的时钟状态信号时，当业务单板上电启动后，第二时钟选择电路的第二输出端标识当前无可用时钟板的指示信号给DPLL，DPLL选择第一输入端所连接的本地时钟作为时钟输入，并将其输出至PHY芯片的时钟输入端CLK；当主时钟板和/或从时钟板处于正常工作状态后，第二时钟选择电路的第二输出端标识当前有可用时钟板的指示信号给DPLL，DPLL选择第一输入端所输入的信号为时钟输入信号，DPLL在接收到输入的时钟信号后的输出信号作为PHY芯片的时钟输入端CLK；由于DPLL在输入时钟突然出现问题时，会进入保持状态，输出一个对前期有效时钟进行拟合的时钟信号，因此，能够保证在本地试种和外部时钟切换过程中的时钟信号稳定性；此时第一输入端所输入的信号为主时钟信号还是从时钟信号由第一时钟选择电路和第二时钟选择电路共同确定，之前已经详述，此处不赘述。

由此可见，通过设定本地时钟和数字锁相环可以实现PHY芯片的时钟在上电后就正确、连续供给，防止出现端口link down，业务中断等严重问题。在本实施例中，数字锁相环可以选择Si5326，其中，引脚16为第一输入端，引脚12为第二输入端，引脚21为第三输入端，引脚28为输出端。

更优选的，对于第二时钟选择电路，可以在其输入端之前分别增加数字滤波电路，通过背板引线传递的主时钟状态信号和从时钟状态信号分别进行数字滤波后再输入给所述第二时钟选择电路的第一输入端和第二输入端，减少第二时钟输入电路的输入信号干扰。

综上，本实用新型的实施例具有如下显著优点：

(1)本实用新型提出的一种时钟同步系统，通过仅在背板上对时钟状态信号设置上拉电阻，减少了由于PTP设备中业务板卡设置数量不一样而对时钟状态信号驱动源所需要的驱动能力差异的需求；

(2)本实用新型提出的一种时钟同步系统，增设了对板的时钟状态检测，能更好的提高系统可靠性，当检测到主时钟板时钟失效时，系统倒换到从时钟板，下游设备不受影响。

(3)本实用新型提出的一种时钟同步系统，通过增设本地时钟，解决了主时钟板和从时钟板均未正常工作时，PHY芯片的TS counter输入时钟的问题；进一步地，通过设置DPLL，解决了时钟信号倒换过程中可能出现的异常影响输出的问题。

应当理解的是，对本实用新型技术所在领域的普通技术人员来说，可以根据本实用新型的技术方案及其构思进行相应的等同改变或者替换，而所有这些改变或者替换，都应属于本实用新型所附权利要求的保护范围。

Claims (10)

1.一种时钟同步系统，应用于精准时间协议PTP设备，所述系统包括：接收同一外部授时设备时钟信号的主时钟板和从时钟板，接收主时钟板输出的主时钟信号(CLK_M)、主时钟状态信号(CLK_OK_M)和从时钟板输出的从时钟信号(CLK_S)、从时钟状态信号(CLK_OK_S)的若干个业务单板，以及设置用于在主时钟板、从时钟板和各业务单板之间形成信号连接引线的背板，所述业务单板设置有选择电路，用于根据当前所述主时钟状态信号(CLK_OK_M)和从时钟状态信号(CLK_OK_S)选择所述主时钟信号(CLK_M)和所述从时钟信号中(CLK_S)之一生成所述业务单板的物理PHY芯片的时间戳计数器的输入时钟信号，其特征在于：

在所述背板上，对于所述主时钟状态信号(CLK_OK_M)设置有第一上拉电阻；以及对于所述从时钟状态信号(CLK_OK_S)设置有第二上拉电阻。

2.如权利要求1所述的时钟同步系统，其特征在于，所述第一上拉电阻的阻值范围为：1.375KΩ～1.65KΩ,以及所述第二上拉电阻的阻值范围为：1.375KΩ～1.65KΩ，此时，所述背板的板内电源为3.3V。

3.如权利要求2所述的时钟同步系统，其特征在于，所述第一上拉电阻的阻值为：1.5KΩ，以及所述第二上拉电阻的阻值为：1.5KΩ。

4.如权利要求1所述的时钟同步系统，其特征在于，在所述业务单板上，对于所述主时钟状态信号(CLK_OK_M)不设置有上拉电阻；以及，对于所述从时钟状态信号(CLK_OK_S)不设置有上拉电阻。

5.如权利要求1至4中任一项所述的时钟同步系统，其特征在于，所述主时钟板的主时钟信号(CLK_M)通过背板引线输出给所述从时钟板，作为所述从时钟板的主时钟检测信号(CLK_M_slot2),所述从时钟板的从时钟信号(CLK_S)通过背板引线输出给所述主时钟板，作为所述主时钟板的从时钟检测信号(CLK_S_slot1)。

6.如权利要求1所述的时钟同步系统，其特征在于，所述选择电路包括：第一时钟选择电路和第二时钟选择电路，所述第一时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟信号(CLK_M)和从时钟信号(CLK_S)连接，所述第二时钟选择电路的第一输入端和第二输入端分别通过背板上引线与主时钟状态信号(CLK_OK_M)和从时钟状态信号(CLK_OK_S)连接，并且所述第二时钟选择电路的第一输出端与所述第一时钟选择电路中用于时钟选择指示的第三输入端连接；第一时钟选择电路的输出端与PHY芯片的时间戳计数器连接，向所述时间戳计数器输出根据预设选择策略生成的时钟输入信号。

7.如权利要求6所述的时钟同步系统，其特征在于，所述业务单板还包括：本地时钟和数字锁相环，所述数字锁相环的第一输入端连接与所述本地时钟的输出端连接，第二输入端与第一时钟选择电路的输出端连接，第三输入端与输出标识当前是否有可用时钟板的指示信号的第二时钟选择电路的第二输出端连接，所述数字锁相环的输出端与PHY芯片的时钟输入端(CLK)连接。

8.如权利要求7所述的时钟同步系统，其特征在于，所述锁相环为芯片Si5326，其中，引脚16为第一输入端，引脚12为第二输入端，以及引脚21为第三输入端。

9.如权利要求7所述的时钟同步系统，其特征在于，所述本地时钟为：温度补偿型TCXO晶振，频点25MHZ，电压3.3V，精度±1PPM。

10.如权利要求6所述的时钟同步系统，其特征在于，所述业务单板还包括：第一滤波器和第二滤波器，所述第二时钟选择电路的第一输入端通过第一滤波器接收主时钟板输出的主时钟状态信号(CLK_OK_M)，以及第二输入端通过第二滤波器接收从时钟板输出的从时钟状态信号(CLK_OK_S)。

Images