KR19980087059A - 페이즈 로크 루프용 로킹 식별회로 - Google Patents

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Abstract

본 발명은 적어도 2개의 카운터, 및 상기 2개의 카운터의 계수가 공급되는 비교기 장치를 포함하는 페이즈 로크 루프용 로킹 식별 회로에 관한 것이다. 본 발명에 따른 로킹 식별회로는 대칭으로 구성되고, 각각 별도로 카운터 계수를 체크하는 2개의 비교기 장치를 포함한다. 비교기 장치 중 하나에서 카운터 계수의 차가 미리 주어진 한계치를 초과하면, 페이즈 로크 루프는 즉각 로킹되지 않은 상태로 세트되고 카운터 계수가 다시 0에 리셋된다. 본 발명에 따른 로킹 식별회로의 장점은 시간 지연 없이 그리고 비교할 신호의 기준 에지의 상대 위치와 무관하게 주파수 차를 즉각적으로 식별하고 페이즈 로크 루프를 로킹된 또는 로킹되지 않은 상태로 제어한다는 것이다. 또한, 예컨대 수정 파괴시 2개의 클록 중 하나가 입력되지 않는 경우에도 로킹 식별회로가 동작할 수 있다.

Description

페이즈 로크 루프용 로킹 식별회로
본 발명은 적어도 2개의 카운터, 및 상기 2개의 카운터의 계수가 공급되는 비교기 장치를 포함하고, 상기 비교기 장치는 카운터 계수 체크 장치를 포함하며, 상기 카운터 계수 체크 장치는 카운터의 계수를 체크하여 2개의 계수 중 하나가 미리 주어진 최종 값에 이르면 페이즈 로크 루프를 로킹된 상태로 제어하는, 페이즈 로크 루프용 로킹 식별장치에 관한 것이다.
페이즈 로크 루프(PLL, Phase-Locked-Loop)는 입력 신호와 비교 신호 사이의 주파수 차를 조정하기 위해 사용된다. 즉, 페이즈 로크 루프는 비교 신호의 주파수를 입력 신호의 주파수에 따라 제어한다. 비교 신호의 주파수가 직접 페이즈 로크 루프의 출력 주파수로 되거나, 또는 분주기를 통해 일정 비율로 출력 주파수로 된다. 제어 과정을 위해 필요한 에러 신호는 입력 신호와 비교 신호의 위상 차로부터 위상 검출기에 의해 얻어진다.
입력 신호 및 비교 신호의 주파수가 서로 멀리 떨어져 놓이면, 차 주파수가 저역 필터의 통과 범위 밖에 놓이고 페이즈 로크 루프의 발진기(VCO)의 입력에 에러 전압이 발생하지 않는다. 발진기는 프리러닝 주파수로 발진한다. 이 경우 페이즈 로크 루프는 로킹되지 않는다.
그러나, 입력 신호 및 출력 신호의 주파수가 서로 접근하면 차 주파수가 저역 필터의 통과 범위내에 놓인다. 이때, 로킹된 페이즈 로크 루프가 사용된다. 페이즈 로크 루프가 로킹된 상태에 있는지를 식별하는 회로를 로킹 식별 회로 또는 로크 검출기(Lock Detector) 회로라 한다. 이러한 로킹 식별회로는 2진 제어신호를 발생시킨다. 상기 2진 제어신호는 예컨대 페이즈 로크 루프가 로킹되지 않으면 항상 0이고, 페이즈 로크 루프가 로킹되면 1에 접속된다.
도 1은 선행 기술에 따른 페이즈 로크 루프용 로킹 식별회로의 블록 회로도이다. 입력 클록 신호(TA), (TB)는 각각 카운터(ZA), (ZB)에 입력된다. 제 1 입력 신호(TA)는 예컨대 페이즈 로크 루프의 분할된 출력 신호일 수 있다. 제 2 입력 신호(TB)는 예컨대 수정 발진기에 의해 발생되는 기준 신호일 수 있다.
카운터(ZA), (ZB)의 출력에서 계수 신호(CA), (CB)가 인출될 수 있다. 두 카운터(ZA), (ZB)의 계수(CA), (CB)는 비교기 장치(V)에 공급된다. 비교기 장치(V)의 출력에서 로킹 신호(LOCK)가 인출될 수 있다. 리셋 입력(RE)을 통해 카운터(ZA), (ZB)가 0에 리셋될 수 있다.
도 1에 도시된 로킹 식별회로(LD)의 동작을 상세히 설명하면 하기와 같다.
하기에서, 2개의 카운터(ZA), (ZB)는 네거티브 에지로 트리거되는 것으로 가정한다. 그러나, 카운터(ZA), (ZB)는 필요에 따라 포지티브 에지로 트리거될 수도 있다. 카운터(ZA), (ZB)는 입력 신호(TA), (TB)의 클록 주파수에 의해 카운터 계수(CA), (CB)를 검출한다.
2개의 카운터 중 하나, 예컨대 카운터(ZA)가 미리 주어진 최종 값, 예컨대 100에 이르면, 제 1 카운터(ZA)에 입력되는 클록 신호(TA)의 상승 에지가 나타나기 전에, 제 2 카운터(ZB)가 마찬가지로 미리 주어진 값 100에 도달해야 한다. 이 경우에는 비교기 장치(V)가 그것의 출력에 2진 제어신호 LOCK = 1를 발생시키고, 상기 제어 신호는 페이즈 로크 루프를 로킹된 상태로 제어한다. 카운터(ZA), (ZB)의 계수는 하나의 리셋 신호(RESET)를 통해 동시에 리셋된다.
로킹되지 않은 상태에서 2개의 카운터(ZA), (ZB) 중 하나가 미리 주어진 값에 도달된 후에 카운터 계수(CA), (CB)는 예컨대 하나의 클록 주기 이상 차이난다. 이 경우, 비교기 장치가 2진 제어신호 LOCK = 0을 출력함으로써, 페이즈 로크 루프가 로킹되지 않은 상태로 제어된다.
전술한 로킹 식별회로는 통상적으로 예컨대 시스템 리셋에 의해 개략적인 주파수 차를 검출하기 위한 안전 회로로 사용된다.
집적 회로, 특히 고집적 마이크로 프로세서 및 마이크로 콘트롤러에서 전류 절감 모드가 점점 더 요구된다. 이러한 전류 절감 모드는 예컨대 파워-다운 모드이다. 파워-다운 모드에서는 집적 회로 또는 마이크로 프로세서의 기능 유닛이 차단되거나 매우 느려지므로 집적회로 또는 마이크로 프로세서가 흡사 휴지 상태로 된다. 특히, 파워-다운 모드에서는 페이즈 로크 루프가 차단된다. 따라서, 파워-다운 모드의 종료시 로킹 식별회로는 페이즈 로크 루프가 로킹된 상태인지 또는 로킹되지 않은 상태인지를 확실하게 식별해야 한다.
이러한 회로는 주파수 편차가 카운터의 미리 주어진 최종 값에 의해 주어진 카운팅 주기내에 평균적으로 보상되면, 카운터(ZA), (ZB)에 입력된 클록의 적분 가산에 의해 주파수 편차가 나타나지 않기 때문에 문제가 있다. 이것은 특히 미리 주어진 최종 값이 매우 크게 선택된 경우에 그러하다.
예컨대, 미리 주어진 카운팅 주기의 시작시 입력된 2개의 클록 신호 중 하나의 주파수가 변동되면, 페이즈 로크 루프는 2개의 카운터 중 하나가 미리 주어진 최종 값에 이를 때까지 주파수 차에 대해 반응하고 보상한다. 그러나, 주파수 차가 미리 주어진 클록 주기의 종료시에 발생하면, 페이즈 로크 루프는 더이상 그것에 대해 반응하지 않고 주파수 차를 보상하지 않는다.
이 경우, 바람직하지 못한, 소위 불안정한 상태가 발생할 수 있다: 로킹 식별회로의 제어 신호가 LOCK = 0이면, 페이즈 로크 루프는 실제로 로킹되지 않은 상태이다. 그러나, 제어신호가 LOCK = 1이면, 페이즈 로크 루프가 로킹된 상태이거나 또는 로킹되지 않은 상태일 수 있다.
도 1에 따른 로킹 식별회로의 카운터는 입력되는 클록의 네가티브 에지에 의해 클록을 가산한다. 페이즈 로크 루프에 입력된 2개의 클록은 클록 에지 중 하나, 예컨대 네가티브 클록 에지를 서로 일치시키는 방식으로 세트된다. 그러나, 입력되는 PLL-클록의 듀티 팩터가 외부 와이어링의 사용자의 클록 제너레이터에 의존하고 기준 클록의 듀티 팩터가 설정된 PLL-팩터에 의존하기 때문에, 입력되는 PLL-클록의 포지티브 에지가 통상적으로 기준 클록의 포지티브 에지와 일치하지 않는다. 로킹 식별회로의 민감도가 포지티브 및 네가티브 클록 에지의 상대 위치에 의존하기 때문에, 페이즈 로크 루프가 이미 로킹되었음에도 불구하고 그것이 로킹되지 않은 상태로 제어될 수 있다.
본 발명의 목적은 시간 지연 없이 그리고 비교할 신호의 기준 에지의 상대 위치와 무관하게 주파수 차를 즉각적으로 식별하고 페이즈 로크 루프를 지연 없이 로킹된 또는 로킹되지 않은 상태로 제어하는, 페이즈 로크 루프용 로킹 식별회로를 제공하는 것이다. 또한, 예컨대 수정 파괴시 클록 신호 중 적어도 하나가 입력되지 않는 경우에도 로킹 식별회로가 동작할 수 있어야 한다.
도 1은 선행 기술에 따른 페이즈 로크 루프용 로킹 식별회로의 블록 회로도.
도 2는 본 발명에 따른 로킹 식별회로의 블록 회로도.
도 3은 본 발명에 따른 로킹 식별회로의 비교기 장치의 구성을 나타낸 블록 회로도.
도면의 주요 부분에 대한 부호의 설명
AE: 선택 장치 AL: 선택 논리장치
KE: 비교기 LD: 로킹 식별회로
RM: 리셋 매니저 SE: 동기화 장치
SPE: 메모리 장치 V, VA, VB: 비교기 장치
ZA, ZB: 카운터 ZUE: 계수 체크 장치
상기 목적은 본 발명에 따라
- 비교기 장치가 카운터 계수의 차를 연속적으로 검출하고 카운터 계수의 차가 미리 주어진 한계치를 초과하면 페이즈 로크 루프를 로킹되지 않은 상태로 제어하는 비교기를 포함하고,
- 미리 주어진 한계치를 초과하거나 또는 미리 주어진 최종 값에 도달하면, 카운터 계수가 0에 리셋되는 것을 특징으로 하는 페이즈 로크 루프용 로킹 식별회로에 의해 달성된다.
본 발명에 따른 로킹 식별회로에 의해, 두 카운터의 계수가 항상 서로 비교된다. 카운터 계수의 차가 미리 주어진 한계치 보다 크면, 지연 없이 페이즈 로크 루프가 로킹되지 않은 상태로 제어된다. 한계치에 미달되면, 미리 주어진 최종 값에 이를 때까지 카운터 계수의 비교가 반복된다. 미리 주어진 최종 값에 이르면, 2개의 카운터가 리셋 장치에 의해 0에 리셋된다.
따라서, 본 발명에 따른 로킹 식별회로에 의해 주파수 차가 즉각적으로 검출될 수 있고 페이즈 로크 루프가 시간 지연 없이 로킹된 상태로 또는 로킹되지 않은 상태로 세트될 수 있다. 특히 파워-다운 모드를 가진 회로에서는 페이즈 로크 루프의 재접속시 페이즈 로크 루프의 로킹된 상태가 즉각적으로 확실하게 검출되는 것이 매우 중요하다.
미리 주어진 최종 값에 도달했는지의 여부를 체크하는 카운터 계수 체크장치가 비교기 장치에 제공된다. 카운터 계수 체크장치는 바람직하게는 간단한 마스터-슬레이브-플립 플롭으로 구현될 수 있다.
비교기 장치내의 카운터 계수의 차는 비교기에 의해 검출된다. 매우 간단한 실시예에서 상기 비교기는 카운터 계수의 비트를 서로 비교하는 간단한 비교기일 수 있다.
본 발명의 바람직한 개선예에서 로킹 식별회로는 제 1 비교기 장치에 대해 대칭으로 구성된 적어도 하나의 제 2 비교기 장치를 포함한다. 2개의 비교기 장치에서 카운터 계수의 차가 별도로 검출된다. 각각의 비교기 장치는 각각의 카운터에 의해 별도로 트리거된다. 2개의 비교기 장치 중 하나가 예컨대 수정 파괴에 의해 고장나면, 페이즈 로크 루프가 다른 비교기 장치에 의해 지연 없이 로킹되지 않은 상태로 된다.
바람직하게는 클록이 카운터내에서 동일한 클록 에지, 통상적으로 네가티브 기준 클록 에지에 의해 계수된다. 물론, 포지티브 에지로 카운터를 트리거시키는 것도 가능하다.
바람직한 개선예에서 비교기 장치는 불안정한 상태를 피하기 위해 서로 비동기인 카운터 계수 신호를 동기화시키는 동기화 장치를 포함한다. 바람직한 실시예에서 상기 동기화 장치는 간단한 마스터-슬레이브-플립 플롭으로 구현된다. 동기화 시점의 적절한 선택에 의해 LOCK = 1의 경우 불안정한 상태의 포착에 의해 LOCK = 1로부터 LOCK = 0으로의 잘못된 변동이 일어나는 것이 방지된다. 물론, 동기화 장치가 달리 구현될 수 있다.
통상적으로 비교기 장치내에서 매 4개의 클록 후에 카운터 계수의 차가 체크된다. 정확한 분해도가 요구되면, 하나 또는 2개의 클록 후에 카운터 계수의 차가 제어될 수도 있다. 이에 반해, 예컨대 미리 주어진 카운팅 주기가 매우 큰 경우에 카운터 계수의 너무 잦은 체크가 필요 없으면, 4 클록 이상 후에 카운터 계수의 차가 체크될 수도 있다.
2개의 비교기 장치에서 한계치는 통상적으로 2이다. 그러나, 미리 주어진 카운팅 주기가 매우 크게 선택되면, 상기 한계치가 2 보다 크게 선택될 수 있다. 이에 반해 높은 주파수 정확도를 검출하기 위해 매우 미세한 분해도가 요구되면, 한계치가 보다 작은 값을 가질 수 있다.
통상적으로 미리 주어진 한계치는 적어도 2개의 클록이거나, 또는 미리 주어진 최종 값에 의해 주어진 카운팅 주기 보다 적어도 팩터 100 정도 작다.
본 발명의 바람직한 실시예에서 미리 주어진 최종 값 및 미리 주어진 한계치는 사용예에 의해 외부에서 프로그램 제어되어 세팅될 수 있다. 이로 인해, 로킹 식별회로를 필요에 따라 세트시킬 수 있다. 게다가, 미리 주어진 최종 값 및 미리 주어진 한계치가 로킹 신호의 파형에 따라 형성될 수 있다. 예컨대, LOCK = 0에 대한 미리 주어진 한계치는 2이고, 로킹된 상태에서는 4이다. 상기 히스테리시스는 부가로 로킹 식별회로가 로킹되지 않은 상태로부터 로킹된 상태로 변동된 후에 페이즈 로크 루프의 오버 슈트에 대해 민감하게 반응하고 단시간 동안에 다시 로킹되지 않은 상태로 되돌아 감으로써, 페이즈 로크 루프를 포함하는 시스템이 이것을 경우에 따라 페이즈 로크 루프의 고장으로 해석하고 페이즈 로크 루프를 정지시키는 것을 방지한다.
카운터의 계수는 통상적으로 리셋 매니저에 의해 리셋된다. 바람직한 실시예에서 상기 리셋 매니저는 매우 짧은 지연 시간을 갖는다. 리셋 매니저는 논리 OR 게이트로 특히 간단히 구현될 수 있다.
본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명하면 하기와 같다.
도 2는 본 발명에 따른 페이즈 로크 루프용 로킹 식별회로(LD)의 블록 회로도이다.
로킹 식별회로(LD)는 제 1 및 제 2 카운터(ZA), (ZB)를 포함한다. 제 1 입력 클록 신호(TA)가 제 1 카운터(ZA)에 입력된다. 제 2 입력 클록 신호(TB)가 제 2 카운터(ZB)에 입력된다. 제 1 입력 클록 신호(TA)는 예컨대 페이즈 로크 루프의 분할된 출력 클록 신호일 수 있다. 제 2 입력 클록 신호(TB)는 예컨대 수정 발진기에 의해 발생되는 기준 클록 신호이다. 2개의 입력 클록 신호(TA), (TB)는 각각 카운터(ZA), (ZB)의 클록 입력(CLK)에 결합된다.
2개의 카운터(ZA), (ZB)는 분할된 PLL-출력 클록 신호 또는 기준 클록 신호의 클록을 계수한다. 본 실시예에서는 페이즈 로크 루프가 입력된 2개의 클록 신호(TA), (TB)의 네거티브 기준 에지가 서로 일치하도록 설계되기 때문에, 카운터(ZA), (ZB)가 네커티브 에지로 트리거된다.
카운터(ZA), (ZB)의 출력에서 각각 계수 신호(CA), (CB)가 인출될 수 있다. 2개의 카운터(ZA), (ZB) 다음에 2개의 비교기 장치(VA), (VB)가 접속된다. 2개의 카운터(ZA), (ZB)의 계수(CA), (CB)는 각각 2개의 비교기 장치(VA), (VB)에 공급된다. 부가로 비교기 장치(VA), (VB)는 각각의 카운터(ZA), (ZB)의 마스터-슬레이브-제어 신호(MS_A), (MS_B)에 의해 트리거된다. 마스터-슬레이브-제어 신호(MS_A), (MS_B)는 카운터(ZA), (ZB)에서 클록 신호(TA), (TB)로부터 발생된다.
비교기 장치(VA), (VB)의 제 1 출력에서 각각 하나의 로킹 신호(LOCK_A), (LOCK_B)가 인출된다. 로킹 신호(LOCK_A), (LOCK_B)는 선택장치(AE)에 공급된다. 선택장치(AE)는 페이즈 로크 루프를 로킹된 또는 로킹되지 않은 상태로 제어하는 또다른 로킹 신호(LOCK)를 발생시킨다. 선택장치(AE)는 논리 AND 게이트에 의해 간단한 방식으로 구현될 수 있다.
비교기 장치(VA), (VB)의 제 2 출력에서 리셋 신호(RESET_A), (RESET_B)가 인출될 수 있다. 리셋 신호(RESET_A), (RESET_B)는 리셋 매니저(RM)에 공급된다. 리셋 매니저(RM)의 출력측에서 카운터(ZA), (ZB)의 리셋-입력(RE)에 결합되는 리셋 신호(RESET)가 발생된다. 리셋 신호(RESET)에 의해 카운터(ZA), (ZB)의 계수(CA), (CB)가 0에 리셋된다. 리셋-매니저(RM)는 통상적으로 매우 짧은 지연 시간을 갖는다. 매우 통상적이고 간단한 실시예에서 상기 리셋 매니저는 간단한 OR-게이트로 구현될 수 있다.
도 3은 도 2의 본 발명에 따른 로킹 식별회로의 비교기 장치(VA)의 구성을 나타낸다. 도 2와 동일한 구성 부분은 동일한 도면 부호를 갖는다.
도시된 실시예에서 제 1 및 제 2 클록 카운터(ZA), (ZB)의 계수(CA), (CB)가 비교기(KE)에 입력된다. 비교기(KE)는 예컨대 카운터 계수(CA), (CB)의 비트를 서로 비교하는 간단한 비교기로 구현될 수 있다. 비교기(KE)의 출력신호(UNSYNC)는 동기화 장치(SE)에 공급된다.
동기화 장치(SE)는 제 1 카운터(ZA)에 의해 발생되는 제어 신호(MS_A)에 의해 제어된다. 동기화 장치(SE)의 출력에서 출력신호(SYNC)가 인출될 수 있다.
부가로, 제 1 클록 카운터(ZA)의 계수(CA)가 계수 체크 장치(ZU)에 공급된다. 계수 체크 장치(ZU)는 제 1 클록 카운터(ZA)의 계수(CA)가 미리 주어진 최종 값에 도달했는지의 여부를 체크한다. 계수 체크 장치(ZU) 및 동기화 장치(SE)의 출력 신호는 메모리 장치(SPE)에 공급된다. 메모리 장치(SPE)는 최후의 로킹 조건을 저장한다. 메모리 장치(SPE)는 통상적으로 RS-플립 플롭으로 구현될 수 있다. 메모리 장치(SPE)의 출력에서 로킹 신호(LOCK_A)가 인출될 수 있고, 상기 로킹 신호(LOCK_A)는 선택장치(AE)에 공급된다.
카운터 계수 신호(CA), 동기화 장치(SE)의 출력신호(SYNC) 및 계수 체크 장치(ZU)의 출력신호는 제 2 선택 논리 장치(AL)에 공급된다. 선택 논리 장치(AL)의 출력에서 리셋 신호(RESET_A)가 인출될 수 있다. 선택 논리 장치(AL)는 예컨대 서로 결선된 AND 게이트 및 NOR 게이트로 형성될 수 있다.
도 3에 따른 비교기 장치(VA)는 부가로 리셋 입력(RESET) 및 슬립 입력(SLEEP)을 포함한다. 리셋-입력(RESET)을 통해 동기화 장치(SE) 및 계수 체크 장치(ZU)의 MS-플립 플롭이 리셋된다. 슬립 입력(SLEEP)을 통해 비교기 장치(VA)가 파워-다운 모드로 스위칭되거나, 또는 파워-다운 모드로부터 스위칭-온 상태로 스위칭될 수 있다.
로킹 식별 회로(LD)는 하기와 같이 동작한다:
카운팅 과정 동안 계수(CA), (CB)의 차가 미리 주어진 한계치 보다 크면, 비교기 장치(VA), (VB)의 두 출력에서 로킹 신호(LOCK_A), (LOCK_B)가 동일하게 0이다. 따라서, 선택장치(AE)의 출력에 있는 로킹 신호(LOCK)가 LOCK = 0 이 된다. 페이즈 로크 루프는 로킹되지 않은 상태로 세트된다.
동시에, 선택 논리 장치(AL)를 통해 리셋 신호(RESET_A), (RESET_B)가 발생되고, 상기 리셋 신호(RESET_A), (RESET_B)는 리셋-매니저(RM)를 통해 카운터(ZA), (ZB)의 계수(CA), (CB)를 0에 리셋시킨다.
그러나 카운팅 과정 동안 계수(CA), (CB)의 차가 미리 주어진 한계치 보다 작으면, 카운팅 과정 및 계수(CA), (CB) 차의 체크는, 카운터(ZA), (ZB) 중 하나가 미리 주어진 최종 값에 이를 때까지 계속된다. 미리 주어진 한계치에 이르는 것은 계수 체크 장치(ZU)에 의해 체크된다. 이 경우에는 비교기 장치(VA), (VB)가 동일하게 1인 로킹 신호(LOCK_A), (LOCK_B)를 발생시킨다. 선택장치(AE)의 출력에 있는 로킹 신호(LOCK)는 LOCK = 1이 된다. 동시에 선택 논리 장치(AL) 및 리셋 매니저(RM)를 통해 카운터 계수(CA), (CB)가 0에 리셋된다.
본 실시예에서 미리 주어진 한계치는 2 클록으로 가정한다. 보다 정확한 분해도가 요구되면, 미리 주어진 한계치가 1 클록일 수도 있다. 물론, 미리 주어진 최종 값에 의해 결정되는 미리 주어진 카운팅 지속시간이 매우 크게 선택될 수도 있다. 이 경우 또는 부정확도가 낮은 경우에는, 2 클록 보다 큰 한계치도 가능하다.
도 2 및 3에 따른 개별 기능블록, 즉 로킹 식별 회로(LD) 및 비교기 장치(VA), (VB)의 동작을 설명하면 하기와 같다.
도시된 실시예에서 카운터(ZA), (ZB)는 비동기 리셋을 가진 비트 클록 카운터이다. 카운터는 마스터-슬레이브 레지스터 및 업 카운터를 포함한다. 카운터(ZA), (ZB)의 출력에서는 실제 카운터 계수(CA), (CB)를 가진 신호가 인출될 수 있다. 페이즈 로크 루프에 의해 분할된 출력 신호가 제 1 카운터(ZA)에 입력된다. 예컨대, 수정 발진기에 의해 발생되는 기준 클록이 제 2 카운터(ZB)에 입력된다. 2개의 카운터(ZA), (ZB)는 디자인면에서 통상적으로 동일한 구성을 갖는다.
부가로 카운터(ZA), (ZB)에 클록 발생장치가 제공될 수 있다. 클록 발생장치는 입력된 클록 신호(TA), (TB)로부터 포지티브 및 네거티브 기준 에지를 가진 중첩되지 않는 클록 신호를 발생시킨다. 본 실시예에서 상기 클록 신호는 마스터-슬레이브 제어 신호(MS-A), (MS_B)이다. 그러나, 클록 발생 장치가 반드시 카운터(ZA), (ZB)에 제공되어야 하는 것은 아니며, 외부에도 구현될 수 있다. 2개의 카운터(ZA), (ZB)에 따라 클록 발생장치가 디자인면에서 동일한 구성을 갖는다.
리셋 매니저(RM)는 입력된 2개 리셋 신호(RESET_A), (RESET_B)를 접속시킨다. 리셋 매니저(RM)는 출력에 하나의 공통 리셋 신호(RESET)를 발생시키는 논리 OR-게이트로 구성된다. 상기 리셋 신호(RESET)는 카운터(ZA), (ZB)의 리셋 입력(RE)에 결합된다. 리셋 신호(RESET)를 통해 2개의 카운터(ZA), (ZB)가 0에 리셋된다. 카운터(ZA), (ZB)가 0에 리셋된 후에, 리셋 매니저(RM)가 마찬가지로 리셋되고 리셋 신호(RESET)가 인액티브로 세트된다.
로킹 식별회로(LD)의 대칭 구성에 의해, 예컨대 수정 파괴로 인해 클록이 입력되지 않는 경우 로킹 식별회로(LD)의 기능이 유지되고 페이즈 로크 루프가 즉각적으로 로킹되지 않은 상태로 제어된다. 그리고 나서, 페이즈 로크 루프는 비상 클록에 의해 다시 작동될 수 있다.
동기화 장치(SE)는 비동기 비교기 출력신호(UNSYNC)를 동기화시킨다. 이 경우 제어 신호가 동기화 장치(SE)의 제어 입력에 결합된다. 상기 제어 신호는 2개의 입력 클록 신호(TA), (TB)가 서로 동기로 동작하는 시점에만 동기화 장치(SE)를 접속시킨다. 이렇게 함으로써, 불안정 상태가 피해질 수 있다. 따라서, 동기화 장치(SE)의 출력에서 2개의 입력 클록 신호(TA), (TB)에 대해 동기인 출력 신호(SYNC)가 인출될 수 있다.
슬립-단자(SEEP)를 통해 로킹 식별회로(LD)의 차단에 의해 일정 상태가 주어질 수 있다. 이것은 특히 회로의 테스트시 중요하다.
파워-다운 모드에서 페이즈 로크 루프가 차단됨으로써 로킹되지 않는다. 페이즈 로크 루프가 다시 접속되면, 페이즈 로크 루프가 기준 클록을 설정 주파수로 조절하기 시작한다. 본 발명에 따른 로킹 식별회로에 의해, 요구되는 정확도의 범위로 제어과정이 종료될 때야 비로소 페이즈 로크 루프가 로킹된 상태에 세트되는 것이 보장된다.
로킹 식별회로의 미리 주어진 한계치의 선택에 의해, 로킹 조건을 바람직하게 선택할 수 있고, 예컨대 미리 주어진 큰 한계치에 의한 과도 현상시 페이즈 로크 루프의 실제적인 오버슈트가 피해질 수 있다. 따라서, 주파수의 오버슈트가 예상되지 않는 페이즈 로크 루프의 정상 동작시, 보다 적은 한계치가 세트될 수 있다.
미리 주어진 한계치를 외부에서 세트시키는 것이 특히 바람직하다. 이로 인해 사용자가 필요에 따라 또는 분해도에 따라 상기 한계치를 자유로이 선택하는 것이 가능해진다. 또한, 미리 주어진 최종 값에 의해 결정되는 클록 주기도 마찬가지로 외부에서 세트시키는 것이 바람직하다.
본 발명에 따른 로킹 식별회로(LD)는 아날로그 페이즈 로크 루프 및 디지탈 페이즈 로크 루프에 사용될 수 있다. 아날로그 페이즈 로크 루프의 경우에는 아날로그 신호를 디지탈 신호로 변환시키는 매칭 메카니즘이 로킹 식별회로에 제공되어야 한다.
본 발명에 따른 로킹 식별회로는 시간 지연 없이 그리고 비교할 신호의 기준 에지의 상대 위치와 무관하게 주파수 차를 즉각적으로 식별하고 페이즈 로크 루프를 지연 없이 로킹된 또는 로킹되지 않은 상태로 제어한다.

Claims (10)

  1. 적어도 2개의 카운터(ZA, ZB), 및 상기 2개의 카운터(ZA, ZB)의 계수(CA, CB)가 공급되는 비교기 장치(VA)를 포함하고, 상기 비교기 장치(VA)는 카운터 계수 체크 장치(ZUE)를 포함하며, 상기 카운터 계수 체크 장치는 카운터의 계수(CA, CB)를 체크하여 2개의 계수(CA, CB) 중 하나가 미리 주어진 최종 값에 이르면 페이즈 로크 루프를 로킹된 상태로 제어하는, 페이즈 로크 루프용 로킹 식별회로에 있어서,
    - 비교기 장치(VA)가 카운터 계수(CA, CB)의 차를 연속적으로 검출하고 카운터 계수의 차가 미리 주어진 한계치를 초과하면 페이즈 로크 루프를 로킹되지 않은 상태로 제어하는 비교기(KE)를 포함하고,
    - 미리 주어진 한계치를 초과하거나 또는 미리 주어진 최종 값에 도달하면, 카운터 계수(CA, CB)가 0에 리셋되는 것을 특징으로 하는 로킹 식별회로.
  2. 제 1항에 있어서, 입력 클록 신호(TA, TB)와 관련해서 제 1 비교기 장치(VA)에 대해 대칭으로 구성된 적어도 하나의 부가 비교기 장치(VB)가 제공되고, 제 1 및 제 2 카운터(ZA, ZB)의 계수(CA, CB)가 각각의 비교기 장치(VA, VB)에 공급되며, 각각의 비교기 장치(VA, VB)는 각각 하나의 상이한 제어 신호(MS_A, MS_B)에 의해 별도로 제어되는 것을 특징으로 하는 로킹 식별회로.
  3. 제 1항 또는 2항에 있어서, 각각의 카운터(ZA, ZB)가 입력되는 클록 신호(TA, TB)의 동일한 기준 에지에 의해 카운터 계수(CA, CB)를 검출하는 것을 특징으로 하는 로킹 식별회로.
  4. 제 1항 또는 2항에 있어서, 카운터(ZA, ZB)가 에지로 트리거되는 것을 특징으로 하는 로킹 식별회로.
  5. 제 1항 또는 2항에 있어서, 각각의 비교기 장치가 카운터 계수 신호를 동기화시키는 동기화 장치(SE)를 각각 포함하는 것을 특징으로 하는 로킹 식별회로.
  6. 제 1항 또는 2항에 있어서, 비교기 장치(VA, VB)가 4개의 클록 후에 카운터 계수(CA, CB)의 차를 체크하는 것을 특징으로 하는 로킹 식별회로.
  7. 제 1항 또는 2항에 있어서, 미리 주어진 한계치가 2 보다 큰 것을 특징으로 하는 로킹 식별회로.
  8. 제 1항 또는 2항에 있어서, 미리 주어진 한계치가 미리 주어진 최종 값 보다 적어도 팩터 100 정도 더 큰 것을 특징으로 하는 로킹 식별회로.
  9. 제 1항 또는 2항에 있어서, 미리 주어진 최종 값 및/또는 미리 주어진 한계치가 세트가능한 것을 특징으로 하는 로킹 식별회로.
  10. 제 1항 또는 2항에 있어서, 클록 카운터(ZA, ZB)의 계수(CA, CB)가 리셋 매니저(RM)에 의해 리셋되는 것을 특징으로 하는 로킹 식별회로.
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