CN112015229B - 一种可使用调试器实现芯片内部时钟校准的电路 - Google Patents

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张雷
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Abstract

本发明公开了一种可使用调试器实现芯片内部时钟校准的电路，由位于芯片内部的电路部分和位于芯片外部的调试器组成，电路部分包括校准使能和序列控制器、时钟计数器和数据比较器，时钟计数器通过一个选择器与多个时钟发生器相连接，时钟计数器还与数据比较器相连接，数据比较器与二分法控制器相连接；本发明的有益效果为：1、可以同时满足用户和芯片生产厂对芯片内部时钟校准的需求；2、纯数字逻辑的硬件实现，在芯片设计中易于实现和集成；3、使用硬件自动校准的方式，无需额外的软件参与，能够在更短的时间内完成对芯片时钟更高精度的校准；4、可以完成对难以输出到芯片端口的高频时钟的校准。

Description

一种可使用调试器实现芯片内部时钟校准的电路
技术领域
本发明涉及芯片调试技术，具体是一种可使用调试器实现芯片内部时钟校准的电路及方案。
背景技术
在芯片的开发应用领域中，芯片内部的时钟通常在出厂测试时进行校准。但在芯片出厂之后，用户却很不方便对其进行重新校准。原因是在通常的应用场合，没有外部基准时钟可用于芯片内部时钟微调，也没有从芯片输出到外部接口的时钟检测端口。
现有的芯片内部时钟校准方案:在芯片的开发和应用领域，尤其是MCU/MPU/DSP等存在CPU和调试口的芯片中，大多数的内部时钟并不接到外部端口，所以时钟的微调通常只能在测试机上进行，通过测试机给出芯片内部时钟校准所需要的基准时钟；比如下图1就是一种比较典型的测试机校准芯片内部频率的方案。
但存在的问题：1、这种时钟信号的校准方案，需要测试机来提供基准时钟，本身成本很高，而且用户难以实现。但在芯片的实际应用中，因为环境温度和噪声的差异可能会造成芯片的内部时钟产生频率偏差，或者因为不同的应用需求，可能需要用户重新调节芯片的内部时钟频率；2、在芯片设计中没有专用的时钟校准电路，不能进行快速和准确的校准。
发明内容
本发明的目的在于提供一种可使用调试器实现芯片内部时钟校准的电路及方案，以解决上述背景技术中提出的问题。
为实现上述目的，本发明提供如下技术方案：
一种可使用调试器实现芯片内部时钟校准的电路及方案，由位于芯片内部的电路部分和位于芯片外部的调试器组成，电路部分包括校准使能和序列控制器、时钟计数器和数据比较器，时钟计数器通过一个选择器与多个时钟发生器相连接，时钟计数器还与数据比较器相连接，数据比较器与二分法控制器相连接，所述数据比较器还连接有目标值存储器，所述校准使能和序列控制器同样与二分法控制器相连接，校准使能和序列控制器还与时钟计数器相连接，在芯片顶层设有调试器接口，调试器接口与一个选择器对接，与调试器接口连接的选择器连接有校准端口和调试端口，校准端口与时钟计数器相连接，同时校准端口还与校准使能和序列控制器相连接。
所述调试端口还连接有CPU，CPU外接系统总线；每个时钟发生器均连接有一个与其向对应的校准位寄存器，校准位寄存器与二分法控制器相连接。
作为本发明的优选方案：所述调试器具有双接口SWD和JTAG。
与现有技术相比，本发明的有益效果是：1、可以同时满足用户和芯片生产厂对芯片内部时钟校准的需求；
2、纯数字逻辑的硬件实现，在芯片设计中易于实现和集成；
3、使用硬件自动校准的方式，无需额外的软件参与，能够在更短的时间内完成对芯片时钟更高精度的校准；
4、可以完成对难以输出到芯片端口的高频时钟的校准。
附图说明
图1为现有技术中校准方案的电路原理图。
图2为本发明的电路原理图。
图3为本发明中调试器在校准模式下的工作过程图。
图4为本发明电路进行校准时的算法方式流程图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
实施例1：
请参阅图2，一种可使用调试器实现芯片内部时钟校准的电路及方案，由位于芯片内部的电路部分和位于芯片外部的调试器组成，电路部分包括校准使能和序列控制器、时钟计数器和数据比较器，时钟计数器通过一个选择器与多个时钟发生器相连接，时钟计数器还与数据比较器相连接，数据比较器与二分法控制器相连接，所述数据比较器还连接有目标值存储器，所述校准使能和序列控制器同样与二分法控制器相连接，校准使能和序列控制器还与时钟计数器相连接，在芯片顶层设有调试器接口，调试器接口与一个选择器对接，与调试器接口连接的选择器连接有校准端口和调试端口，校准端口与时钟计数器相连接，同时校准端口还与校准使能和序列控制器相连接。
具体的，所述调试端口还连接有CPU，CPU外接系统总线。
在芯片的正常工作状态下，外部调试器连接芯片的调试端口用来通过CPU来完成对芯片运行和记忆操作等调试；外部调试器可以通过调试端口去写校准电路的寄存器来完成校准时钟源的选择、校准位数(代表校准精度)的设定、根据校准时输入的100us脉宽来设定校准时钟目标值，最后通过设定校准使能来完成校准准备工作并切换调试器端口到校准端口上开始校准操作。
在校准过程中，电路通过校准使能和序列控制器来检测输入的100us高脉冲序列来产生校准序列，通过二分法控制器来完成每一个校准位的校准，因此校准位的个数应该和输入的100us高脉冲的个数相一致。
进一步的，每个时钟发生器均连接有一个与其向对应的校准位寄存器，校准位寄存器与二分法控制器相连接。
例如，如果某个内部时钟的校准位是8bit，则在校准的时候设定校准次数是8次，并从校准端口输出8个100us高脉冲来完成二分法校准，其算法如图4所示。
实施例2：
在实施例1的基础之上，所述调试器具有双接口SWD和JTAG，能够满足调试器在驱动上支持校准模式的切换，并能够在调试器的时钟端口产生100us的高脉宽序列，同时检测调试器的数据端口来判断校准的状态，如图3所示，为调试器在校准模式下的工作状态。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (5)

1.一种可使用调试器实现芯片内部时钟校准的电路，其特征在于，由位于芯片内部的电路部分和位于芯片外部的调试器组成，电路部分包括校准使能和序列控制器、时钟计数器和数据比较器，时钟计数器通过一个选择器与多个时钟发生器相连接，时钟计数器还与数据比较器相连接，数据比较器与二分法控制器相连接，所述校准使能和序列控制器同样与二分法控制器相连接，校准使能和序列控制器还与时钟计数器相连接，在芯片顶层设有调试器接口，调试器接口与一个选择器对接，与调试器接口连接的选择器连接有校准端口和调试端口，校准端口与时钟计数器相连接，同时校准端口还与校准使能和序列控制器相连接；每个所述时钟发生器均连接有一个与其向对应的校准位寄存器，校准位寄存器与二分法控制器相连接。
2.根据权利要求1所述的一种可使用调试器实现芯片内部时钟校准的电路，其特征在于，所述数据比较器还连接有目标值存储器。
3.根据权利要求1所述的一种可使用调试器实现芯片内部时钟校准的电路，其特征在于，所述调试端口还连接有CPU。
4.根据权利要求3所述的一种可使用调试器实现芯片内部时钟校准的电路，其特征在于，所述CPU外接系统总线。
5.根据权利要求1或2或3所述的一种可使用调试器实现芯片内部时钟校准的电路，其特征在于，所述调试器具有双接口SWD和JTAG。
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