TWI427307B - 晶粒的可組態化製程變異監控電路及其監控方法 - Google Patents

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Description

晶粒的可組態化製程變異監控電路及其監控方法
本發明係關於一種製程變異的監控電路，特別是關於一種在晶粒階段監控製程變異的可組態化監控電路及其方法。
當CMOS製程發展進入奈米等級後，產品良率因製程變異(process variation)受到的影響變得越來越大，而這也增加了良率提升(yield ramp-up)的難度。目前遇到low yield問題只能靠電路設計自動化的工具供應商(Electronic Design Automation Vendor；EDA Vendor)所提供的缺陷診斷工具(defect diagnosis tool)來診斷缺陷位置(defect location)。一般以靜態錯誤模型(static fault model)進行診斷，但這種模型的主要功能是尋找因製程儀器造成的固定性缺陷，無法模擬由製程變異造成的影響。
現有獲取製程資訊的一種方式是由晶圓廠在每一片晶圓的切割溝槽區域內設置測試鍵(test key)，藉以收集製程相關資訊，然而基於面積成本的考量，每片晶圓中所擺放的測試鍵是很有限的，無法得到全面性的資訊，而且這些測試鍵無法保留到切割階段後，後因此仍需另循途徑取得更多的製程資訊，以提升後續的診斷或除錯能力，才能有效提升良率。
還有一種方式是在晶片(chip)中內建監控電路(monitor)，但這些監控電路為獲得高精確度，大多設計為類比電路，類比電路的架構與數位電路不同，且因為客制化的設計，類比電路能夠承受更大的製程變異，無法清楚反映製程變異對數位電路造成的影響。
在晶圓回廠後，通常會需要對良率做分析以了解目前製程狀況，一種常見的分析做法是使用晶圓地圖(wafer map)來了解製程狀況，這種做法需對每個測試鍵做量測，然而在CP/FT量產測試環境時使用的是造價昂貴的測試機台，測試時間必須壓縮以免浪費測試成本，這種做法的測試時間長，因此測試成本高昂。
現有的製程資訊收集方式因為必須靠量測儀器或測試機台來量取訊號參數，因此不僅需要高階的量測儀器，且有可能機台本身會導入更大的誤差，此外由於IC元件隨著製程進步不斷縮小，同時速度也不斷提升，此時金屬繞線(wire)所造成的延遲(delay)相對的就會變的明顯，因此金屬繞線的變化對電路速度的影響已不容忽視，但現有方法卻無法量測金屬繞線的變異，造成診斷功能不佳等等的問題。
本發明的目的之一，在於提出一種晶粒的可組態化製程變異監控電路。
本發明的目的之一，在於提出一種晶粒的可組態化製程變異監控方法。
根據本發明，一種晶粒的可組態化製程變異監控電路，包括一環形震盪器，該環形震盪器包括複數個第一標準胞元、複數個第二標準胞元以及複數個多工器，根據一選擇訊號以一第一模式或一第二模式產生一震盪訊號；一除頻器耦接該環形震盪器，以一除頻倍數除頻該震盪訊號，產生一除頻訊號；以及一頻率偵測器耦接該除頻器，藉由一基本時脈計數該除頻訊號的週期，產生一輸出計數值；其中，該輸出計數值與該晶粒的製程變異有關。
根據本發明，一種晶粒的可組態化製程變異監控方法，包括下列步驟：根據一選擇訊號將一環形震盪器切換以一第一模式或一第二模式產生一震盪訊號；以一除頻倍數除頻該震盪訊號，產生一除頻訊號；以及藉由一基本時脈計數該除頻訊號的週期，產生一輸出計數值；其中，該環形震盪器包括複數個第一標準胞元、複數個第二標準胞元以及複數個多工器，且該輸出計數值與該晶粒的製程變異有關。
本發明提出一種可設置於晶粒內的可組態化製程變異監控電路及其監控方法，以全數位電路設計監控電路，完整呈現數位電路所承受的製程變異以便進行後續診斷，並藉由可組態化之設定，進一步配合量產測試時的時間需求，快速篩選掉體質不佳或受到製程負面影響較大的晶粒，同時維持高辨識能力。
第一圖係根據本發明第一實施例的方塊圖，環形震盪器102包含複數條由不同標準胞元(standard cell)串聯構成的震盪路徑，根據路徑選擇訊號ro_sel，可組態化的經由不同震盪路徑產生出震盪訊號SF ，除頻器104根據輸入指令prog_code對震盪訊號SF 進行除頻，將高頻的震盪訊號SF 轉成低頻的除頻訊號SD ，頻率偵測器106再藉由時脈訊號dss_clk偵測除頻訊號SD 的週期，產生計數值count_out。製程變異監控電路100可設置於晶粒中的任何地方，較佳者，設置於時序關鍵(timing critical)或電源關鍵(power critical)區域。
參照第二圖之環形震盪器一實施例的電路圖，由多組環形震盪路徑組成，此處以四組為例。而每一組震盪路徑都是由同一種標準胞元組成，並設計為可組態化的架構，以提供單獨循環模式及混合循環模式。該些標準胞元係指晶圓廠所提供之標準邏輯單元，例如反及閘(NAND gate)和反或閘(NOR gate)等，在本實施例中，第一路徑RO1係由反及閘構成之複數個反向器NAND2串聯組成，並經由多工器1024耦接在選擇控制電路1022和或閘(OR gate)1028之間，第三路徑RO3亦同；第二路徑RO2是由反或閘構成之複數個反向器NOR2串聯組成，經由多工器1025耦接在選擇控制電路1022和或閘1028之間，第四路徑RO4亦同；選擇控制電路1022根據選擇訊號ro_sel，在不同模式下產生路徑致能訊號ro_en0~ro_en3以及多工致能訊號wsort_en，例如在單一胞元模式(single-cell type mode)下致能第一路徑RO1、第二路徑RO2、第三路徑RO3或第四路徑RO4，以透過或閘1028輸出以不同路徑產生之震盪時脈ro_clock，即第一圖所示之震盪訊號SF ，再由頻率偵測器106產生對應到各路徑的四個計數值；在一混合胞元模式(mixed-cell type mode)下，則藉由路徑致能訊號ro_en0~ro_en3致能第一路徑RO1、第二路徑RO2、第三路徑RO3以及第四路徑RO4，並藉由多工致能訊號wsort_en切換多工器1024~1027以改變震盪路徑，經由第一路徑RO1~第四路徑RO4在或閘1028的輸出端輸出一混合多種胞元特性之震盪時脈ro_clock。其他實施例中，或閘1028可以多工器實現。
在不同模式下產生出之震盪訊號SF 及其計數值可以不同方式做運用，例如單一胞元模式下產生之計數值所包含的製程變異特性較單純，透過第一路徑RO1產生之計數值只應與反及閘的製程變異相關，因此可根據標準胞元庫(standard cell library)所提供之反及閘的資料，例如每一反及閘所造成之延遲，對除頻器104做適當的除頻倍率設定後，將頻率偵測器106產生的計數值與預期結果相比較，而判斷出計數值表現出的延遲程度是否在可容許的範圍內，因此能提供不同胞元在同一製程下發生的變異相關資訊，在除錯(debug)或診斷(diagnosis)階段可以提供詳盡的資訊，以診斷階段為例，通常會有比較寬裕的時間來做量測，需要的是有辨識能力的資訊，以判斷低良率的問題是來自於製程、電路設計還是設計過程中的瑕疵，因此在診斷階段時可以將第一圖所示之製程變異監控電路切換到單一胞元模式，以便區分是否有發生胞元相關(cell-dependent)或元件相關(device-dependent)變異。
本實施例還將第一路徑RO1與第三路徑RO3設計為採用相同標準胞元，因此第一路徑RO1與第三路徑RO3所產生之計數值可用以互相比對，據此收集與製程穩定度相關的資訊。混合胞元模式下產生之計數值混合了多種標準胞元的特性，因此無法提供詳盡的製程變異資訊，但這個模式可以迅速產生出包含不同標準胞元特性的震盪訊號，因而適合在有時間壓力的情況下，例如量產測試階段，迅速判斷晶粒的好壞，做為篩選晶粒的一個標準。
在其他實施例中，單一胞元模式可以不同順序循環，例如先以第一路徑RO1輸出震盪時脈ro_clock，接著以第三路徑RO3輸出震盪時脈，接著回到第二路徑RO2等等；混合胞元模式亦可有各種變化，例如僅經由第一路徑RO1以及第二路徑RO2輸出震盪時脈ro_clock。
這些標準胞元應有的時序(timing)、功率(power)、延遲(delay)以及雜訊等特性資料可由晶圓廠提供之標準胞元庫得知，因此，輸入指令prog_code即根據所選擇之路徑並參考標準胞元庫來決定，使除頻器104以不同的除頻倍率對震盪訊號SF 進行除頻，使時脈訊號dss_clk得以正確對除頻訊號SD 的週期進行計數，獲得良好的分辨率(resolution)。
第三圖係根據本發明之製程變異監控電路另一實施例的方塊圖，在製程變異監控電路100a中，環形震盪器102a具有複數條震盪路徑，可藉由路徑選擇訊號ro_sel以及繞線選擇訊號wire_sel做選擇而切換震盪訊號SF 的產生路徑，除頻器104將震盪訊號SF 除頻為訊號SD 後，由頻率偵測器106產生輸出計數值count_out，比較電路108將輸出計數值count_out與標準計數值golden_value相比較，據以產生篩選訊號wsort_go。由於在CP/FT量產測試環境使用的是造價昂貴的測試機台，測試時間必須盡可能壓縮以降低測試成本，因此，在CP/FT量產測試時可選用混合胞元模式以減少量測次數，將量測產生之輸出計數值count_out與期望的標準計數值golden_value比較，直接輸出篩選訊號wsort_go，將當前受測的IC分級，例如當輸出計數值count_out大於標準計數值golden_value時，就淘汰受測晶粒。標準計數值golden_value可透過設定電路110決定，設定電路110可包括一使用者介面，供使用者自行設定標準計數值golden_value，亦可以在IC設計的佈局模擬(Post-layout simulation)階段就先完成一查找表並儲存在設定電路110內，設定電路110即可根據當前所選擇之模式以及路徑，自該查找表選擇對應的標準計數值golden_value，以提供給比較電路108。在其他實施例中，還可以設計多組標準計數值，以對受測晶粒做更精準的分級。
第四圖係環形震盪器102a的內部架構圖，與第二圖所示之環形震盪器102相比，環形震盪器102a中的第一路徑ROL1包括了複數個由反及閘構成之反向器NAND2、長繞線路徑WL 、正常繞線路徑WN 以及三個多工器1024a，第二路徑ROL2、第三路徑ROL3以及第四路徑ROL4亦分別包括了長繞線路徑、短繞線路徑及其對應的多工器，為避免圖式過於雜亂，因此僅對第一路徑ROL1加入標號。本實施例提出之環形震盪器102a共有八種震盪路徑，因此，根據路徑選擇訊號ro_sel以及繞線選擇訊號wire_sel之設定，選擇控制電路1022藉由路徑致能訊號ro_en0~ro_en3致能不同路徑，並配合多工致能訊號wsort_en以及繞線選擇訊號wire_sel，在單一胞元模式和混合胞元模式下，進一步選擇以長繞線模式或正常繞線模式輸出震盪時脈ro_clock，例如當路徑致能訊號ro_en0=1’b1且多工致能訊號wsort_en=1’b0時，繞線選擇訊號wire_sel=1’b0時，訊號傳遞會經由長繞線WL ，因此金屬線變異會影響到震盪周期，經由觀察震盪周期的變化，則可推斷金屬線受到製程影響的大小。當繞線選擇訊號wire_sel=1’b1時，則訊號傳遞路徑是經由正常繞線WN ，在此模式下，訊號增殖延遲(signal propagation delay)主要由元件延遲(device delay)所決定。
當多工致能訊號wsort_en=1’b1時，訊號傳遞路徑會繞過四條震盪路徑，以混合胞元模式產生震盪時脈ro_clock，因此不同胞元所造成的延遲偏差都會影響到最終的結果，因此得以迅速判斷待測晶粒的速度是否達到標準。
第五圖係根據本發明提出之製程變異監控方式一實施例的流程圖，請參照第一圖，在步驟S501開始後，環形震盪器102在步驟S502進入單一胞元模式，選擇一震盪路徑，在步驟S503經由該震盪路徑產生震盪訊號SF ，接著在步驟S504中，除頻器104將該震盪訊號除頻而產生除頻訊號SD ，頻率偵測器106於步驟S505偵測除頻訊號SD 的週期，獲得當前震盪路徑的輸出計數值count_out，再進入步驟S507選擇下一震盪路徑，回到步驟S503；輸出計數值count_out於步驟S506輸出，供後端電路收集，以便進行診斷或除錯。
第六圖係根據本發明提出之製程變異監控方式另一實施例的流程圖，參照第三圖說明之，於步驟S601開始後，環形震盪器102a在步驟S602進入混合胞元模式，並於步驟S603經由混合路徑產生震盪訊號SF ，在步驟S604時，除頻器104除頻震盪訊號SF 而產生除頻訊號SD ，頻率偵測器106再於步驟S605根據除頻訊號SD 產生混合胞元的輸出計數值，接著進入步驟606，比較電路108將輸出計數值count_out與標準值golden_value相比較，據以產生判斷結果，例如決定是否淘汰當前的受測晶粒，進入結束s607。
本發明提出之製程變異監控電路可設置在晶粒中的不同區域，以獲取晶粒內(intra-die)的製程變異資訊；亦可以設置在同一晶圓中的不同晶粒上，獲取晶粒間(inter-die)的製程變異資訊，還可以在不同晶圓的相同區域設置，以獲得晶圓間(cross-wafer)的製程變異資訊。設置位置的變化與輸出計數值之資訊收集整理係可預期的，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100．．．製程變異監控電路
100a．．．製程變異監控電路
102．．．環形震盪器
102a．．．環形震盪器
1024．．．多工器
1024a．．．多工器
1025．．．多工器
1026．．．多工器
1027．．．多工器
1028．．．或閘
104．．．除頻器
106．．．頻率偵測器
108．．．比較電路
110．．．設定電路
第一圖係根據本發明之製程變異監控電路第一實施例的方塊圖；
第二圖係根據本發明之環形震盪器一實施例的電路圖；
第三圖係根據本發明之製程變異監控電路第二實施例的方塊圖；
第四圖係根據本發明之環形震盪器另一實施例的電路圖；
第五圖係根據本發明之製程變異監控方法一實施例的流程圖；以及
第六圖係根據本發明之製程變異監控方法另一實施例的流程圖。
100．．．製程變異監控電路
102．．．環形震盪器
104．．．除頻器
106．．．頻率偵測器

Claims (17)

  1. 一種晶粒的可組態化製程變異監控電路，包括：一環形震盪器，包括複數個第一標準胞元、複數個第二標準胞元以及複數個多工器，根據一選擇訊號以一第一模式或一第二模式產生一震盪訊號；一除頻器，耦接該環形震盪器，以一除頻倍數除頻該震盪訊號，產生一除頻訊號；以及一頻率偵測器，耦接該除頻器，藉由一基本時脈計數該除頻訊號的週期，產生一輸出計數值；其中，該輸出計數值與該晶粒的製程變異有關；其中該除頻倍數在該第一模式下與該第一標準胞元或該第二標準胞元相關，在該第二模式下與該第一標準胞元及該第二標準胞元相關。
  2. 如申請專利範圍第1項之監控電路，其中該環形震盪器包括：一第一路徑，包括複數個第一多工器以及由該些第一標準胞元構成之複數個第一反向器；一第二路徑，包括複數個第二多工器以及由該些第二標準胞元構成之複數個第二反向器；一選擇控制電路，耦接該第一路徑及該第二路徑，根據該選擇訊號致能該第一路徑、該第二路徑或該第一路徑及該第二路徑；以及一第三多工器，耦接在該第一路徑、第二路徑以及一輸出端之間。
  3. 如申請專利範圍第2項之監控電路，其中該第一路徑及該第二路徑分別包括一長繞線路徑以及一正常繞線路徑。
  4. 如申請專利範圍第3項之監控電路，更包括一第四多工器，受控切換以使該震盪訊號經由該長繞線路徑或該正常繞線路徑而產生。
  5. 如申請專利範圍第2項之監控電路，其中該震盪訊號在該第一模式下係經由該第一路徑或該第二路徑產生，在該第二模式下則經由該第一路徑及該第二路徑產生。
  6. 如申請專利範圍第1項之監控電路，其中該環形震盪器、該除頻器以及該頻率偵測器係設置於該晶粒上。
  7. 如申請專利範圍第1項之監控電路，更包括：一設定電路，提供一標準計數值；以及一比較電路，將該輸出計數值與該標準計數值相比較，以產生一篩選訊號；其中，該篩選訊號係用以決定該晶粒的分級。
  8. 如申請專利範圍第7項之監控電路，其中該設定電路包括一使用者介面以及一暫存器。
  9. 如申請專利範圍第1項之監控電路，其中該些第一標準胞元為反及閘，該些第二標準胞元為反或閘。
  10. 一種晶粒的可組態化製程變異監控方法，包括下列步驟：根據一選擇訊號將一環形震盪器切換以一第一模式或一第二模式產生一震盪訊號；以一除頻倍數除頻該震盪訊號，產生一除頻訊號；以及 藉由一基本時脈計數該除頻訊號的週期，產生一輸出計數值；其中，該環形震盪器包括複數個第一標準胞元、複數個第二標準胞元以及複數個多工器，且該輸出計數值與該晶粒的製程變異有關；其中該除頻倍數在該第一模式下與該第一標準胞元或該第二標準胞元相關，在該第二模式下與該第一標準胞元及該第二標準胞元相關。
  11. 如申請專利範圍第10項之監控方法，其中該環形震盪器包括：由複數個第一多工器以及該些第一標準胞元組成之第一路徑；由複數個第二多工器以及該些第二標準胞元組成之第二路徑；一選擇控制電路，耦接該第一路徑及該第二路徑，根據該選擇訊號致能該第一路徑、該第二路徑或該第一路徑及該第二路徑；以及一第三多工器，耦接在該第一路徑、第二路徑以及一輸出端之間。
  12. 如申請專利範圍第11項之監控方法，其中該第一路徑及該第二路徑分別還包括一長繞線路徑以及一正常繞線路徑。
  13. 如申請專利範圍第12項之監控方法，更包括一第四多工器，受控切換以使該震盪訊號經由該長繞線路徑或該正常繞線路徑產生。
  14. 如申請專利範圍第11項之監控方法，其中該根據一選擇訊號將一環形震盪器切換以一第一模式或一第二模式產生一震盪訊號的步驟包括：在該第一模式下經由該第一路徑或該第二路徑產生該震盪訊號；以及在該第二模式下經由該第一路徑及該第二路徑產生該震盪訊號。
  15. 如申請專利範圍第14項之監控方法，其中該以一除頻倍數除頻該震盪訊號，產生一除頻訊號的步驟還包括：在該第一模式下，根據該第一標準胞元或該第二標準胞元在一標準胞元庫中的延遲資料決定該除頻倍數；或在該第二模式下，根據該第一標準胞元及該第二標準胞元在該標準胞元庫中的延遲資料決定該除頻倍數。
  16. 如申請專利範圍第10項監控方法，更包括：提供一標準計數值；將該輸出計數值與該標準計數值相比較，以產生一篩選訊號；以及根據該篩選訊號決定該晶粒的分級。
  17. 如申請專利範圍第10項之監控方法，其中該些第一標準胞元係反及閘，該些第二標準胞元係反或閘。
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