CN1806179A - 扫描测试设计方法、扫描测试电路、扫描测试电路插入用计算机辅助设计程序、大规模集成电路及携带式数码机器 - Google Patents

Abstract

在扫描测试电路设计中，在时钟树T的每个最后级元件101f中，使由该最后级元件101f所驱动的多个触发器电路互相串联(102a互相串联、102b互相串联、102c互相串联…)，构成子扫描链。然后，使从时钟树T的时钟供给点S算起的相对级数差最小(即，级数差为一级)的子扫描链互相连接。在使子扫描链互相进一步连接的时候，按从时钟延迟大的触发器电路向时钟延迟小的触发器电路进行数据移入的顺序连接。因此，插入在移位寄存器的数据传输线中、用以保证扫描移位寄存器的移位工作中的保持时间的延迟元件的数量减少，能够控制功耗。

Description

扫描测试设计方法、扫描测试电路、扫描测试电路插入用计算机 辅助设计程序、大规模集成电路及携带式数码机器

技术领域

本发明涉及一种大规模集成电路设计方法、大规模集成电路测试电路及大规模集成电路设计计算机辅助设计程序，详细来说，涉及一种在设计扫描测试电路时成为问题的、关于移位寄存器工作的保持时间的设计保证和控制了伴随于保持保证延迟元件的插入的电路面积的增加、功耗的增加及漏电流的增加的测试简单化设计技术。

背景技术

到目前为止，关于测试简单化设计，进行扫描测试设计的情况是最一般的。根据图5说明该扫描测试设计。

在图5中，进行寄存器转移电平(RTL)的设计后，以寄存器转移电平文件501作为输入数据进行逻辑综合计算机辅助设计程序502，生成门电平(gate level)的连线表(netlist)503。首先，利用扫描测试电路插入计算机辅助设计程序504，将构成该门电平电路503的一部分的触发器电路(以下，称为FF电路)置换为扫描FF电路。该扫描FF电路，具有通常数据输入端D和测试输入端DT作为输入端，构成为如下：若设定为扫描移位模式，便选出从DT一侧的端子输入数据的形式；若设定为测试模式(非扫描移位模式)，便选出从D一侧的端子输入数据的形式。接着，所述扫描测试电路插入计算机辅助设计程序504，使扫描FF电路中的输出端NQ(或Q)和测试输入端DT串联。这样，串联的多个扫描FF电路就作为巨大的移位寄存器工作，生成插入扫描测试电路后的连线表505。

在对电路进行测试的情况下，从外部端即扫描输入向所述扫描移位寄存器串行输入用自动测试模式生成(ATPG)程序所生成的检查用数据，将数据移入所述移位寄存器中后，切换为测试模式，实施通常的FF电路间数据传输。之后，再次进行移位寄存器工作，从外部端即扫描输出取出数据，再对该数据和期望值进行比较。这样来进行大规模集成电路的故障检查。

在该现有的扫描测试设计中，扫描FF电路的DT输入端和Q输出端的连接是无规则的。就是说，设计上未特别指定从哪个FF电路向哪个FF电路进行数据移入。结果是，根据现有扫描设计得到的电路，具有例如图2所示的电路结构。在该图2的例子中，存在进行下述移位数据传输的部分，即：从FF电路202a传输到FF电路202b中的移位数据传输和从FF电路202b通过FF电路202c传输到FF电路202d中、从FF电路202f通过FF电路202g传输到FF电路202h中这些不同的时钟树系统间的移位数据传输。

例如日本公开专利公报特开平11-108999号公报所述，在根据这样的现有扫描设计得到的电路中，在规定部分安装延迟插入用缓冲器，以使时钟相位差降低。

然而，在根据所述的现有设计方法实现扫描移位寄存器的工作保证的情况下，如图2所示，因为许多部分进行不同的时钟树系统间的移位数据传输，所以许多保持保证用延迟元件即保持保证用延迟元件206a～206e被插入在该不同的时钟树系统之间的扫描移位电路部分。因此，存在造成电路面积的增加、功耗的增加及许多延迟元件在备用时的漏电流的增加的课题。

如上述图2所示的例子那样，在使不同的时钟树间的FF电路互相连接的现有电路中，若采用利用了容易地明显受到道间串扰(crosstalk)等干扰和电压下降(IR drop)的影响的半导体微细工序的设计，时钟树部分的延迟时间就受到所述干扰和电压下降的影响，在传输移位数据时所需要的保持余量更多了，从而插入在扫描移位电路部分的延迟元件的数量进一步增加。由上述测试简单化设计所造成的延迟元件数量的进一步增加，会使大规模集成电路的电路面积进一步增加，甚至会导致功耗的增加和许多延迟元件在备用时的漏电流的明显增加。

发明内容

本发明正是为解决这些问题而研究开发出来的。其目的在于：在扫描测试设计方法和扫描测试电路中，即使在利用了微细化工序的大规模集成电路中很明显的道间串扰和电压下降的影响很明显，也通过有效地减少插入在扫描移位电路中的延迟元件数量，边减少大规模集成电路的面积、有效地控制功耗和截止漏电流，边确实地得到扫描移位寄存器的工作保证。

为了解决所述课题，在本发明中重新系统地研讨了下述事情，即：所包括的多个扫描触发器电路的连接关系，即在从哪个扫描触发器电路到哪个扫描触发器电路传输数据时能减少应该插入的延迟元件的数量。

该研讨的结果，在本发明中，以由时钟树综合(以下，称为CTS)的各个最后级元件驱动的多个触发器电路作为一个小组，构成扫描移位寄存器。在以如上所述构成的多个扫描移位寄存器还分别作为子扫描链(sub-scan chain)使子扫描链互相连接并构成更大的扫描移位寄存器的情况下，采用下述顺序作为使子扫描链互相连接的优先顺序：

(1)使时钟线的门级数一样的移位寄存器互相连接。

(2)在使所述级数有差别的移位寄存器互相连接的情况下，使级数差小的那两个移位寄存器优先地互相连接。

(3)在使所述级数有差别的移位寄存器互相连接时，连接为从级数多的子链向级数少的子链传输数据的形式或时钟延迟大的子链向时钟延迟小的子链传输数据的形式。

具体而言，本发明的扫描测试设计方法是，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树的半导体集成电路为对象，着眼于位于所述时钟树的最后一级的多个最后级元件，在每个该最后级元件中，使由各个该最后级元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。

本发明是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，使构成所述时钟树的元件的级数相同的子扫描链优先地互相连接。

本发明是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，在使构成所述时钟树的元件的级数不同的子扫描链互相连接的情况下，使构成所述时钟树的元件间的相对级数差最小的子扫描链优先地互相连接。

本发明是在所述扫描测试设计方法中，在使构成所述时钟树的元件的级数不同的子扫描链互相连接时，根据构成所述时钟树的元件的级数差将事先指定的数量的延迟元件插入在所述连接的子扫描链之间。

本发明是在所述扫描测试设计方法中，在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，按照从所述时钟树的时钟原点到构成各子扫描链的触发器电路的时钟端的延迟时间大的子扫描链向所述延迟时间小的子扫描链进行数据传输的顺序，使所述子扫描链互相连接。

本发明的扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树、并且具有在时钟树的多个规定位置上分别安装了时钟脉冲门元件的选通时钟树的半导体集成电路为对象，着眼于所述多个时钟脉冲门元件，在每个该时钟脉冲门元件中，使由该时钟脉冲门元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。

本发明是在所述扫描测试设计方法中，在以所述各时钟脉冲门元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，实施所述扫描测试设计方法。

本发明的扫描测试电路是，在多个扫描触发器电路串联构成扫描移位寄存器、并且相对所述多个扫描触发器电路的时钟端构成有时钟树的扫描测试电路中，在所述多个扫描触发器电路中，使从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数相同的至少两个或两个以上的触发器电路互相连续地连接，构成所述扫描移位寄存器。

本发明是在所述扫描测试电路中，在从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数不同的触发器电路之间，使从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数的相对级数差最小的触发器电路互相连续地连接，将所述扫描移位寄存器构成得更长。

本发明的扫描测试电路是，在具有多个扫描触发器电路、相对所述多个扫描触发器电路的时钟端构成有时钟树的扫描测试电路中，在每个位于所述时钟树的末端的多个最后级元件中，使连接在该各最后级元件上的多个触发器电路构成扫描移位寄存器。

本发明是在所述扫描测试电路中，在所述多个扫描移位寄存器的相互之间分别安装有延迟元件，构成有使所述多个扫描移位寄存器通过所述多个延迟元件连接的长移位寄存器。

本发明是在所述扫描测试电路中，所述各个延迟元件由晶体管构成，该晶体管的阈值电压高于构成所述触发器电路的晶体管的阈值电压。

本发明的扫描测试电路插入用计算机辅助设计程序，以具有许多触发器电路、相对所述许多触发器电路的时钟端构成有时钟树的半导体集成电路为对象，使计算机实行下述步骤：将所述许多触发器电路分别置换为扫描触发器电路的步骤和其后在每个位于所述时钟树的最后一级的多个最后级元件中，使由该最后级元件所驱动的多个扫描触发器电路互相串联并构成扫描移位寄存器的步骤。

本发明的扫描测试电路插入用计算机辅助设计程序，使计算机实行下述步骤：输入具有多个扫描触发器电路的任意扫描测试电路的电路数据的步骤，暂且切断所述电路数据中的所述扫描触发器电路间的移位数据传输部分的电路连接的步骤，其后在相对所述多个扫描触发器电路的时钟端构成有时钟树的情况下，在每个位于所述时钟树的最后一级的多个最后级元件中，使由该各最后级元件所驱动的多个扫描触发器电路互相串联并构成扫描移位寄存器，将扫描链最佳化的步骤以及输出所述最佳化后的连线表信息的步骤。

本发明是在所述扫描测试电路插入用计算机辅助设计程序中，在使由所述各最后级元件所驱动的多个扫描触发器电路串联的扫描移位寄存器分别作为子扫描链使构成所述时钟树的元件的级数不同的子扫描链互相连接的情况下，使计算机实行下述步骤：使构成所述时钟树的元件间的相对级数差最小的子扫描链优先地互相连接的步骤和其后输出连线表信息的步骤。

本发明的大规模集成电路，包括：所述扫描测试电路和由所述扫描测试电路进行测试的内部电路。

本发明的携带式数码机器，安装有所述大规模集成电路。

如上所述，在本发明中，以由时钟树的最后级元件所驱动的多个触发器电路为单位构成扫描移位寄存器，因为在该多个触发器电路的相互之间，时钟信号传达到这些触发器电路中的传播延迟时间大致相等，所以该各扫描移位寄存器在工作上的设计能容易地得到保证。

如现有技术那样，若利用在插入扫描测试电路时不能判断出发生数据保持违反的部分、在其后的时刻设计时判断出保持违反部分、再在该违反部分插入保持保证延迟元件这个方法，便需要在扫描触发器电路的输出一侧插入很多的保持保证用延迟元件。因此，保持保证用延迟元件在除了扫描测试工作以外的通常工作中还会进行不需要的迁移，功耗会增加。这是一个缺点。但是在本发明中，因为能够减少插入在移位数据传输线中的保持保证用延迟元件的数量，所以能够实现低功耗化，并且能够减少这些延迟元件在备用时的漏电流(截止漏电流)。因此，能够进一步进行低功耗化。

在现有技术中，如上所述，因为是在发现保持违反后插入保持保证用延迟元件的方法，所以即使触发器电路间的时刻特性一时符合设计制约，也若在插入扫描测试电路后在数据移位电路一侧发生所述保持违反，便会有使整个电路的时刻特性恶化的情况。但是，在本发明中，因为能够将仅有最小限度的数量的保持保证用延迟元件插入在扫描移位电路中，并且电路结构是在其后的时刻设计时难以发生保持违反的，所以设计顺序的反转很少，时刻特性的收敛性也提高，能够进行响应时间(TAT)很短的设计。

在用所得到的扫描测试电路实施制造检查的情况下，能够实现即使由于制造工序的偏差、道间串扰等干扰或电压下降等而芯片面内的局部区域有了时钟电路的延迟特性也能够良好地保证扫描移位工作的鲁棒性设计(robust design)。因此，扫描测试中的制造产品合格率提高。

尤其是，因为在本发明中使构成时钟树的元件中的级数相同的子扫描链、其相对级数差最小的子扫描链最优先地互相连接，所以即使由于制造的偏差、道间串扰等干扰或电压下降而局部区域的时钟系统的传播延迟特性变化，也能够良好地得到对于扫描测试电路的移位寄存器工作的设计保证。

在本发明的扫描测试电路插入用计算机辅助设计程序中，因为具有使由时钟树的最后级元件所驱动的多个扫描触发器电路互相串联并构成扫描移位寄存器的设计规则系统，所以能够将扫描测试电路的插入自动化，并且能够在与现有扫描链布线最佳化功能一样的设计阶段中采用所述设计规则系统，能够设计出使设计工序不增加且设计顺序的反转少的半导体集成电路。

在本发明中，因为被包括的扫描测试电路是截止漏电流很少、功耗也很低的电路即低功率电路，所以通过将它应用于电池驱动的携带式数码机器和安装在汽车内的数码机器中，电池寿命很长的数码机器得到实现。

附图说明

图1是表示具有本发明的第一实施例的扫描移位寄存器的结构的扫描测试电路的图。

图2是表示具有现有扫描移位寄存器的结构的扫描测试电路的图。

图3是表示在本发明的第四实施例中使时钟树的元件级数不同的子扫描链互相连接的顺序的概念图。

图4是说明本发明的第六和第九实施例的扫描测试设计方法的设计流程图。

图5是表示现有测试设计流程的图。

图6(a)是表示本发明的第六实施例中的时钟相位差的分布的图，图6(b)是表示具有该时钟相位差的分布且时钟树元件的级数不同的扫描子链间的连接方法的图。

图7是表示本发明的第七实施例中的扫描FF电路的结构的图。

图8是说明在本发明的第八实施例中用子扫描链间的时钟延迟分布进行扫描链连接的方法的设计流程图。

图9是表示图8所示的设计流程图中的测试电路插入设计的详细情况的流程图。

图10表示图8所示的设计流程图中的扫描链最佳化的详细情况的流程图。

图11是说明基于图9的测试电路插入设计流程图的子扫描链的连接顺序的图。

图12是说明基于图10的扫描链最佳化设计流程图的子扫描链的连接顺序的图。

图13是表示具有本发明的第十实施例的扫描移位寄存器的结构的扫描测试电路的图。

具体实施方式

下面，参照附图说明本发明的实施例。

(第一实施例)

图1表示根据本发明的第一实施例中的测试简单化设计方法实现的扫描移位电路的扫描移位寄存器的结构，是特别表示CTS缓冲器的结构和扫描移位寄存器的连接关系的图。下面，用该图1进行说明。

在图1中，101是时钟延迟调整缓冲器，101a～101f是CTS缓冲器，形成有时钟树T，该时钟树T从规定的时钟原点或时钟供给点S经过缓冲器101分为缓冲器101a、10b及101c，在该各分支中还分为三个缓冲器101f。时钟信号通过该时钟树T被供到许多触发器电路(以下，称为FF电路)即FF电路102a～102j的时钟端中。

在本实施例的设计方法中，首先以由CTS的最后级元件101f所驱动的多个FF电路为最小单位，构成扫描移位寄存器。于是，用图1中的三个FF电路102a构成扫描移位寄存器的最小单位。同样，使各有三个的FF电路102b、102c、102d、102e、102f、102g、102h、102i及102j串联，分别构成扫描移位寄存器。

在本实施例中，将所述扫描移位寄存器的最小单位称为子扫描链。从CTS设计的特性来看，该子扫描链内的FF电路是时钟相位差最小的FF电路组，用由同一个CTS缓冲器驱动的这些FF电路构成的扫描移位寄存器，可以期待很稳定的移位工作。

在微细化工序中道间串扰等干扰和电压下降等的影响明显的情况下，因保持时间违反而造成的数据移入的毛病会特别成为问题。作为其原因，可以举出时钟延迟因道间串扰和电压下降等而变动这个事情。在本实施例中，因为所述子扫描链是由同一个CTS缓冲器驱动的FF电路组，所以大致相等、一样地受到时钟延迟的变动的影响。因此，能够提供能对所述延迟变动的影响保证稳定的工作的扫描移位寄存器。

(第二实施例)

下面，说明本发明的第二实施例。

在表示所述第一实施例的图1中，用三个FF电路102a构成了子扫描链，以与所述三个FF电路102a一样的形式用各有三个的FF电路102b、102c、102d、102e、102f、102g、102h、102i及102j构成了各个扫描移位寄存器。因此，在所述第一实施例中，能通过将移位寄存器的各输出入分别连接在大规模集成电路的扫描输入或扫描输出上，构成扫描测试电路。但是，在这种情况下，在大规模的电路中，会造成下述情况，即：测试端子的数量庞大，由于测试成本的增大和大规模集成电路的外端子制约而端子不够，难以实现测试简单化设计。

于是，通过使在所述第一实施例中所说明的子扫描链互相连接并构成更大的扫描移位寄存器，来减少扫描输出入端，这就是本实施例的结构。

就是说，在图1中说明的所述各子扫描链中，首先，使CTS缓冲器的级数相等的子扫描链通过图1中所示的子扫描链连接网107、108及109优先地互相连接。这时，当使子扫描链互相连接之际，也可以考虑到设计余量插入任意数量的保持时间保证用缓冲器。特别是在受到道间串扰等干扰和电压下降等影响而各子扫描链的时钟延迟变动了的时候，因为各子扫描链的时钟变动相互不同，所以最好是采用插入考虑到该变动量的保持保证缓冲器的方法。但是，在使子扫描链互相连接时，也会有布线长度十分长的情况，因而并不一定需要插入所述缓冲器。在图1的电路例中，因为在子扫描链间连接网107、108及109中可以省略保持时间保证用延迟元件，所以示出了不是通过这样的延迟元件连接、而是使FF电路直接连接的例子。

这样，在本实施例中，因为使CTS缓冲器级数相同的子扫描链互相连接，所以大规模集成电路内的扫描链数量减少。因此，能够消除扫描测试端不够的现象。

(第三实施例)

接着，说明本发明的第三实施例。

本第三实施例，示出了扫描测试端(扫描输入端和扫描输出端)的数量在所述第二实施例中还不能不多于制约端子数的情况下采用的设计方法。

在所述第二实施例中不能符合扫描测试端数的制约的情况下，或根据其他理由要进一步减少扫描链数的情况下，需要使CTS缓冲器的级数不同的扫描移位寄存器互相连接。在这种情况下，首先，还是与所述第二实施例一样，使CTS缓冲器级数相等的移位寄存器通过子扫描链间连接网107、108及109优先地互相串联。

接着，在图1中，作为连接的第二优先顺序，使从时钟供给点S到CTS缓冲器的相对缓冲器级数差最小即级数差为一级的移位寄存器通过连接网110、111分别优先地互相连接。在此，在图1中，因为所述级数差为一级，所以在这些连接网110、111中插入一个延迟元件106a、106b。

接着，在要进一步减少扫描移位链数的情况下，作为第三优先顺序，使CTS缓冲器的相对级数差小于等于两级的子扫描链通过图1的子扫描链间连接网112优先地互相连接。在此，因为所述级数差为两级，所以在该连接网112中插入两个延迟元件106c。以后，同样利用使CTS缓冲器的相对级数差较小的移位寄存器优先地互相连接的方法，进行测试设计，使扫描移位链数符合设计要求规格或设计制约。图1示出了用该方法最终以一条扫描链103构成了扫描测试电路的情况的电路例子。关于在CTS缓冲器级数不同的子扫描链之间的连接，对应于CTS缓冲器的相对级数差，在相对级数差大的部分插入较多的缓冲器，在相对级数差小的部分插入较少的缓冲器。补充说明一下，插入的缓冲器数量，对于每个相对级数差事先设定。

(第四实施例)

下面，说明本发明的第四实施例。

在所述第二和第三实施例中，需要考虑设计余量事先决定所插入的保持时间保证用延迟元件106a～106c的数量。在这种情况下，特别是如所述第三实施例那样，在CTS缓冲器的相对级数差不同并且使具有各种级数差的子扫描链互相串联的情况下，若考虑到组合误差，便有下述忧虑，即：插入的延迟元件数会成为余量过多设计。

于是，在本第四实施例中，首先根据所述第二实施例的设计方法构成移位寄存器。就是说，作为第一优先顺序，使构成时钟树的元件的级数相等的移位寄存器互相连接。在其结果中需要还进行串联并构成更大的扫描移位寄存器的情况下，采用下述第二优先顺序，该第二优先顺序与所述第三实施例的第二优先顺序不同。

就是说，在本第四实施例中，作为使时钟电路的元件数(例如CTS缓冲器数)不同的子扫描链互相连接的设计规则，作为第二优先顺序，在扫描输入端一侧安装CTS缓冲器级数最多的子扫描链；在扫描输出端一侧安装时钟电路的结构元件级数最少的扫描移位寄存器。对于从所述扫描输入端一侧的后一级到扫描输出端一侧的前一级连接的子扫描链，采用按照下述顺序连接的设计方法，即：沿从近于扫描输入端的一侧朝近于扫描输出端的一侧的方向，从CTS缓冲器级数多的子扫描链到CTS缓冲器级数少的子扫描链排列。

就是说，如图3所示，根据该设计方法构成的扫描测试电路成为下述扫描测试电路，即：在CTS缓冲器级数相同的FF电路之间进行传输或从CTS缓冲器级数多的FF电路向CTS缓冲器级数少的FF电路(就是说，在子扫描链中，按从被供给的时钟信号的延迟时间大的一侧向小的一侧进行数据传输的顺序)进行移位工作的扫描测试电路。具体而言，在图3中，首先在CTS缓冲器级数都是七级的子扫描链310a之间、CTS缓冲器级数都是六级的子扫描链310b之间及CTS缓冲器级数都是五级的子扫描链310c之间互相连接，之后再使子扫描链互相连接，使得数据从CTS缓冲器级数较多的子扫描链310a向CTS缓冲器级数较少的子扫描链310b、310c以及CTS缓冲器级数最少即三级的子扫描链310d传输。

在此，被预测为这样的，即：一般来说，CTS缓冲器级数较多的移位寄存器的时钟延迟较慢的情况很多，而CTS缓冲器级数较少的移位寄存器的时钟延迟一般较快。因此，在CTS缓冲器级数有差别的子扫描链之间传输数据时，因为数据从时钟延迟较慢的FF电路到时钟延迟快一点的FF电路被传输，所以准备(set up)时间的余量较小，但是关于保持时间成为安全设计。在一般情况下，在扫描测试电路中，数据移位电路部分在FF电路间没有电路，有充分的准备时间的余量，而因为数据移位电路的FF电路间没有门，所以在扫描移位寄存器中，保持时间的保证成为课题。就是说，在本第四实施例中，能容易地提供设计为保持时间有余量的电路结构。这样，在本第四实施例中，就能够得到对因道间串扰等干扰和电压下降的影响而造成的时钟延迟变动也有鲁棒性的移位寄存器。

再说，在本第四实施例中，因为是对时钟延迟变动具有安全性的设计，所以插入在构成时钟电路的元件级数不同的子扫描链间的数据传输线中的保持保证用延迟元件的数量也不需要设计为余量过多的形式，设计精度很高。因此，具有能将延迟元件数减少得比现有扫描测试电路少的优点。

(第五实施例)

接着，说明本发明的第五实施例。

在所述第二、第三及第四实施例中，因为能将所插入的保持保证用延迟元件的数量减少得比现有扫描测试电路少，所以能使电路面积缩小。本发明的第五实施例，提供进一步控制电路面积的增加的设计方法。下面进行说明。

在本实施例中，基本的电路设计方法例如与所述第二、第三及第四实施例一样，但是例如在图1中，在使子扫描链互相连接时插入在子扫描链间连接网110～112中的延迟元件106a～106c分别由晶体管构成，该晶体管的阈值电压高于构成FF电路102a～102f以及逻辑电路的晶体管的阈值电压。这样，就能用较少的延迟元件得到较大的延迟时间。就是说，在本第五实施例中，构成延迟元件的晶体管是与构成整个大规模集成电路的晶体管相比阈值电压更高。

(第六实施例)

接着，说明本发明的第六实施例。

在所述第四实施例中，根据构成时钟电路的元件级数判断并决定了子扫描链的连接顺序。在本第六实施例中，示出了在插入CTS后的时钟延迟调整工序中谋求扫描链之间的连接的最佳化的设计方法。根据该方法，提供实现精度高的扫描测试电路的方法。下面，用图4、图5及图6进行说明。

图5表示现有的一般的大规模集成电路的设计流程情况。图4表示本第六实施例中的计算机辅助设计(CAD：Computer Aided Design)设计流程情况。在现有设计方法中，如图5所示，进行寄存器转移电平的设计后，以寄存器转移电平文件501作为输入数据进行逻辑综合计算机辅助设计程序502，生成门电平的连线表503。对于该门电平的连线表503，用扫描测试电路插入计算机辅助设计程序504生成插入扫描测试电路后的连线表505。

所述插入扫描测试电路后的连线表505，作为掩模平面布置计算机辅助设计程序506的输入数据使用，用掩模平面布置计算机辅助设计程序506进行布置和布线后，进行CST的插入，用时钟延迟分析程序507进行时钟的延迟分析。用其结果进行时钟相位差的调整508，再输出连线表409和图案信息GDSII。

与此相对，在本第六实施例中，在图4所示的大规模集成电路设计流程中，除了扫描测试电路插入程序404以外，到时钟延迟分析407(或507)为止的其他步骤大概与所述图5的流程一样。较大的不同之处有下述两点，第一点就是在所述扫描测试电路插入计算机辅助设计程序404中，用在本发明的第一～第四实施例(或包括第五实施例)中所说明的扫描链设计方法生成插入扫描测试电路后的连线表405。第二点就是在用时钟延迟分析407的结果进行时钟相位差的调整的步骤408中，根据在所述第四实施例中所说明的规则系统还进行扫描链的最佳化。

用图6说明在图4中所示的大规模集成电路设计流程的步骤408中的扫描链最佳化方法。

在图4的时钟延迟分析步骤407中，能够把握各子扫描链的时钟延迟情况。根据该信息，求出各子扫描链间的时钟延迟差。在图6(a)中作为度数分布603d示出了在该时钟延迟分析步骤407中求出的时钟延迟的分布的例子。在图6(a)中，示出了许多子扫描链中在图6(b)中所示的三条子扫描链603a、603b及603c的例子。相对构成该三条子扫描链603a～603c的FF电路构成有时钟树缓冲器602a、602b及602c，形成了CTS电路。对应于各子扫描链603a～603c的时钟延迟的度数分布情况，是在图6(a)中所示的度数分布601a～601c。

在本第六实施例中，将时钟延迟分布最大的子扫描链603a的输入与扫描输入端604连接起来，将时钟延迟分布最小的子扫描链603c的输出与扫描输出端605连接起来。大规模集成电路内部的子扫描链间连接，是按照下述顺序进行，即：从时钟延迟分布的中值(median)最大的子扫描链到最小的子扫描链排列。就是说，在本实施例中，将时钟延迟分布情况比较中间的子扫描链603b设在所述两条子扫描链603a、603c之间。补充说明一下，这时再次实施通过保持时间保证用延迟元件606的连接。

因此，在本实施例中，能够比较容易地进行对时钟延迟变动有鲁棒性的设计，并且不需要如现有的扫描设计方法那样，以后强行插入许多保持保证用延迟元件。因而，在本第六实施例中，能够用比现有设计方法还少的延迟元件数提供能保证扫描工作的扫描测试电路。

(第七实施例)

一般来说，关于扫描移位电路部分，扫描测试电路在FF电路间没有逻辑电路的情况较多。因此，移位寄存器，虽然对准备时间的设计制约有充分的余量，但是对于保持时间的设计制约的余量极少的情况较多。于是，在现有扫描测试设计中，将保持保证用缓冲器插入在扫描移位侧电路的数据传输线中，来谋求保持时间的设计保证的方法是最一般的。

本第七实施例，是提供扫描FF电路，该扫描FF电路不会影响到通常电路中的FF电路数据传输的准备时间，并且不会导致因保持保证用缓冲器等的插入而造成的电路面积的增加。下面，用图7进行说明。

图7表示本第七实施例中的FF电路之一例。在图7中，扫描FF电路102，作为输入端具有通常数据输入端D、扫描移位数据输入端DT、时钟端CK及测试模式端NT，也具有一对输出端Q、NQ。

构成扫描移位数据输入端DT一侧的扫描移位数据输入侧电路702的P型晶体管702a、N型晶体管702b、反相器702c及三态反相器702d，由晶体管构成，该晶体管的阈值电压高于FF电路102的其他部分，特别是高于构成通常数据输入端D一侧的通常数据输入侧电路701的部分701a～701d的晶体管。

因而，在本第七实施例中，因为不需要将保持保证用延迟电路插入在扫描移位侧电路的数据传输线中，所以能在使FF电路的面积不增加的情况下增加扫描移位数据输入一侧的延迟时间。

因此，能够减少在设计扫描测试时插入在扫描FF电路的移位数据传输线中的保持保证用延迟元件的数量，能够提供电路面积和功耗小的大规模集成电路。

(第八实施例)

下面，说明本发明的第八实施例。

以下，作为本第八实施例的计算机辅助设计程序，用图3和图8说明进行所述第一～第四及第六实施例的扫描测试设计的DFT(可测性设计：Design For Testability)设计计算机辅助设计程序。

现有的作为DFT设计程序的扫描插入计算机辅助设计程序，将FF电路置换为扫描FF电路，使扫描FF电路的移位数据输入端和输出端互相无规则地扫描串联。

与此相对，如图8所示，在本第八实施例中的扫描测试电路插入计算机辅助设计程序，进行寄存器转移电平(RTL)的设计后，以寄存器转移电平文件801作为输入数据进行逻辑综合计算机辅助设计程序802，生成门电平的连线表803。对于该门电平的连线表803，用扫描测试电路插入计算机辅助设计程序804生成插入扫描测试电路后的连线表805。在此，在图9中示出了所述扫描测试电路插入计算机辅助设计程序804的详细情况。

在图9的扫描测试电路插入计算机辅助设计程序804中，如图11所示，首先在步骤804a中，使由各个最后级CTS缓冲器1005驱动的FF电路互相形成子扫描链1001。其次，在步骤804b中，在驱动最后级缓冲器1005的CTS缓冲器1002之间，使连接在该CTS缓冲器1002上的子扫描链1001暂且互相连接(在图11中用符号[2]来表示)。之后，在步骤804c中，在驱动所述各个CTS缓冲器1002的多个CTS缓冲器1003之间，使连接在该CTS缓冲器1003上的链暂且互相连接(图11中用符号[3]来表示)。之后，在步骤804d中，最后在驱动所述各个CTS缓冲器1003的第一级CTS缓冲器1004之间，使连接在该第一级CTS缓冲器1004上的链暂且互相连接(在图11中用符号[4]来表示)。

之后，回到图8，在步骤806中用掩模平面布置计算机辅助设计程序进行布置和布线，进行CTS的插入。

之后，在步骤807中，暂且切断构成扫描移位寄存器的FF电路间的传输移位数据的部分的电路信息，并且使一部分扫描移位寄存器部分的连线表信息复位，然后以CTS缓冲器级数和时钟电路的元件级数为基准，根据所述第一～第六实施例中所说明的规则系统再次构成连线表。在图10中示出了再次构成该连线表的计算机辅助设计程序。之后，用将扫描移位寄存器侧电路这样最佳化后的新门电平连线表再次进行平面布置(布置和布线)或仅进行布线。

接着，根据图12对在图10中所示的连线表的再构成程序进行说明。在图10中，首先在步骤807a中，在驱动各个最后级CTS缓冲器1005a的CTS缓冲器1002a之间，使各个CTS缓冲器1005a的级数相同的子扫描链1001互相连接(在图12中用符号[6]来表示)。接着，在步骤807b中，在驱动各个最后级CTS缓冲器1005a的CTS缓冲器1002a之间，使各子扫描链1001互相连接，做到：从各个CTS缓冲器1005a的级数多的子扫描链1001到级数少的子扫描链1001排列着连接(在图12中用符号[7]来表示)。之后，在步骤807c中，在驱动多个CTS缓冲器1002a的CTS缓冲器1003a之间，还使CTS缓冲器1002a的级数相同的子扫描链1001互相连接(在图12中用符号[8]来表示)。接着，在步骤807d中，在驱动多个CTS缓冲器1002a的CTS缓冲器1003a之间，使各子扫描链1001互相连接，做到：从CTS缓冲器1002a的级数多的子扫描链1001到级数少的子扫描链1001排列着连接(在图12中用符号[9]来表示)。接着，在步骤807e中，在驱动多个CTS缓冲器1003a的CTS缓冲器1004a之间，使CTS缓冲器1003a的级数相同的子扫描链1001互相连接(在图12中没有符合的部分)。之后，在步骤807f中，最终在驱动多个CTS缓冲器1003a的CTS缓冲器1004a之间，使其子扫描链1001互相连接，做到：从CTS缓冲器1003a的级数多的子扫描链1001到级数少的子扫描链1001排列着连接(在图12中用符号[11]来表示)。

之后，回到图8，在步骤808中进行时钟延迟分析，再在步骤809中进行CTS调整(时钟相位差调整)，通过掩模平面布置计算机辅助设计程序再次进行一部分布置和物理布线的最佳化。结果是，能够得到再次构成移位寄存器电路部分后的连线表数据810和图案信息GDSII。

因此，在本第八实施例中，能够提供DFT(可测性设计：Design ForTestability)设计计算机辅助设计程序，该DFT设计计算机辅助设计程序进行实现所述第一～第四及第六实施例的扫描测试设计。

(第九实施例)

下面，说明本发明的第九实施例。

本第九实施例，示出了进行所述第一～第四及第六实施例的扫描测试设计的DFT设计的计算机辅助设计程序和具有扫描链最佳化功能的掩模平面布置计算机辅助设计程序。以下，用图3和图4进行说明。

现有的作为DFT设计程序的扫描插入计算机辅助设计程序，将FF电路置换为扫描FF电路，使扫描FF电路的移位数据输入端和输出端互相无规则地扫描串联。

如图4所示，在本发明的第九实施例中的扫描插入计算机辅助设计程序，进行寄存器转移电平(RTL)的设计后，以寄存器转移电平文件401作为输入数据进行逻辑综合计算机辅助设计程序402，生成门电平的连线表(netlist)403。对于该门电平的连线表403，用扫描测试电路插入计算机辅助设计程序404生成插入扫描测试电路后的连线表405。因为该扫描测试电路插入计算机辅助设计程序404的详细情况与图9一样，所以其说明省略不提了。

接着，在图4中所示的步骤406中，用与现有技术一样的掩模平面布置计算机辅助设计程序进行布线，插入CTS后，在步骤407中进行时钟延迟分析。之后，在步骤408中，根据所述时钟延迟分析的结果进行时钟相位差的调整后，用本第九实施例的计算机辅助设计程序暂且切断扫描移位一侧的FF电路间的连接信息，使连线表信息的一部分复位后，根据CTS缓冲器级数、时钟电路的元件级数或各子扫描链的时钟延迟信息，按照在所述第一～第六实施例中所说明的规则系统再次构成连线表。在该步骤408中，利用将扫描移位侧电路最佳化后的新门电平连线表，通过掩模平面布置计算机辅助设计程序也再次实行扫描移位侧电路的物理布线处理。在该步骤408中的扫描链最佳化计算机辅助设计程序，实质上与在所述图10中所示的计算机辅助设计程序一样，与它不同之处只有下述一点，即：其程序的实行时间在于根据时钟延迟分析的结果调整时钟相位差之后。因此，该扫描链最佳化计算机辅助设计程序的说明省略不提了。

作为上述步骤的结果，本第九实施例中的计算机辅助设计程序，输出再次构成了移位电路部分的连线表和掩模平面布置数据。

(第十实施例)

接着，说明本发明的第十实施例。

在所述第一实施例中，以由同一个CTS的最后级元件驱动的FF电路为最小单位构成了扫描移位寄存器，而本第十实施例提供的是，关于实行了选通CTS的电路，以成为实行了选通CTS的起点的网络和端子为最小单位构成子扫描链的方法。

作为实现低功耗电路的方法，有使用时钟选通(clock gating)的设计方法。也存在具有下述功能的计算机辅助设计工具，该功能就是：即使在时钟线中有选通电路，也自动使CTS成立。在这种情况下，原则上将从成为实行选通CTS的起点的网络到FF电路的时钟端的部分的相位差被调整为高精度的情况较多。因此，在与这样的设计方法组合起来的情况下，以从实行了选通CTS的起点连接到下一条树的FF电路为最小单位构成子扫描链的方法，也能利用上述扫描测试设计。

根据图13说明用这样的选通CTS进行的子扫描链形成方法。在图13中，在选通时钟树GS中安装有第一、第二及第三选通元件(时钟脉冲门元件)901g1～901g3。所述第一选通元件901g1，连接在属于设置为第一级的第一区域B1的三个扫描触发器电路902a的各个时钟端上。第二选通元件901g2，连接在属于设置在中级的位置上的第二区域B2的九个扫描触发器电路902d、902e及902f的各个时钟端上。第三选通元件901g3，连接在属于设置在后级的位置上的第三区域B3的九个扫描触发器电路902g、902h及902i的各个时钟端上。在成立了共同或个别的条件时，所述各个选通元件901g1～901g3，停止将时钟信号供给属于所对应的区域B1～B3的触发器电路，来谋求低功耗化。

在所述区域B1～B3中，属于各区域的触发器电路被安装在相互靠近的位置上，以控制来自所对应的选通元件901g1～901g3的时钟供给所需要的功率。因此，在属于同一区域的触发器电路中，来自所对应的选通元件901g1～901g3的时钟信号的传播延迟时间互相大致一样。鉴于该事实，在本实施例中，在各区域B1～B3中，使属于同一区域的多个触发器电路互相串联，各个区域B1～B3分别构成有一个子扫描移位寄存器。

补充说明一下，在图13中，关于在所述每个区域中使子扫描移位寄存器互相连接的方法、使这些子扫描移位寄存器和由其他多个触发器电路构成的子扫描移位寄存器互相连接的方法，采用了与在所述图1中所示的第二实施例一样的连接方法。

在是选通CTS的情况下，因为时钟树的元件级数、电路结构相同的部分较少的情况也不少，所以最好是与用插入CTS后的时钟延迟分析结果来谋求扫描链的最佳化的技术方案即本发明的第六实施例组合起来使用。

如上所述，对本发明所涉及的实施例的扫描测试电路及其设计方法进行了说明。如果用这样的扫描测试电路和由该扫描测试电路对工作进行测试的内部电路构成大规模集成电路或构成安装有该大规模集成电路的携带式数码机器，因为所述扫描测试电路是低功率电路，所以就能够实现电池寿命很长的大规模集成电路和数码机器。

-工业实用性-

综上所述，本发明能够对各个扫描移位寄存器的工作上的设计容易地得到保证，并且能够减少插入在移位数据传输线中的保持保证用延迟元件的数量。因此，本发明，能用于下述用途，即：设计顺序的反转很少、能够谋求时刻特性的收敛性的提高、且实现能够良好地保证扫描移位工作的鲁棒性设计的扫描测试设计方法、扫描测试电路、扫描测试电路插入程序以及具有这样的扫描测试电路的携带式数码机器等大规模集成电路等。

Claims (17)

1.一种扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树的半导体集成电路为对象，其特征在于：

着眼于位于所述时钟树的最后一级的多个最后级元件，在每个该最后级元件中，使由各个该最后级元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。

2.根据权利要求1所述的扫描测试设计方法，其特征在于：

在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，

使构成所述时钟树的元件的级数相同的子扫描链优先地互相连接。

3.根据权利要求1所述的扫描测试设计方法，其特征在于：

在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，

在使构成所述时钟树的元件的级数不同的子扫描链互相连接的情况下，使构成所述时钟树的元件间的相对级数差最小的子扫描链优先地互相连接。

4.根据权利要求3所述的扫描测试设计方法，其特征在于：

在使构成所述时钟树的元件的级数不同的子扫描链互相连接时，

根据构成所述时钟树的元件的级数差将事先指定的数量的延迟元件插入在所述连接的子扫描链之间。

5.根据权利要求1、2、3或4中的任一权利要求所述的扫描测试设计方法，其特征在于：

在以所述各最后级元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，

按照从所述时钟树的时钟原点到构成各子扫描链的触发器电路的时钟端的延迟时间大的子扫描链向所述延迟时间小的子扫描链进行数据传输的顺序，使所述子扫描链互相连接。

6.一种扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树、并且具有在时钟树的多个规定位置上分别安装了时钟脉冲门元件的选通时钟树的半导体集成电路为对象，其特征在于：

着眼于所述多个时钟脉冲门元件，在每个该时钟脉冲门元件中，使由该时钟脉冲门元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。

7.根据权利要求6所述的扫描测试设计方法，其特征在于：

在以所述各时钟脉冲门元件的扫描移位寄存器分别作为子扫描链使所述子扫描链互相连接并构成更长的扫描移位寄存器时，

实施权利要求2、3、4或5所述的扫描测试设计方法。

8.一种扫描测试电路，多个扫描触发器电路串联构成扫描移位寄存器，并且相对所述多个扫描触发器电路的时钟端构成有时钟树，其特征在于：

在所述多个扫描触发器电路中，使从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数相同的至少两个或两个以上的触发器电路互相连续地连接，构成所述扫描移位寄存器。

9.根据权利要求8所述的扫描测试电路，其特征在于：

在从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数不同的触发器电路之间，

使从所述时钟树的规定时钟供给点到触发器电路的时钟端的元件级数的相对级数差最小的触发器电路互相连续地连接，将所述扫描移位寄存器构成得更长。

10.一种扫描测试电路，具有多个扫描触发器电路，相对所述多个扫描触发器电路的时钟端构成有时钟树，其特征在于：

在每个位于所述时钟树的末端的多个最后级元件中，使连接在该各最后级元件上的多个触发器电路构成扫描移位寄存器。

11.根据权利要求8所述的扫描测试电路，其特征在于：

在所述多个扫描移位寄存器的相互之间分别安装有延迟元件，

构成有使所述多个扫描移位寄存器通过所述多个延迟元件连接的长移位寄存器。

12.根据权利要求11所述的扫描测试电路，其特征在于：

所述各个延迟元件由晶体管构成，该晶体管的阈值电压高于构成所述触发器电路的晶体管的阈值电压。

13.一种扫描测试电路插入用计算机辅助设计程序，以具有许多触发器电路、相对所述许多触发器电路的时钟端构成有时钟树的半导体集成电路为对象，其特征在于：

使计算机实行下述步骤：将所述许多触发器电路分别置换为扫描触发器电路的步骤，和

其后在每个位于所述时钟树的最后一级的多个最后级元件中，使由该最后级元件所驱动的多个扫描触发器电路互相串联并构成扫描移位寄存器的步骤。

14.一种扫描测试电路插入用计算机辅助设计程序，其特征在于：

使计算机实行下述步骤：输入具有多个扫描触发器电路的任意扫描测试电路的电路数据的步骤，

暂且切断所述电路数据中的所述扫描触发器电路间的移位数据传输部分的电路连接的步骤，

其后在相对所述多个扫描触发器电路的时钟端构成有时钟树的情况下，在每个位于所述时钟树的最后一级的多个最后级元件中，使由该各最后级元件所驱动的多个扫描触发器电路互相串联并构成扫描移位寄存器，将扫描链最佳化的步骤，以及

输出所述最佳化后的连线表信息的步骤。

15.根据权利要求14所述的扫描测试电路插入用计算机辅助设计程序，其特征在于：

在使由所述各最后级元件所驱动的多个扫描触发器电路串联的扫描移位寄存器分别作为子扫描链使构成所述时钟树的元件的级数不同的子扫描链互相连接的情况下，

使计算机实行下述步骤：使构成所述时钟树的元件间的相对级数差最小的子扫描链优先地互相连接的步骤，和

其后输出连线表信息的步骤。

16.一种大规模集成电路，其特征在于，包括：

权利要求8、9或10所述的扫描测试电路，和

由所述扫描测试电路进行测试的内部电路。

17.一种携带式数码机器，其特征在于：

安装有权利要求16所述的大规模集成电路。

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