JP5245658B2 - バス接続におけるチップ間信号の共有化方法及び回路 - Google Patents
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Description
1)ブリッジチップとターゲットチップ1、2間のAC特性
ア.遅延時間:2.0ns〜11.0ns
イ.セットアップ時間:3.0ns
ウ.ホールド時間:2.0ns
2)1)ブリッジチップとターゲットチップ1、2間のAC特性
ア.遅延時間:1.0ns〜4.0ns
イ.セットアップ時間:7.0ns
ウ.ホールド時間:0.0ns
このAC特性の場合、ターゲットチップ1、2、3、4とブリッジチップ間を1個のブ
リッジチップで4個のターゲットチップと接続ができない。このため、AC特性が同一の2つのグループ毎にブリッジチップ1 51とブリッジチップ1 52で接続しなければならない。なお、「ns」は「nano second:ナノ秒」であり以下「ns」で表現する。
同一のAC特性を有するが、ターゲットチップ1、2とターゲットチップ3、4は異なる
AC特性を有するため、それぞれのチップに同時にアクセスが行われることが無いにもかかわらずバスが共有できず、グループ毎に異なるAC特性を持つ別々のバスに接続している。このため、バスを共有することができない。
本発明の説明に先立ち課題と課題解決のための条件を説明する。
CE)が各々接続されている(Chip−Enable−1〜Chip−Enable−1)。一方、ライトイネーブル(WE)、アドレス(Address)、出力データ(Data−OUT)、入力データ(Data−IN)は、バス接続により接続するが、ここでは、全ての信号線のバス接続が可能か否かの説明のため、図では接続を省略している。
1)出力信号(Data−OUT:ブリッジチップからターゲットチップへのデータ)のバス共有化するためには以下の条件がある。
ア.共有バス化する信号はチップイネーブルなどの信号によりバス信号の中から選択できる。
イ.ブリッジチップ内部のFF回路(フリップ・フロップ回路)の出力信号のクロックエッジからの遅延変動範囲(温度及び電源電圧などによる変動)が共有バス化する全てのターゲットチップに対する出力遅延要求値の範囲内である。なお、出力遅延要求値はボード上の配線パターン等の遅延を考慮して定める。
上記イの条件より出力信号に対する条件は具体的には以下である。
条件1:クロックに対し、CE、WE、Address、Data−Outはクロックの変化点から遅延要求値(最小〜最大)の範囲内(図の時間域(A〜B))にある。
2)入力信号(Data−IN:ターゲットチップからブリッジチップへのデータ)に対するバス共有化するためには以下がある。
ア.チップイネーブル等により選択されない時は出力がハイ・インピーダンスになる。
イ.共有バス化する全てのターゲットチップのクロックに対するData−INのバリッド領域(ターゲットチップのクロックに出力遅延範囲から求められるデータの確定領域)がブリッジチップの内部FF回路のセットアップ時間、ホールド時間を満足している。
上記イの条件より出力信号に対する条件は具体的には以下である。
条件2:ブリッジチップ内部FF回路のセットアップ時間+ホールド時間がバリッド領域
内にある。
9、分岐部10で構成する。
1)CPU−BUS I/F部2は、CPUバスとインタフェースし、CPUバスアクセス情報であるアクセス対象のアドレス、リード(Read)/ライト(Write)のアクセス種別、ライトデータを受信し、リードデータの送信を行なう。
2)アクセス対象チップ判定部3はCPU−I/F部2より受信したアドレスを判定し、アクセス対象のターゲットチップの特定を行ないイネーブル生成部4に接続先のターゲットチップを通知し、切り替えタイミング調整部1−8、切り替えタイミング調整部2 9
に、アドレスデータ、データのライトタイミング、リードタイミングの切り替え調整を通知する。
3)イネーブル(Enable)生成部4はアクセス対象チップ判定部3で判定されたアクセス対象チップをイネーブルにするためのイネーブル信号の生成を行ない、CPU−BUSI/F部2からのリード/ライトアクセス種別信号と連携して該当のチップにイネーブル信号、あるいはライトイネーブル信号を送信する。
4)出力端子遅延経路選択部1 5はCPUバスからのアドレス情報を遅延経路(図5)で遅延させ、アドレス情報として共有バスに送信する。
5)出力端子遅延経路選択部2 6はCPUバスからのライトデータを遅延経路(図5)で遅延させ、双方向バッファ10を介してデータをブリッジチップからターゲットチップへターゲットチップからブリッジチップに共有バスを介して出力する。
6)切り替えタイミング調整部1 7は、イネーブル信号の送出タイミングやアクセス対象チップのレイテンシを考慮して遅延経路の選択タイミングを調整する。なお、レイテンシとはデータのリクエストを行なってから、実際にデータが転送されるまでにかかる遅延時間」のことである。
7)入力端子遅延経路選択部8は、共有バスからのデータを受信し、遅延経路(図5)で遅延させた後、データをCPU−BUS I/F部2に出力する。
8)切り替えタイミング調整部2 9は、共有バスからのリードデータの遅延経路の選択タイミングを調整する。
9)双方向バッファ10はターゲットチップとブリッジチップ間の入出力データの方向を制御する。
1)条件1:クロックに対するCE、WE、Address、Data−OUTの遅延要求時間
ア.ターゲットチップ1、2との接続の場合:2.0ns〜11.0ns
イ.ターゲットチップ3、4との接続の場合:1.0〜4.0ns
条件2:クロックに対するData−INのセットアップ+ホールド時間
ア.ターゲットチップ1、2との接続の場合:
セットアップ時間=3.0ns、ホールド時間=2.0ns
イ.ターゲットチップ3、4との接続の場合:
セットアップ時間=7.0ns、ホールド時間=0.0ns
図5は単位遅延経路と遅延経路の構成例を示す図である。図3のブリッジチップを構成する出力端子遅延経路選択部1 5、出力端子遅延経路選択部2 6、入力端子遅延経路選択部8を構成する基本回路例である。1)に単位遅延経路、2)に遅延経路を示す。
1)単位遅延経路
経路1は単位遅延回路(Delay)11がないスルーの経路であり、ここでは、スルー経路の遅延を0.5ns〜1.0nsとする。経路2は単位遅延回路を1つ接続した経路である。単位遅延回路の遅延量を1.0nsとすると、経路2の遅延量は1.5ns〜2.0nsとなる。以下単位遅延回路を順次増加させた構成で単位遅延経路を構成する。選択回路13により経路を選択する。ここでは、N個の遅延経路を示している。単位遅延経路は処理するインタフェース信号の遅延量(ターゲットチップ内部の配線パターンの配線長で定まる遅延量、及びビット毎の配線パターンに配線長で定まる遅延量、回路を構成す
る個々の論理ゲートの遅延量)に対応して設定する。また、どの遅延量の経路を選択するかは上記インタフェース信号の遅延量を基に選択する。
2)遅延経路
1)の単位遅延経路を信号のビット数(ここではMビットを仮定)分設定し、バス信号の並列処理を行なう。
ア.ターゲットチップ1、2との接続の場合:
遅延要求値「2.0ns〜11.0ns」に対し、FF回路の遅延最小値(0.5ns)と遅延最大値(0.8ns)に1.5ns〜2.0ns遅延する経路2を選択により遅延量2.0ns(0.5+1.5ns)〜2.8ns(0.8ns+2.0ns)となり要求値を満たすことができる。
イ.ターゲットチップ3、4との接続の場合:
ターゲットチップ1、2の考え方と同様に0.5ns〜1.0ns遅延する経路1の選択により、遅延量は1.0ns(0.5ns+0.5ns)〜1.8ns(0.8ns+1.0ns)となり、遅延要求値「1.0ns〜4.0ns」を満たすことができる。
1)条件2:
ア.ターゲットチップ1、2との接続の場合:
データ入力のバリッド領域はクロックの前に3.0ns、クロックの後に2.0nsある。(セットアップ時間3.0ns、ホールド時間2.0ns)である。これより、FF回路のセットアップ時間2.0ns、ホールド時間2.0nsで取り込むためには許容される遅延時間は1.0nsであり、これより経路1を選択する。
イ.ターゲットチップ3、4との接続の場合:
ターゲットチップ1、2の経路選択の考え方と同様に、セットアップ時間とホールド時間の許容値は各々7.0ns、ホールド時間0.0nsである。この入力をセットアップ時間2.0ns、ホールド時間2.0nsのFF回路で取り込むためには2.0ns以上の遅延が必要であるため経路2を選択する。
2 CPU−BUS IF部
3 アクセス対象チップ判定部
4 イネーブル生成部
5 出力端子遅延経路選択部1
6 出力端子遅延経路選択部2
7 切り替えタイミング調整部1
8 入力端子遅延経路選択部2
9 切り替えタイミング調整部2
10 双方向バッファ
11 単位遅延回路(Delay)
12 FF(フリップ・フロップ)
13、13−1、13−2、13−3 選択回路
14−1、2、j、M 単位遅延経路
15 接続バッファ
20 CPU
21 クロック源
22−1、22−2、22−3、22−4 ターゲットチップ
30 ブリッジチップ
31 クロック源
32 FIFOメモリ
33 ROMメモリ
40 通信装置
41 CPU
42 ブリッジチップ
43−1、43−2、43−4 出力インタフェースバッファ(PHY)
44 LSI1
45 ネットワークプロセッサ1
46 ネットワークプロセッサ2
47 LSI2
50 CPU
51−1 ブリッジチップ1
51−2 ブリッジチップ2
53 クロック源
54−1 ターゲットチップ1
54−2 ターゲットチップ2
54−3 ターゲットチップ3
54−4 ターゲットチップ4
Claims (5)
- 1つの特定半導体チップに接続する複数半導体チップの個々のチップのインタフェース
信号の内、前記特定半導体チップに異なるタイミングでアクセスする前記個々のチップの
インタフェース信号の接続端子を共有するバス接続におけるチップ間信号の共有化方法で
あって、
前記特定半導体チップは、
前記複数の半導体チップに出力する出力信号を異なる遅延量遅延させる複数の出力信号
遅延経路と、前記複数の半導体からの入力信号を異なる遅延量遅延させる複数の入力信号
遅延経路と、を備え、
前記特定半導体チップと前記複数の個々の半導体チップのインタフェース信号のAC特
性が異なる場合は、前記個々のチップのインタフェース信号を、前記出力信号遅延経路と
、前記入力信号遅延経路と、を前記複数の個々の半導体チップインタフェース信号のAC
特性に対応して選択した遅延量の遅延経路に切り替えて接続することにより前記AC特性
の異なる個々のチップのインタフェース信号の接続端子の共有化を行なうことを特徴とす
るバス接続におけるチップ間信号の共有化方法。 - 請求項1記載の前記遅延経路の選択はチップ内の配線長の長さに対応して選択すること
を特徴とする請求項1記載のバス接続におけるチップ間信号の共有化方法。 - 請求項1記載の前記遅延経路の選択はチップ内の論理ゲートの遅延量に対応して選択す
ることを特徴とする請求項1記載のバス接続におけるチップ間信号の共有化方法。 - 請求項1記載のAC特性は、前記1つの特定半導体チップと前記複数半導体チップを動
作させるクロックに対する出力信号及び入力信号の遅延時間、あるいはセットアップ時間
あるいはホールド時間であることを特徴とする請求項1記載のバス接続におけるチップ間
信号の共有化方法。 - 1つの特定半導体チップに接続する複数半導体チップの個々のチップのインタフェース
信号の内、前記特定半導体チップに異なるタイミングでアクセスする前記個々のチップの
インタフェース信号の接続端子を共有化するバス接続におけるチップ間信号の共有化回路
であって、
前記共有化回路を、
前記複数の半導体チップから出力する出力信号を異なる遅延量遅延させる複数の出力信
号遅延経路と、
前記複数の半導体からの入力信号を異なる遅延量遅延させる複数の入力信号遅延経路と
、
管理者が設定する遅延量より前記出力遅延経路の遅延経路を選択する手段と前記入力遅
延経路を選択する手段と、
を前記特定半導体チップ内に備え、
前記特定半導体チップと前記複数の個々の半導体チップのインタフェース信号のAC特
性が異なる場合は、
前記出力信号遅延経路と、前記入力信号遅延経路と、を前記複数の個々の半導体チップ
インタフェース信号のAC特性に対応して選択した遅延量の遅延経路に切り替えて接続し
半導体チップ間のインタフェース信号の接続端子の共有化を実現することを特徴とするバ
ス接続におけるチップ間信号の共有化回路。
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