JPS61160128A - 集積回路 - Google Patents
集積回路Info
- Publication number
- JPS61160128A JPS61160128A JP60001163A JP116385A JPS61160128A JP S61160128 A JPS61160128 A JP S61160128A JP 60001163 A JP60001163 A JP 60001163A JP 116385 A JP116385 A JP 116385A JP S61160128 A JPS61160128 A JP S61160128A
- Authority
- JP
- Japan
- Prior art keywords
- clock
- supplied
- external
- data
- time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はその動作に外部から供給されるクロックを必要
とするようなフリップ７０ツブを含む集積回路（以下Ｉ
Ｃと記す）、特に、広汎な用途に有効なＩＣに関する。
とするようなフリップ７０ツブを含む集積回路（以下Ｉ
Ｃと記す）、特に、広汎な用途に有効なＩＣに関する。
ＩＣの使途が広いことは、多大な開発費の早期回収金促
進し、事業上重要な指標となる。
進し、事業上重要な指標となる。
（従来の技術）
従来のこの種のＩＣは、外部から供給されるクロックが
ＩＣ内部のフリップフロップに導かれる経路は１つのみ
である。そのために、ＩＣのクロック端子に外部からク
ロック入力した時点からフリップ７０ツブにデータが設
定されＩＣの出力端子に出力されるまでの遅延時間は固
定しており。
ＩＣ内部のフリップフロップに導かれる経路は１つのみ
である。そのために、ＩＣのクロック端子に外部からク
ロック入力した時点からフリップ７０ツブにデータが設
定されＩＣの出力端子に出力されるまでの遅延時間は固
定しており。
フリップフロップへのデータの設定を保証するのに必要
なセットアツプタイムとホールドタイムも固定している
。
なセットアツプタイムとホールドタイムも固定している
。
セットアツプタイムは、ＩＣのクロック入力端子に外部
からクロックが入力した時点からフリップフロップへの
データセットが開始される時点までの時間で９．９．Ｉ
Ｃのデータ入力端子には遅くともこの時間までには確実
にデータが入力している必要がある。また、ホールドタ
イムは、ＩＣのクロック入力端子に外部からクロックが
入力した時点からフリップ７０ツブへのデータセットが
終了する時点までの時間であり、ＩＣのデータ入力端子
に入力したデータは少なくともこの時間までは保持され
る必要がある。
からクロックが入力した時点からフリップフロップへの
データセットが開始される時点までの時間で９．９．Ｉ
Ｃのデータ入力端子には遅くともこの時間までには確実
にデータが入力している必要がある。また、ホールドタ
イムは、ＩＣのクロック入力端子に外部からクロックが
入力した時点からフリップ７０ツブへのデータセットが
終了する時点までの時間であり、ＩＣのデータ入力端子
に入力したデータは少なくともこの時間までは保持され
る必要がある。
（発明が解決しようとする問題点）
このような従来構成においては、上述のように、遅延時
間とセットアツプタイムとホールドタイムが固定してい
るために％ ＩＣｉ外部使用条件の異なる多様な用途に
供する場合には、出力側または入力側において、セット
アツプタイムとホールドタイムとを満足させるように、
ＩＣの外部で回路を設計したり、調整用の回路を設けな
ければならないという問題点がある。
間とセットアツプタイムとホールドタイムが固定してい
るために％ ＩＣｉ外部使用条件の異なる多様な用途に
供する場合には、出力側または入力側において、セット
アツプタイムとホールドタイムとを満足させるように、
ＩＣの外部で回路を設計したり、調整用の回路を設けな
ければならないという問題点がある。
したがって本発明の目的は、外部使用条件に合わせてＩ
Ｃ内部でクロックを遅延させることによって、ＩＣ外部
での対応策を不要化し、外部使用条件からの制約を緩和
して多様な用途に供せられるようなＩＣｉ提供すること
にある。
Ｃ内部でクロックを遅延させることによって、ＩＣ外部
での対応策を不要化し、外部使用条件からの制約を緩和
して多様な用途に供せられるようなＩＣｉ提供すること
にある。
（問題点を解決するための手段）
そのために本発明のＩＣは、外部から供給される同一の
クロックをそれぞれが受入れ異なつた時間だけ遅延させ
て出力する複数個の経路と、経路を通過した後のクロッ
クのうちの一つを外部から供給される信号に基づいて選
択する回路と、選択後のクロックに応答して動作するフ
リップ７０ツブとを含むことｔ−特命とする。
クロックをそれぞれが受入れ異なつた時間だけ遅延させ
て出力する複数個の経路と、経路を通過した後のクロッ
クのうちの一つを外部から供給される信号に基づいて選
択する回路と、選択後のクロックに応答して動作するフ
リップ７０ツブとを含むことｔ−特命とする。
（実施例）
第１図は本発明の一実施例を示すブロック図であり、フ
リップフロップＦＦ、クロック選択回路ＣＳ、遅延回路
１０，２０．２１・・・ＭＯ−ＭＮ、データ入力端子Ｄ
Ｉ、データ出力端子ＤＯ、クロック入力端子ＣＩ、およ
びクロックセレクト端子８Ｌｆｔ含んでいる。クロック
入力端子ＣＬに外部から供給されるクロックは、それぞ
れが遅延時間の異なる（Ｍ＋１）個の経路を経てクロッ
ク選択回路０８に供給されている。遅延回路１０，２０
．２１・・・ＭＯ〜ＭＮのそれぞれは同じ遅延時間Ｔｉ
有しているので、各々の経路の遅延時間は、第１図の上
から順に、０．Ｔ、２Ｔ・・・ＮＴとなる。
リップフロップＦＦ、クロック選択回路ＣＳ、遅延回路
１０，２０．２１・・・ＭＯ−ＭＮ、データ入力端子Ｄ
Ｉ、データ出力端子ＤＯ、クロック入力端子ＣＩ、およ
びクロックセレクト端子８Ｌｆｔ含んでいる。クロック
入力端子ＣＬに外部から供給されるクロックは、それぞ
れが遅延時間の異なる（Ｍ＋１）個の経路を経てクロッ
ク選択回路０８に供給されている。遅延回路１０，２０
．２１・・・ＭＯ〜ＭＮのそれぞれは同じ遅延時間Ｔｉ
有しているので、各々の経路の遅延時間は、第１図の上
から順に、０．Ｔ、２Ｔ・・・ＮＴとなる。
クロック選択回路Ｃ８は、クロックセレクト端子ＳＬに
外部から供給されるクロックセレクト信号に基づいて、
上述の（Ｍ＋１）個の経路を通過したクロックのうちの
一つを選択しフリップフロップＦＦに供給する。クロッ
クセレクト信号は、本ＩＣが使用される外部条件に合わ
せて予め選定しておくか、実際の使用状態で最適値に設
定する。
外部から供給されるクロックセレクト信号に基づいて、
上述の（Ｍ＋１）個の経路を通過したクロックのうちの
一つを選択しフリップフロップＦＦに供給する。クロッ
クセレクト信号は、本ＩＣが使用される外部条件に合わ
せて予め選定しておくか、実際の使用状態で最適値に設
定する。
フリップフロップＦＦは、クロック選択回路から入力す
るクロックに応答して、データ入力端子ＤＩに外部から
供給されるデータをセットし、データ出力端子ＩＯに出
力する。
るクロックに応答して、データ入力端子ＤＩに外部から
供給されるデータをセットし、データ出力端子ＩＯに出
力する。
第２図は、本実施例１００のデータ出力Ａｔ−、同一ク
ロックＣＬで動作するフリップフロップを含む他のＩ
Ｃ２００に供給するようにした使用例であり、その波形
図を第３図に示す。第３図においては、ＩＣ２０００ホ
ールドタイム（ｔｚ ｔｏ）より長い間、データ出
力Ａ′ｆ！：保持するために、ＩＣ１００に供給される
クロックＣＬは、上述のクロックセレクト信号によって
Ｔ８だけ内部で遅延され、この遅延したクロックｃＱに
応答したデータ出力Ａを得るようにしている。なお、（
ｉｔ’。）はセットアツプタイムであり、ＣはＩ Ｃ２
００のデータ出力を表わす。
ロックＣＬで動作するフリップフロップを含む他のＩ
Ｃ２００に供給するようにした使用例であり、その波形
図を第３図に示す。第３図においては、ＩＣ２０００ホ
ールドタイム（ｔｚ ｔｏ）より長い間、データ出
力Ａ′ｆ！：保持するために、ＩＣ１００に供給される
クロックＣＬは、上述のクロックセレクト信号によって
Ｔ８だけ内部で遅延され、この遅延したクロックｃＱに
応答したデータ出力Ａを得るようにしている。なお、（
ｉｔ’。）はセットアツプタイムであり、ＣはＩ Ｃ２
００のデータ出力を表わす。
第４図は他のＩ Ｃ３００のデータ出力が遅延回路４０
０と５００とを経た後で本実施例１００に供給されるよ
うにした使用例であり、その波形図を第５図に示す。第
５図においては、長い遅延（Ｔ３）の後にＩ Ｃ１００
に入力したデータＢのセットアツプタイム（ｔニーｔｏ
）に合うようく、りａツクＣＬはＴ２だけ内部で遅延さ
れ、この遅延したクロックｃｆｉに応答したデータ出力
Ｃｉ得るようにしている。
０と５００とを経た後で本実施例１００に供給されるよ
うにした使用例であり、その波形図を第５図に示す。第
５図においては、長い遅延（Ｔ３）の後にＩ Ｃ１００
に入力したデータＢのセットアツプタイム（ｔニーｔｏ
）に合うようく、りａツクＣＬはＴ２だけ内部で遅延さ
れ、この遅延したクロックｃｆｉに応答したデータ出力
Ｃｉ得るようにしている。
なお、第１図に示した実施例において遅延回路１０．２
０．２１・・・ＭＯ〜ＭＮの遅延時間を同一としたが、
本発明はこれに限定されるものではなく、各々の遅延回
路の遅延時間は異なっていてもよい。
０．２１・・・ＭＯ〜ＭＮの遅延時間を同一としたが、
本発明はこれに限定されるものではなく、各々の遅延回
路の遅延時間は異なっていてもよい。
（効果）
本発明によれば、以上に説明したように、外部使用条件
に合わせてＩＣ内部でクロック金遅延させることができ
るために、ＩＣ外部での対応策が不要になり、外部制約
条件からの制約が緩和するので多様な用途に供し得るよ
うになる。
に合わせてＩＣ内部でクロック金遅延させることができ
るために、ＩＣ外部での対応策が不要になり、外部制約
条件からの制約が緩和するので多様な用途に供し得るよ
うになる。
第１図は本発明の一実施例を示し、第２図、第３図、第
４図および第５図は本実施例を説明するための図を示す
。 ＦＦ・・・・・・フリップフロップ、Ｃ８・・・・・・
クロック選択回路、１０，２０．２１・・・ＭＯ〜ＭＮ
・・・・・・遅延回路、ＤＩ・・・・・・データ入力端
子、ＤＯ・・・・・・データ出力端子、ＣＬ・・・・・
・クロック入力端子、ＳＬ・・・・・・クロックセレク
ト端子。 ＳＬ 晃１ｆＡ 子 ３頂
４図および第５図は本実施例を説明するための図を示す
。 ＦＦ・・・・・・フリップフロップ、Ｃ８・・・・・・
クロック選択回路、１０，２０．２１・・・ＭＯ〜ＭＮ
・・・・・・遅延回路、ＤＩ・・・・・・データ入力端
子、ＤＯ・・・・・・データ出力端子、ＣＬ・・・・・
・クロック入力端子、ＳＬ・・・・・・クロックセレク
ト端子。 ＳＬ 晃１ｆＡ 子 ３頂
Claims (1)
- 【特許請求の範囲】 外部から供給される同一のクロックをそれぞれが受入れ
異なった時間だけ遅延させて出力する複数個の経路と、 該経路を通過した後のクロックのうちの一つを外部から
供給される信号に基づいて選択する回路と、 該選択後のクロックに応答して動作するフリップフロッ
プとを含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001163A JPS61160128A (ja) | 1985-01-08 | 1985-01-08 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60001163A JPS61160128A (ja) | 1985-01-08 | 1985-01-08 | 集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61160128A true JPS61160128A (ja) | 1986-07-19 |
Family
ID=11493770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001163A Pending JPS61160128A (ja) | 1985-01-08 | 1985-01-08 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61160128A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190043A (ja) * | 1988-01-25 | 1989-07-31 | Fujitsu Ltd | クロック再生回路 |
| JP2010062983A (ja) * | 2008-09-05 | 2010-03-18 | Fujitsu Ltd | バス接続におけるチップ間信号の共有化方法及び回路 |
-
1985
- 1985-01-08 JP JP60001163A patent/JPS61160128A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01190043A (ja) * | 1988-01-25 | 1989-07-31 | Fujitsu Ltd | クロック再生回路 |
| JP2010062983A (ja) * | 2008-09-05 | 2010-03-18 | Fujitsu Ltd | バス接続におけるチップ間信号の共有化方法及び回路 |
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