KR20080078794A - 반도체 집적 회로 장치 - Google Patents

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Abstract

전원 전압을 제어하는 회로 블록을 유용하는 경우에는, 관통 전류를 방지하기 위한 인터페이스를 재설계하는 것이 필요하게 된다. 이것은, 저전력화한 회로 블록이 유용되는 것을 방해할 우려가 있다. 제1 회로 블록 BLK1과, 제2 회로 블록 DRV1과, 제1 회로 블록과 제2 회로 블록을 접속하는 변환 회로 MIO1을 갖는다. 제1 회로 블록은, 전원 전압이 공급되는 제1 모드와 전원 전압의 공급이 차단되는 제2 모드를 갖고 있으며, 변환 회로는 제1 회로 블록이 제2 모드에 있는 경우에는, 상기 제2 회로 블록의 입력 노드의 전위를 어느 하나의 동작 전위로 고정하여 관통 전류가 흐르는 것을 억제하는 기능을 갖는다. 회로 블록의 접속에서는, 이러한 접속 회로를 공통적으로 이용한다(MIO1∼MIO4).
마이크로 I/O, 노드, 임피던스, 회로 블록, 제어 신호

Description

반도체 집적 회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 특히 고속·저전력 동작 특성이 우수한 반도체 집적 회로 장치에 관한 것이다.
칩에 많은 기능을 집적하기 위해, "Deep-Submicron Microprocessor Design Issues", IEEE Micro, pp.11-22, July/Aug., 1999에 기재되어 있는 바와 같이, 칩의 제조 프로세스를 미세화하는 것이 일반적으로 행해지고 있다. 미세화에 의해 칩 상에 집적할 수 있는 MOS 트랜지스터의 수를 증가시킬 수 있고, 이에 의해 많은 기능을 하나의 칩으로 실현하는 것이다.
칩을 미세화함으로써 칩 상에 많은 회로를 집적할 수 있다. 그러나, 많은 회로를 칩 상에 충분히 작은 불량율로 집적하기 위해서는 많은 설계 공정수를 필요로 한다. 그 때문에, 칩의 개발 기간이 길어지게 된다. 반대로, 많은 설계 공정수를 투입하여 개발 기간을 단축하는 경우에는, 설계를 위한 인적 자원을 압박하여, 많은 품종을 개발하는 것의 방해가 된다. 이러한 과제에 대응하기 위해, 이미 개발된 회로 블록을 다품종의 칩에 유용하는 것이 검토되고 있다.
한편, "Identifying defects in deep-submicron CMOS ICs", IEEE Spectrum, pp.66-71, September, 1996에 기재되어 있는 바와 같이, 칩의 제조 프로세스의 미세화에 수반하여 누설 전류(누설 전류에는 서브 임계 누설 전류, 게이트 터널 누설 전류, GIDL(Gate-Induced Drain Leakage) 전류 등의 접합 누설 전류를 포함함)가 증대되는 것이 알려져 있다. 이들 누설 전류는 칩의 소비 전류를 증가시키게 된다. 대기 시에 회로의 전원 전압을 제어함으로써, 이들 누설 전류에 의한 칩의 소비 전류를 저감시키는 것이 가능하다.
그러나, 대기 시에 회로 블록의 전원 전압을 차단하면 그 회로 블록의 출력 노드가 부유 상태로 된다. 그 때문에, 해당 출력 노드로부터의 출력을 받는 회로 블록에서는 그에 기인하여 관통 전류가 흐르게 된다. 이 때문에, 전원 전압을 제어하는 회로 블록을 유용하는 경우에는, 관통 전류를 방지하기 위한 인터페이스를 재설계하는 것이 필요하게 된다. 이것은, 저전력화한 회로 블록이 유용되는 것을 방해할 우려가 있다.
제1 회로 블록과, 제2 회로 블록과, 제1 회로 블록과 제2 회로 블록을 접속하는 변환 회로를 갖고, 제1 회로 블록은, 전원 전압이 공급되는 제1 모드와 전원 전압의 공급이 차단되는 제2 모드를 가지며, 제1 회로 블록이 제2 모드에 있는 경우에는, 변환 회로는 제2 회로 블록의 입력 노드의 전위를 제2 회로 블록의 동작 전위 중 어느 하나로 제어하도록 한다. 특히, 변환 회로는 소정의 전원 제어 인터페이스를 갖는 회로로, 각 회로 블록을 접속하는 경우에는 이 변환 회로를 통해 접속하도록 한다.
또한, 회로 블록을 주회하도록 전원선을 설치하고, 이들 전원선이 배치되는 영역을 적절하게 이용하여 전원 제어 회로를 배치하도록 한다.
본 발명에 따른 주된 효과는 이하와 같다. 모듈의 개발에 필요한 공정수를 삭감할 수 있어, 제조 프로세스 변경에 수반되는 회로 블록의 변경을 최소한으로 억제할 수 있다. 또한, 최적의 전원 전압을 각 회로 블록에 공급할 수 있어, 동작 속도의 향상과 저전력화를 동시에 실현할 수 있다. 또한, 다양한 수단에 의해 회로 블록을 사용하지 않을 때에 전원 공급을 차단할 수 있어, 누설 전류 등에 의한 불필요한 전력 소비를 최소한으로 억제할 수 있다.
<제1 실시 형태>
도 1에 본 발명의 기본적인 구성을 도시한다. 회로 블록 BLK1, BLK2는 1개 이상의 MOS 트랜지스터로 구성되어 있다. 또한, 본 명세서에서는, 절연 게이트형 전계 효과 트랜지스터의 총칭으로서 MOS 트랜지스터를 사용한다. 회로 블록 BLK는 바람직하게는 P형 MOS와 N형 MOS를 직렬 접속한 CMOS 회로로서 구성되어 있다. 여기서, 회로 블록 BLK1은, 칩 CHP1 전체에 대한 전원의 투입/차단과는 독립적으로 누설 전류 저감을 위해 전원 전압을 제어하는 모드를 갖는다(회로 블록 BLK2도 마찬가지의 모드를 갖고 있어도 된다). 마이크로 I/O MIO1, MIO2, MIO3, MIO4는 본 발명의 특징적인 구성으로, 그 자세한 구성 형태는 후술한다. I/O 버퍼 IOB1, IOB2는, 모듈 MDL1 외부의 큰 부하 용량을 구동하기 위한 저임피던스의 출력 드라이버 회로 DRV1이나, 필요에 따라 정전 파괴 방지 소자 등이 부가된 입력 버퍼 회로 IBF1 등으로 구성되어 있다. I/O 버퍼 MIOB1, MIOB2는, 칩 CHP1 외부(모듈 MDL1 내부)의 비교적 큰 부하 용량을 구동하기 위한 저임피던스(단, I/O 버퍼 IOB의 출력 드라이버 회로 DRV의 출력 임피던스보다는 높은 임피던스임)의 출력 드라이버 회로 DRV2나, 필요에 따라 정전 파괴 방지 소자 등이 부가된 입력 버퍼 회로 IBF2 등으로 구성되어 있다. 본 명세서에서는, 모듈 내의 칩간을 접속하기 위한 I/O 버퍼를, 모듈간을 접속하기 위한 I/O 버퍼와 구별하는 경우에는, 「미니 I/O 버퍼」로 칭하기로 한다. 또한, L11, L12, L13, L21, L22, L23, L24, L31, L32, L41, L42, L43은 신호선군을 나타내고 있다.
칩은 1개의 반도체 기판을 이용한 반도체 집적 회로 장치로서, 모듈은 이들 칩을 1개 혹은 복수개 이용하여 구성한 반도체 집적 회로 장치이다. 모듈의 예로 서는, 적층 CSP(Stacked Chip Scale Package)나 MCP(Multi Chip Package)와 같이 1패키지에 복수 칩이 실장되는 형태가 있다. 또 다른 예로서는, MCM(Multi Chip Module)이나 다이내믹 메모리에서 널리 사용되고 있는 SIMM(Single Inline Memory Module)과 같이, 프린트 기판 상에 복수의 패키지가 실장되는 형태가 있다.
회로 블록 BLK1의 신호선군 L41은, 마이크로 I/O MIO1을 통해 신호선군 L42에 의해 I/O 버퍼 IOB1과 접속되며, 신호선군 L43에 의해 모듈 MDL1의 외부와 접속된다. 회로 블록 BLK1의 신호선군 L32는, 마이크로 I/O MIO4를 통해 신호선군 L31에 의해 회로 블록 BLK2와 접속되어 있다. 회로 블록 BLK2의 신호선군 L11은, 마이크로 I/O MIO2를 통해 신호선군 L12에 의해 I/O 버퍼 IOB2와 접속되며, 신호선군 L13에 의해 모듈 MDL1의 외부와 접속된다. 또한, 회로 블록 BLK2의 신호선군 L21은, 마이크로 I/O MIO3을 통해 신호선군 L22에 의해 미니 I/O 버퍼 MIOB1에 접속되며, 신호선군 L23에 의해, 칩 CHP1과 동일 모듈 내에 있는 칩 CHP2 내의 미니 I/O 버퍼 MIOB2와 접속되어 있다.
신호선군 L11, L12, L21, L22, L31, L32, L41, L42는 각각, 회로(회로 블록, I/O 버퍼) 고유의 신호선군과 전원 제어 인터페이스 신호선군을 포함하고 있다. 회로 고유의 신호선군은 특별히 한정되지 않지만, 데이터 신호선이나 어드레스 신호선 등이 포함된다. 전원 제어 인터페이스 신호선군의 상세에 대해서는 후술한다.
도 2는 다른 구성예이다. 회로 블록 BLK1은 도 1의 회로 블록 BLK1과 동일 기능의 회로 블록이고, MIO1, MIO4는 마이크로 I/O, IOB1, IOB3은 I/O 버퍼이다. CHP3은 칩, MDL2는 모듈이다. 회로 블록 BLK1의 신호선군 L41은, 마이크로 I/O MIO1을 통해 신호선군 L42에 의해 I/O 버퍼 IOB1에 접속되며, 신호선군 L43에 의해 모듈 MDL2의 외부와 접속된다. 회로 블록 BLK1의 신호선군 L32는, 마이크로 I/O MIO4를 통해 신호선군 L31에 의해 I/O 버퍼 IOB3에 접속되며, 신호선군 L33에 의해 모듈 MDL2의 외부와 접속된다.
본 발명에서는, 각 회로 블록은 마이크로 I/O를 통해, 회로 블록의 외부와 통신을 행하고 있다. 따라서, 도 1 및 도 2의 어느 구성예에서도 회로 블록 BLK1의 접속처는 마이크로 I/O이다. 접속처가 동일하기 때문에, 도 1 및 도 2와 같이, 동일한 회로 블록 BLK1을, 그 회로 블록의 전원 제어에 관한 인터페이스 사양을 변경하지 않고 그 상태 그대로 각각의 칩 또는 모듈을 구성하기 위해 사용할 수 있다. 이에 의해, 모듈의 개발에 필요한 공정수를 대폭 삭감할 수 있다. 이것은 도 1의 칩 CHP1과 도 2의 칩 CHP3의 제조 프로세스가 서로 달라도 가능하여, 제조 프로세스 변경에 수반되는 회로 블록의 변경을 최소한으로 억제할 수 있다. 구체적으로는, 도 2의 칩 CHP3은 0.18㎛의 CMOS 프로세스로 제조된 칩인 것으로 한다. 이에 대하여, 도 1의 칩 CHP1에는 0.13㎛의 CMOS 프로세스를 적용한다. 이 프로세스의 미세화에 의해 동일한 칩 면적으로도 많은 회로를 집적할 수 있게 되기 때문에, 칩 CHP1에는 회로 블록 BLK1 외에, 회로 블록 BLK2도 집적한다. 이와 같이 이미 개발된 회로 블록을 다른 칩에 유용하여 새로운 칩을 개발하는 경우에, 각 회로 블록이 마이크로 I/O를 통해 외부에 접속되는 사양으로 되어 있으면, 유용하는 회로 블록에 대하여 전원 제어 인터페이스를 추가 개발하는 공정이 불필요하게 된다. 그 때문에, 프로세스의 미세화에 수반되는 회로 블록의 수정을 최소한으로 억제할 수 있다.
또한, 칩이 다르면 회로 블록의 마이크로 I/O를 통한 통신처가 변경되는 경우가 있다. 예를 들면, 회로 블록 BLK1의 신호선군 L31의 접속처는 도 1과 도 2에서 다르다. 도 2의 구성예에서는 신호선군 L32는, 신호선군 L31을 통해 최종적으로는 모듈 MDL2의 외부에 접속된다. 한편, 도 1의 구성예에서는 신호선군 L32는, 신호선군 L31을 통해 최종적으로는 동일한 칩 CHP1 상의 회로 블록 BLK2에 접속된다. 이와 같이 칩/모듈 구성을 변경하는 데 수반하여 회로 블록의 마이크로 I/O를 통한 통신처가 변경되는 경우에도, 마이크로 I/O에 I/O 버퍼나 미니 I/O 버퍼 등을 접속함으로써 구성할 수 있다. 그 통신처가 동일 모듈 내의 다른 칩에 있는 경우에는, 비교적 작은 부하 용량을 드라이브하면 되기 때문에 미니 I/O 버퍼를 이용하고, 그 통신처가 다른 모듈 내에 있는 경우에는, 비교적 큰 부하 용량을 드라이브할 필요가 있기 때문에 I/O 버퍼를 이용하면 된다. 또한, 그 통신처가 동일 칩 내에 있는 경우에는, I/O 버퍼나 미니 I/O 버퍼는 없어도 되며, 미니 I/O 버퍼보다 작은 구동력의 버퍼를 접속해도 된다. 마이크로 I/O의 존재에 의해, 그 통신처에 따라 사용하는 버퍼를 자유롭게 선택할 수 있어, 인터페이스의 고속화와 저전력화를 도모할 수 있다.
도 3에 본 발명의 기본 구성을 도시하고 있다. 회로 블록 BLKA와 회로 블록 BLKB는 마이크로 I/O MIO를 통해 신호선군 LA, LB에 의해 접속되어 있다. 일반적으로, 회로 블록이란 많은 모듈간에 공유하여 사용할 수 있는, 임의의 기능을 가진 한 묶음의 회로군이다. 소위 IP 프로바이더가 공급하는 IP(Intellectual Property : 반도체 집적 회로에 설정되는 연산 기능이나 신호 제어 기능 등의 기능상의 통합을 단위로 하는 회로군) 등도 포함된다. 본 발명의 마이크로 I/O를 이용하는 것이 바람직한 회로 블록이란 전원 제어의 단위로 되어 있는 회로 블록이다. 예를 들면, 회로 블록 BLKA는, 칩 전체에 대한 전원의 투입/차단과는 독립적으로 전원을 공급/차단하는 것이 가능한 것으로 한다. 회로 블록 BLKA의 전원 공급이 차단되고, 회로 블록 BLKB에는 전원 공급이 이루어져 있는 경우에는, 회로 블록 BLKA로부터 회로 블록 BLKB로의 신호선이 부유 상태로 되며, 만약 회로 블록 BLKA와 회로 블록 BLKB를 직접 접속하면, 전원이 공급되어 있는 회로 블록 BLKB에 관통 전류가 흐른다고 하는 악영향이 발생한다. 마이크로 I/O를 이용함으로써, 회로 블록 BLKA의 전원 제어에 기인하는 회로 블록 BLKB의 동작에의 악영향을 용이하게 방지할 수 있다.
또한, 상기한 예에서 회로 블록 BLKB도 또한, 칩 전체에 대한 전원의 투입/차단과는 독립적으로 전원을 공급/차단하는 것이 가능한 회로 블록이어도 된다. 또한, 회로 블록 BLKA와 회로 블록 BLKB가 서로 다른 동작 전압에서 동작하는 회로 블록이어도 된다. 예를 들면, 도 1, 도 2에 도시한 I/O 버퍼 IOB1, IOB2, IOB3이나 미니 I/O 버퍼 MIOB1, MIOB2도 또한 회로 블록의 일종이다.
본 발명에서는, 상술한 바와 같이 하나의 회로 블록 BLKA와 다른 회로 블록 BLKB와의 인터페이스는, 마이크로 I/O를 통해 행해지는 구조로 되어 있다. 회로 블록 BLKA와 회로 블록 BLKB의 전원 전압이 서로 다른 경우에는, 그 사이에서 신호 진폭의 변환(이하, 레벨 변환이라고 함)이 필요하게 된다. 도 4에 레벨 변환 기능을 갖는 경우의, 도 3에 도시한 마이크로 I/O를 포함하는 본 발명의 기본 구성예를 도시한다. VDDA, VSSA는 회로 블록 BLKA의 전원과 접지를, VDDB, VSSB는 회로 블록 BLKA의 전원과 접지를 나타내고 있다. 또한, 회로에 공급하는 전원 전압은 높은 전위와 낮은 전위로 정의되는데, 전원은 높은 전위를, 접지는 낮은 전위를 각각 나타내는 것으로 한다. 신호선 d1, d3은 회로 블록 BLKA와 회로 블록 BLKB 사이의 신호선군 중, 1비트분을 대표하여 나타낸 것이다. 여기서는 송신측의 회로 블록 BLKA로부터의 신호가 신호선 d1을 통해 출력되고, 마이크로 I/O MIO를 통해 신호선 d3을 통과하여 수신측의 회로 블록 BLKB에 입력된다. 마이크로 I/O는 전원 VDDA와 접지 VSSA 사이에서 동작하는 마이크로 I/O 전단 회로 MIOA와, 전원 VDDB와 전원 VSSB 전원 사이에서 동작하는 마이크로 I/O 후단 회로 MIOB와의 2단의 회로로 구성되어 있다. 또한, 신호선 d2는 마이크로 I/O 전단 회로 MIOA와 마이크로 I/O 후단 회로 MIOB 사이의 복수개의 신호선군을 나타내고 있다. 회로 블록 BLKA로부터 출력된 신호 진폭(VDDA-VSSA)의 신호 d1은 마이크로 I/O 전단 회로 MIOA에 입력되고, 마이크로 I/O 전단 회로 MIOA는 레벨 변환에 필요한 신호를 신호선군 d2를 통해 마이크로 I/O 후단 회로 MIOB에 입력하며, 마이크로 I/O 후단 회로 MIOB는 신호 진폭(VDDB-VSSB)의 신호로 변환되어, 신호선 d3을 통해 회로 블록 BLKB에 입력된다.
이 구성에 의해, 최적의 전원 전압을 각 회로 블록에 공급할 수 있어, 동작 속도의 향상과 저전력화를 동시에 실현할 수 있다. 예를 들면 I/O 버퍼, 미니 I/O 버퍼, 리얼타임 클럭(RTC), 인터럽트 처리 회로, DRAM 리프레시 회로, 저속·대용 량 메모리 등의 회로 블록에는 비교적 높은 전원 전압을 공급하고, 이들 회로 블록을 구성하는 MOS 트랜지스터의 임계값 전압의 절대값을 크게 하면 된다. 이들 회로 블록은 활성화율이 비교적 작기 때문에, 서브 임계 누설 전류 등의 DC 전류에 의한 전력 소비가 지배적이지만, 그 DC 전류에 의한 전력 소비를 작게 할 수 있다. 한편, CPU, MPEG4 가속기, 고속·소용량 메모리 등의 회로 블록에는, 비교적 낮은 전원 전압을 공급하여, 이들 회로 블록을 구성하는 MOS 트랜지스터의 임계값 전압의 절대값을 작게 하면 된다. 고속 동작이 요구되는 이들 회로 블록은, 충방전 전류에 의한 소비 전류가 지배적이지만, 그것을 효율적으로 삭감할 수 있다.
또한, 회로 블록을 구성하는 MOS 트랜지스터의 임계값 전압이나 게이트 절연막 두께는, 그 회로 블록에 공급되는 전원 전압이나 요구되는 동작 속도에 따라 적절한 크기의 것으로 하면 된다. 칩 혹은 모듈 내에서 1종류의 크기로 한정되는 것은 아니다.
계속해서, 도 4에 도시한 바와 같은 회로 블록 BLKA과 회로 블록 BLKB의 동작 전압이 서로 다른 경우를 예로 들어, 마이크로 I/O의 구성 및 동작을 설명한다. 마이크로 I/O가 정상 동작하기 위해서는, 부유 상태의 신호선이 입력되어도, 관통 전류가 흐르지 않는 상태로 되어 있을 필요가 있다. 전원 공급의 차단 패턴으로서, 이하의 4개를 생각할 수 있다.
(1) 송신측의 회로 블록 BLKA의 전원 공급과 마이크로 I/O 전단 회로 MIOA의 전원 공급이 차단되는 경우(VDDA 혹은 VSSA로의 전위 공급이 차단되는 경우). 이 상태를 「전원 차단 케이스1」로 칭한다.
(2) 수신측의 회로 블록 BLKB의 전원 공급이 차단되는(회로 블록 BLKB로의 VDDB 혹은 VSSB로의 전위 공급이 차단되는) 한편, 마이크로 I/O 후단 회로 MIOB의 전원 공급은 행해지고 있는 경우. 이 상태를 「전원 차단 케이스2」로 칭한다.
(3) 송신측의 회로 블록 BLKA의 전원 공급이 차단되는(회로 블록 BLKA로의 VDDA 혹은 VSSA로의 전위 공급이 차단되는) 한편, 마이크로 I/O 전단 회로 MIOA의 전원 공급은 행해지고 있는 경우. 이 상태를 「전원 차단 케이스3」으로 칭한다.
(4) 수신측의 회로 블록 BLKB의 전원 공급과 마이크로 I/O 후단 회로 MIOB의 전원 공급이 차단되는 경우(VDDB 혹은 VSSB로의 전위 공급이 차단되는 경우). 이 상태를 「전원 차단 케이스4」로 칭한다.
전원 차단 케이스4인 경우에는, 기본적으로 도 4의 구성예의 상태 그대로 마이크로 I/O는 정상 동작한다. 수신측의 회로 블록 BLKB 및 마이크로 I/O 후단 회로 MIOB의 전원 공급이 차단되어 있기 때문에, 송신측의 회로 블록 BLKA로의 전원 공급의 유무에 상관없이, 수신측 회로 블록 BLKB 또는 마이크로 I/O 후단 회로 MIOB에 관통 전류가 흐르지 않기 때문이다. 이하에는 전원 차단 케이스1 내지 3을 서포트하기 위한 마이크로 I/O의 구성예를 기술한다.
전원 차단 케이스1에서 마이크로 I/O가 정상 동작하도록 한 것이, 도 5의 구성예이다. 전원 차단 케이스1이란, 예를 들면 칩으로의 전위(VDDA, VSSA, VDDB, VSSB) 공급을 행하는 조절기가, 전위 VDDA 또는 전위 VSSA의 공급을 차단함으로써 행할 수 있다. 도 5의 구성예에서는, 신호선 e가 수신측의 회로 블록 BLKB로부터 마이크로 I/O 후단 회로 MIOB에 입력되어 있다. 전원 차단 케이스1인 경우, 마이 크로 I/O 전단 회로 MIOA로의 전원 공급이 차단되기 때문에, 신호선군 d2 중 마이크로 I/O 전단 회로 MIOA로부터 출력되는 신호선이 부유 상태로 된다. 이 부유 상태의 신호가 마이크로 I/O 후단 회로 MIOB에 입력되어도, 마이크로 I/O 후단 회로 MIOB에 관통 전류 등이 흐르지 않도록 할 필요가 있다. 도 5에서는, 이 마이크로 I/O의 정상 동작을 실현하기 위해, 상기 신호선 e를 마이크로 I/O 후단 회로 MIOB에 입력하고 있다. 따라서, 회로 블록 BLKB는 전위 VDDA 또는 전위 VSSA의 공급의 차단을 인식할 필요가 있다. 예를 들면, 회로 블록 BLKB의 사양에 「전위 VDDA 또는 전위 VSSA의 공급이 차단된 경우에는 그것을 통지한다」라는 내용을 포함시키면 된다. 또는, 칩이 복수의 모드를 갖고, 그 특정한 모드에서는 전위 VDDA 또는 전위 VSSA의 공급이 차단되는 것으로 해 두면 된다. 이 경우에는 칩이 해당 특정 모드로 들어감으로써, 회로 블록 BLKB는 전위 VDDA 또는 전위 VSSA의 공급의 차단을 인식할 수 있다. 수신측의 회로 블록 BLKB가, 송신측의 회로 블록 BLKA의 전원 공급 차단을 검출하고, 신호선 e를 이용하여 그것을 마이크로 I/O 후단 회로 MIOB로 송신함으로써, 마이크로 I/O를 정상 동작시킨다.
전원 차단 케이스1 외에, 전원 차단 케이스2에서도 마이크로 I/O가 정상 동작하도록 한 것이, 도 6의 구성예이다. 전원 차단 케이스2란, 예를 들면 조절기로부터의 전위 VDDB 또는 전위 VSSB의 공급은 행하면서, 회로 블록 BLKB로의 공급은 저지함으로써 행할 수 있다. 도 6의 구성예에서는, 회로 블록 BLKB로의 전원 공급은, 전원 VDDB는 그 상태 그대로 공급되지만, 접지 VSSB가 전원 스위치 PSWB를 통해 공급된다. 전원 스위치 PSWB의 온·오프는, 전원 스위치 제어 회로 PSCB에 의 해 제어된다. 전원 스위치 제어 회로 PSCB가 전원 스위치 PSWB를 오프하도록 제어함으로써, 전원 차단 케이스2의 상태로 된다. 이 전원 차단 케이스2가 발생하면, 신호선 e가 부유 상태로 된다. 따라서, 전원 스위치 제어 회로 PSCB가 전원 스위치 PSWB를 오프하도록 제어하면, 신호선 cr을 이용하여 그것을 마이크로 I/O 후단 회로 MIOB에 통지한다. 마이크로 I/O 후단 회로 MIOB는, 이 신호선 cr에 의해 신호선 e의 부유 상태를 검출할 수 있기 때문에, 마이크로 I/O를 정상 동작시킬 수 있다.
전원 차단 케이스1 외에, 전원 차단 케이스3에서도 마이크로 I/O가 정상 동작하도록 한 것이, 도 7의 구성예이다. 전원 차단 케이스3이란, 예를 들면 조절기로부터의 전위 VDDA 또는 전위 VSSA의 공급은 행하면서, 회로 블록 BLKA로의 공급은 저지함으로써 행할 수 있다. 도 7의 구성예에서는, 회로 블록 BLKA로의 전원 공급은, 전원 VDDA는 그 상태 그대로 공급되지만, 접지 VSSA가 전원 스위치 PSWA를 통해 공급된다. 전원 스위치 PSWA의 온·오프는, 전원 스위치 제어 회로 PSCA에 의해 제어된다. 전원 스위치 제어 회로 PSCA가 전원 스위치 PSWA를 오프하도록 제어함으로써, 전원 차단 케이스3의 상태로 된다. 이 전원 차단 케이스3이 발생하면, 신호선 d1이 부유 상태로 된다. 따라서, 전원 스위치 제어 회로 PSCA가 전원 스위치 PSWA를 오프하도록 제어하면, 신호선 cs를 이용하여 그것을 마이크로 I/O 전단 회로 MIOA에 통지한다. 마이크로 I/O 전단 회로 MIOA는, 이 신호선 cs에 의해 신호선 d1의 부유 상태를 검출할 수 있기 때문에, 마이크로 I/O를 정상 동작시킬 수 있다.
도 8은, 전원 차단 케이스1 외에, 전원 차단 케이스2 및 전원 차단 케이스3에서도 마이크로 I/O가 정상 동작하도록 한 구성예이다. 도 6 및 도 7의 구성예의 조합으로서 구성하면 되고, 여기서는 자세한 설명은 생략한다.
도 9는 도 8의 마이크로 I/O의 보다 자세한 구성예이다. NAND1은 2입력 NAND 회로, INV1, INV2는 인버터 회로, AND1은 2입력 AND 회로, MP1은 PMOS 트랜지스터, MN1은 NMOS 트랜지스터이다. LC1은 레벨 변환 회로로, 입력 신호(d2, /d2)의 신호 진폭(VDDA-VSSA)을 증폭 혹은 감쇠시켜, 레벨 변환 회로 LC1의 전원 전압 진폭(VDDB-VSSB)에 일치시켜 d4로 출력한다. d4로 출력하는 논리 레벨은, d2로서 입력되는 논리 레벨과 동일하다. 레벨 변환 회로 LC1의 전원 공급은, 전원 VDDB는 그 상태 그대로 공급되지만, 접지 VSSB가 NMOS 트랜지스터 MN1을 통해 공급된다.
전원 차단 케이스1의 경우, 신호선 e를 'L' 레벨로 함으로써, MOS 트랜지스터 MN1이 오프하고, PMOS 트랜지스터 MP1이 온한다. 따라서, 신호선 d2 및 /d2가 부유 상태로 되어도 오프 상태의 MOS 트랜지스터 MN1에 의해, 레벨 변환 회로 LC1로 관통 전류가 흐르는 것이 저지된다. 또한, 이 때 레벨 변환 회로 LC1의 출력 레벨은 부유 상태로 되지만, PMOS 트랜지스터 MP1에 의해 신호선 d4의 논리 레벨은 'H' 레벨로 고정되기 때문에, 마이크로 I/O를 정상 동작시킬 수 있다.
전원 차단 케이스2의 경우, 신호선 cr을 'L' 레벨로 함으로써, 신호선 e가 부유 상태로 되어도 AND 회로 AND1로 관통 전류가 흐르지 않고, 또한 그 출력 레벨은 'L' 레벨로 고정되기 때문에, 마이크로 I/O를 정상 동작시킬 수 있다.
전원 차단 케이스3의 경우, 신호선 cs를 'L' 레벨로 함으로써, 신호선 d1이 부유 상태로 되어도 NAND 회로 NAND1에 관통 전류가 흐르지 않고, 또한 그 출력 레벨은 'H' 레벨로 고정되기 때문에, 마이크로 I/O를 정상 동작시킬 수 있다.
도 19에 레벨 변환 회로 LC1의 구성예를 도시한다. 신호 d1과 상보 신호 /d1이 입력되는 차동형의 레벨 변환 회로이다.
또한, 도 4∼도 9의 구성예에서는, 회로 블록 BLKA는 1개의 신호선 d1에 의해 1비트분의 정보를 송신하는, 소위 싱글 엔드 신호로 통신이 행해지고 있다. 이에 대하여, 듀얼 레일 신호로 통신이 행해지는 경우(회로 블록 BLKA가 신호 d1과 그 상보 신호 /d1을 송신하는, 즉 2개의 신호선에 의해 1비트분의 정보를 송신함)에는, 마이크로 I/O 전단 회로 MIOA는 불필요하게 된다. 듀얼 레일 신호로 통신을 행하는 경우의 논리 게이트 레벨의 회로의 구성예는, 도 9의 구성예에서 마이크로 I/O 전단 회로 MIOA를 삭제하고, 신호 d1이 신호 /d2로서, 신호 /d1이 신호 d2로서 레벨 변환 회로 LC1에 입력되도록 한 회로에 상당한다. 물론 이 경우, 신호선 cs는 불필요하다.
도 9의 입출력 신호 관계를 정리하면 도 10과 같이 된다. 송신측 회로 블록 SND와 수신측 회로 블록 RCV의 각 전원 공급 상태(ON, OFF1, OFF2)에서의 신호선 d1, e, cs, cr의 논리 레벨을 나타내고 있다. 회로 블록의 전원 공급 상태 "ON"이란 VDDA/VDDB 및 VSSA/VSSB의 전위 공급이 이루어져 있는 상태이다. 회로 블록의 전원 공급 상태 "OFF1"이란 VDDA/VDDB 및 VSSA/VSSB의 전위 공급이 이루어져, 마이크로 I/O(송신측 회로 블록인 경우에는 그 전단 회로 또는 수신측 회로 블록인 경우에는 그 후단 회로)로의 전원 공급은 이루어지지만, 전원 스위치 PSWA나 전원 스 위치 PSWB와 같은 수단에 의해 회로 블록으로의 전원 공급이 차단되어 있는 상태이다. 회로 블록의 전원 공급 상태 "OFF2"란 VDDA/VDDB 또는 VSSA/VSSB의 전위 공급이 차단된 상태이다. '*'는 부유 상태를 포함하는 모든 상태를 나타낸다. '-'는 'H' 레벨 또는 'L' 레벨의 상태를 나타낸다.
이상에 의해, 회로 블록을 구성하고 있는 MOS 트랜지스터의 임계값 전압의 절대값이 작은 것에 의해 무시할 수 없는 서브 임계 누설 전류가 흐르는 경우나, MOS 트랜지스터의 산화막을 얇게 하였기 때문에 무시할 수 없는 게이트 터널 누설 전류가 흐르는 경우에도, 그 회로 블록을 사용하지 않을 때에 상기 전원 차단 케이스1∼4의 상태에 의해, 전원 공급을 차단할 수 있다. 이에 의해, 누설 전류에 의한 모듈의 불필요한 전력 소비를 최소한으로 억제할 수 있다. 또한, 이들 제어에 의해 부유 상태로 된 노드에 기인하여 관통 전류가 흐르는 것을, 마이크로 I/O에 의해 저지할 수 있는 것이 이해된다. 또한, 회로 블록을 구성하는 MOS 트랜지스터의 임계값 전압이나 게이트 절연막 두께 및, 전원 스위치를 구성하는 MOS 트랜지스터의 임계값 전압이나 게이트 절연막 두께는 특별히 한정되지 않는다. 전원 스위치는 전원 스위치의 게이트 단자의 전위를 제어함으로써 큰 온 전류와 충분히 작은 오프 전류를 얻을 필요가 있다. 그 때문에, 회로 블록을 구성하는 MOS 트랜지스터의 임계값 전압보다 높은 임계값 전압으로 하고, 회로 블록을 구성하는 MOS 트랜지스터의 게이트 절연막보다 두꺼운 게이트 절연막으로 구성하는 쪽이 바람직하다. 여기서, 게이트 절연막 두께란 게이트 절연막 재료의 유전율 등을 고려한 실효적인 게이트 절연막 두께이다.
또한, 도 9의 구성예에서, 레벨 변환 회로 LC1의 접지 전위 공급은 NMOS 트랜지스터 MN1을 통해 행하고 있지만, 이 방법에 한정되지 않는다. 레벨 변환 회로 LC1 내의 일부 혹은 전부의 회로에 대하여, NMOS 트랜지스터 MN1을 이용하는 대신에 PMOS 트랜지스터를, 전원 VDDB와 레벨 변환 회로 LC1 사이에 삽입하고, 전원 차단 케이스1인 경우에 그 PMOS 트랜지스터를 오프하도록 구성해도 된다.
또한, 도 6 내지 도 8의 구성예에서는, 전원 차단 케이스2 또는 전원 차단 케이스3을 실현하기 위해, 전원 스위치로서 NMOS 트랜지스터 PSWA 또는 NMOS 트랜지스터 PSWB를 회로 블록과 접지선 사이에 설치하고 있다. 이에 대하여, 전원 스위치로서 PMOS 트랜지스터를 회로 블록과 전원선 사이에 설치해도 된다.
또한, 전원 차단 케이스1∼4의 모든 케이스를 가질 필요는 없고, 칩 또는 모듈의 사양에 따라 적절하게 설치하면 된다. 전원 차단 케이스1이 존재하지 않는 경우에는, AND 회로 AND1 대신에 버퍼 회로를 삽입하고, 신호선 cr을 버퍼링한 후에 그 상태 그대로 NMOS 트랜지스터 MN1과 PMOS 트랜지스터 MP1의 게이트 단자에 접속하면 된다. 또한, 전원 차단 케이스2가 존재하지 않는 경우에는, AND 회로 AND1 대신에 버퍼 회로를 삽입하고, 신호선 e를 버퍼링한 후에 그 상태 그대로 MNOS 트랜지스터 MN1과 PMOS 트랜지스터 MP1의 게이트 단자에 접속하면 된다. 또한, 상기 전원 차단 케이스3이 존재하지 않는 경우에는, NAND 회로 NAND1 대신에 인버터 회로를 삽입하고, 신호선 d1을 인버팅한 후에 그 상태 그대로 신호선 /d2에 접속하면 된다. 이 외에 다양한 전원 차단 케이스의 조합에 대응할 수 있다.
또한, 도 4 내지 도 9에서 알기 쉽게 하기 위해, 회로 블록간에서 송수신되 는 신호를 1비트인 경우로 설명하였다. 통상, 회로 블록간에서 신호를 교환하기 위한 신호선은 복수 비트분 존재하고, 이들 복수 비트분의 신호선에 대하여, 제어 신호 e, cr, cs를 설치하면 되므로, 1비트마다 제어 신호를 설치할 필요는 없다. 또한, 통상, 회로 블록은 송신, 수신 가능하므로, 회로 블록을 송신측, 수신측으로 나누어 설명하였지만, 알기 쉽게 하기 위한 것에 불과하다. 또한, 도 4∼도 9의 예에서는 차동형의 레벨 변환 회로를 이용하는 것을 상정하고 있지만, 인버터형의 레벨 다운 회로를 이용해도 되며, 또한 회로 블록간의 동작 전압이 동일하면 레벨 변환 회로가 불필요하게 된다. 이러한 변경에 따른 다양한 회로 변경이 가능하다.
<제2 실시 형태>
도 11은 도 6부터 도 8의 전원 스위치 제어 회로 PSCA 혹은 PSCB의 인터페이스 구성예이다. 전원 스위치 PSW를 제어하는 전원 스위치 제어 회로 PSC는, 요구선 req와 응답선 ack에 의한 핸드 세이크에 의해, 전원 스위치 PSW의 온·오프를 제어하여, 회로 블록 BLK의 전원 공급 상태를 제어하고 있다. 여기서는, 요구선 req를 'H' 레벨로 함으로써(시각 T1), 전원 스위치 PSW가 온하여, 회로 블록 BLK에 전원 공급을 행한다. 완전하게 전원 스위치 PSW가 온하여, 회로 블록 BLK로의 전원 공급이 완료된 후, 응답선 ack가 'H' 레벨이 됨으로써(시각 T1B), 전원 스위치 제어 회로 외부에 회로 블록 BLK가 동작 가능 상태로 이행한 것을 통지한다. 반대로, 요구선 req를 'L' 레벨로 함으로써(시각 T2), 전원 스위치 PSW를 오프하여, 회로 블록 BLK를 전원 차단 상태로 제어한다. 완전하게 전원 스위치 PSW가 오프하고, 응답선 ack가 'L' 레벨로 됨으로써(시각 T2B), 전원 스위치 제어 회로 외부에 회로 블록 BLK가 전원 차단 상태로 이행한 것을 통지한다.
도 8에서는 전원 스위치 제어 회로로부터 마이크로 I/O로 전원 스위치의 온·오프 상태를 나타내는 신호가 신호선 cs나 cr을 통해 출력된다. 도 11의 구성예에서는, 신호선 c가 이들 신호선에 상당하며, 신호선 c는 응답선 ack보다 충분히 빠르게 확정시키고 있다. 예를 들면, 응답선 ack가 'H' 레벨로 되는 것보다 이전(시각 T1A)에, 신호선 c가 'H' 레벨로 되어 있다. 또한, 응답선 ack가 'L' 레벨로 되는 것보다 이전(시각 T2B)에, 신호선 c가 'L' 레벨로 되어 있다. 이와 같이, 신호선 c는 응답선 ack보다 충분히 빠르게 확정시킨다. 전원 스위치 PSW의 제어 후, 회로 블록 BLK에 신호가 입출력 가능하게 된 상태에서, 마이크로 I/O가 동작 가능한 상태로 되어 있지 않으면 회로 블록간의 통신에 오동작이 발생한다. 응답선 ack가 'H' 레벨로 확정되기 이전에, 신호 c에 의해 마이크로 I/O를 동작 가능한 상태로 제어해 두는 것이 바람직하다.
또한, 간략하게 하기 위해, 회로 블록에는 전원 스위치를 통해 접지가 접속되어 있는 것으로서 설명하고 있지만, 누설 전류 등에 의한 DC적인 전력 소비가 문제가 되지 않는 경우에는 전원 스위치에 의한 전원 공급 차단은 불필요하다. 예를 들면, 높은 동작 전압에서 동작하고, 두꺼운 게이트 절연막을 갖는 트랜지스터로 구성되는 I/O 버퍼가 이 예에 상당한다. 또한, 임계값 전압이 높은 트랜지스터로 구성된 회로로서, DC적인 전력 소비가 문제가 되지 않는 경우도 있다. 그 경우에는 전원 스위치를 통해 접지에 접속할 필요가 없다. 전원 스위치를 사용할지의 여부는, 회로 블록을 구성하고 있는 MOS 트랜지스터의 구성이나, 회로 블록을 구성하 고 있는 회로의 특성에 따라 결정된다.
또한, 회로 블록을 전원 스위치를 통해 접지에 접속한 경우에는, 임의의 회로 블록으로부터 발생한 노이즈가, 접지를 통해 다른 회로 블록으로 전파되는 것을 억제할 수 있다. 접지선을 통한 노이즈의 전파가 전원 스위치를 통과함으로써 감쇠된다. 전원 스위치는 저항에 상당하며, 그 저항과 각 회로 블록의 기생 용량이나, 접지선의 기생 용량에 의해 저역 통과 필터가 형성되기 때문이다. 예를 들면, 회로 블록 BLKA가 고속으로 동작하는 디지털 회로, 회로 블록 BLKB가 고정밀도의 A/D 인버터 등의 아날로그 회로인 경우를 생각할 수 있다. 일반적으로 디지털 회로에는 아날로그 회로보다 낮은 전원 전압을 인가하기 때문에, 전원 VDDA<전원 VDDB로 하는 것이 적당하다. 또한, 접지 VSSA와 접지 VSSB는 칩 내 혹은 모듈 외부 등에 접속되는 것이 일반적이다. 이 경우, 전원 VDDA와 전원 VDDB는 그 전압이 서로 다르기 때문에, 모듈 외부에서도 분리되어 있으므로, 전원 VDDA에 발생한 디지털 회로의 노이즈가 전원 VDDB로 전파되는 경우는 적다. 그러나, 접지 VSSA와 접지 VSSB는 접속되어 있기 때문에, 전원 스위치가 없는 경우에는, 디지털 회로의 노이즈는 접지 VSSA 및 접지 VSSB를 통해 아날로그 회로로 직접 전파되게 된다. 그러나 전원 스위치를 접지에 설치함으로써, 도 8의 구성예에 의거하여 설명하면, 디지털 회로로부터 발생한 노이즈는, 전원 스위치 PSWA에 의해 감쇠되어 접지 VSSA 및 접지 VSSB로 전파된다. 또한, 이 접지 VSSA 및 접지 VSSB 상의 노이즈도, 전원 스위치 PSWB에 의해 감쇠되어, 아날로그 회로의 실질적인 접지선인 가상 접지선 VSSMB로 전파된다. 이와 같이 하여 디지털 회로와 아날로그 회로의 노이즈의 커플 링을 저감할 수 있다.
<제3 실시 형태>
회로 블록을 구성하고 있는 MOS 트랜지스터의 기판 단자(웰)의 접속 형태는 다양한 형태를 생각할 수 있다. 도 12는 PMOS 트랜지스터 MP2의 기판 단자 vbp는 전원 VDD에, NMOS 트랜지스터 MN2의 기판 단자 vbn은 접지 VSS에 접속되어 있는 구성예이다. NMOS 트랜지스터 MN2의 기판 단자 vbn을 접지 VSS에 접속함으로써, 전원 스위치 PSW가 오프된 경우에는 가상 접지선 VSSM의 전위가 상승하기 때문에, NMOS 트랜지스터 MN2의 소스·기판간에 기판 바이어스가 인가되게 된다. 이에 의해, 기판 바이어스 효과에 의해 NMOS 트랜지스터 MN2에 흐르는 누설 전류를 작게 할 수 있다. 한편, vbn을 가상 접지선 VSSM에 접속해도 된다. 이 경우에는 NMOS 트랜지스터 MN2의 웰 전위와 소스 전위가 동일해지기 때문에, 트랜지스터의 고속 동작에 적합하다.
도 13의 구성예에서는, 회로 블록을 구성하고 있는 PMOS 트랜지스터 MP2의 기판 단자 vbp와, NMOS 트랜지스터 MN2의 기판 단자 vbn의 전위를, 기판 전압 제어 회로 VBC에 의해 제어한 예이다. vbp와 vbn의 전위는 특별히 한정되지 않지만, 회로 블록 BLK를 고속 동작시키기 위해서는, vbp에는 낮은 전압(VDD 또는 그 이하의 전압)을, vbn에는 높은 전압(VSS 또는 그 이상의 전압)을 인가하면 된다. 또는, 회로 블록 BLK에 요구되는 동작 속도에 따라, 최적의 전위를 기판 단자 vbp, vbn에 인가해도 된다. 특히 그 전위를 프로세스나 온도, 전원 전압에 따라 결정하면, 프로세스 변동이나 온도·전원 전압 변동을 보상할 수 있다.
또한, 도 12나 도 13에서는 회로 블록 BLK 내의 인버터 회로의 구성예를 도시하고 있지만, 이것은 CMOS 논리 회로의 전형예로서 나타낸 것에 지나지 않고, 다양한 회로에 대하여 적용할 수 있다.
<제4 실시 형태>
회로 블록의 레이아웃에 대하여 설명한다. 도 14는 도 12에 도시한 회로 블록 BLK의 레이아웃 배치예를 도시하고 있다. RUSR은 회로 블록 BLK를 구성하고 있는 MOS 트랜지스터를 배치하는 영역이다. RPWR1, RPWR2, RPWR3, RPWR4, RPWR5, RPWR6, RPWR7, RPWR8로 구성되는 링 형상의 영역은, 도 12에서 전원선 VDD, 접지선 VSS, 가상 접지선 VSSM 등의 전원 간선이, 비교적 굵은 배선 폭의 배선으로 주회하여 배치되어 있으며, 전원 링을 형성하고 있다. 이에 의해, 회로 블록을 구성하고 있는 MOS 트랜지스터에 공급되는 전원선, 접지선, 가상 접지선을 저저항화하고 있다.
전원 스위치 PSW는 상기 전원 링의 4변의 영역(RPWR2, RPWR4, RPWR6, RPWR8)에 배치하는 것이 바람직하다. 특히 전원 스위치 PSW는, 영역 RPWR4, RPWR8에 배치하는 것이 바람직하다. 도 15에 도시한 바와 같이, 회로 블록을 구성하는 스탠더드 셀 CELL에 전원, 접지를 공급하는 전원선 VDD105(M1), 가상 접지선 VSSM105(M1)는, 가로 방향으로 연장되어 있다. 그 때문에, 영역 RPWR4, RPWR8에 전원 스위치 PSW를 배치함으로써, 배선 저항의 영향을 작게 할 수 있다. 한편, 전원 스위치 PSW를 영역 RPWR2, RPWR6에 배치하는 경우에는, 영역 RPWR4, RPWR8에 배치되는 전원선 VDD, 접지선 VSS의 배선 저항의 영향이 커진다. 그 때문에, 영역 RPWR4, RPWR8에 전원 스위치 PSW를 우선적으로 배치하고, 또한 전원 스위치 PSW의 온 저항의 영향을 줄이고자 하는 경우에 다시 영역 RPWR2, RPWR6에도 전원 스위치 PSW를 배치하는 것이 바람직하다. 또한, 도 12 등에 도시되어 있는 전원 스위치 제어 회로 PSC나, 도 13의 기판 바이어스 제어 회로 VBC는, 상기 전원 링의 네 모퉁이의 영역(RPWR1, RPWR3, RPWR5, RPWR7)에 배치할 수 있다. 회로 블록이 커지면 영역 RUSR이 커지고, 이에 의해 영역 RPWR2, RPWR4, RPWR6, RPWR8도 커져, 회로 블록의 규모의 크기에 따른 게이트 폭이 되도록 전원 스위치 PSW를 배치할 수 있다. 이에 대하여, 영역 RPWR1, RPWR3, RPWR5, RPWR7의 크기는 회로 블록의 규모에 영향을 받지 않는다. 이런 의미에서도, 전원 스위치 제어 회로 PSC나 도 13의 기판 바이어스 제어 회로 VBC를 상기 전원 링의 네 모퉁이의 영역에 배치하는 것이 바람직하다.
도 15는 도 14의 R14의 부분에 대하여, 보다 구체적인 전원선 VDD, 접지선 VSS, 가상 접지선 VSSM의 레이아웃을 도시한 것이다. VDD100∼VDD110은 전원선, VSS101∼VSS103 및 VSS107∼VSS113은 접지선, VSSM101∼VSSM107은 가상 접지선을 나타내고 있다. SIG100은 세로 방향으로 전원 링을 횡단하는 배선을 대표하여 한개만 도시한 것이고, SIG101은 가로 방향으로 전원 링을 횡단하는 배선을 대표하여 한개만 도시한 것이다. 도 15에서 각 기호 뒤의 괄호 내에 기술되어 있는 M1∼M4의 기호는, 그 배선을 설치하기 위해 사용한 배선층명을 나타내고 있다. 복수 기술되어 있는 경우에는, 이들 복수의 배선층에서 배선되어 있는 것을 나타내고 있다. M4는 M3보다, M3은 M2보다, M2는 M1보다 반도체 기판으로부터 봐서 상층의 배 선층이다. 또한, ×가 안에 있는 사각형의 기호는 각 배선층을 접속하기 위한 비아(VIA)를 나타내고 있다. RPWR로 나타내고 있는 부분이 전원 링 영역이고, RUSR로 나타내고 있는 부분이 회로 블록을 구성하고 있는 MOS 트랜지스터를 배치하는 영역이다.
전원 링은 반도체 기판보다 비교적 상층의 배선층 M2 내지 M4에 의해, VDD101∼VDD103, VSS101∼VSS103, VSSM101∼VSSM103, VSS111∼VSS113으로 구성되어 있다. 반도체 기판보다 비교적 상층의 배선층은 하층의 배선층과 비교하여 피치를 넓게 할 수 있기 때문에 배선층 두께를 두껍게 할 수 있고, 시트 저항을 작게 할 수 있어 저저항의 배선을 실현할 수 있다. 전원 링에 이러한 저저항의 배선을 이용함으로써, 전원 링을 저저항으로 형성할 수 있어, 소위 전압 드롭을 작게 억제할 수 있다.
도 15에서는, 상기 전원 링을 세로 방향으로 분로하는 세로 방향 전원 간선 RPWRV를, VDD106 및 VSSM106으로 형성하고 있다. 또한, 전원 링을 가로 방향으로 분로하는 가로 방향 전원 간선 RPWRH를, VDD107, VSS107, VSSM107으로 형성하고 있다. 이들에 의해, 전원 링을 더욱 저저항화할 수 있다. 여기서는 세로 방향 전원 간선 RPWRV의 가로 방향의 배치 간격 및, 가로 방향 전원 간선 RPWRH의 세로 방향의 배치 간격은 특별히 한정되지 않지만, 세로 방향 전원 간선 RPWRV에는 비교적 하층의 M2 배선층을 이용하고 있기 때문에, 너무 많은 세로 방향 전원 간선 RPWRV를 배치하면, 회로 블록을 구성하고 있는 MOS 트랜지스터의 신호선 배선을 위한 채널이 적어지게 된다. 따라서, 예를 들면 약 100㎛ 간격으로 배치하는 것이 적당하 다. 한편, 가로 방향 전원 간선 RPWRH에는 비교적 상층의 M4 배선층을 이용하고 있기 때문에 상기 신호선 배선을 위한 채널을 적게 하는 경우는 적다. 그 때문에, 많은 수의 가로 방향 전원 간선 RPWRH를 배치할 수 있다.
상기 전원 링으로부터 회로 블록을 구성하고 있는 MOS 트랜지스터로의 전원 공급 RCELL은 M1 배선층을 이용하여, VDD105 및 VSSM105에 의해 행하고 있다. 대부분의 스탠더드 셀 CELL100을 배열하여 회로를 구성하는 경우, 모든 셀에 전원이 공급되도록 RCELL을 세로 방향으로 스탠더드 셀의 배치 간격으로 배치하게 된다. 또한, 회로 블록을 구성하고 있는 MOS 트랜지스터의 신호선을 배선하기 위한 채널은, 주로 M1∼M3의 배선층을 이용한다. 마찬가지의 이유로, 전원 링의 네 모퉁이 영역에는, 전원선, 접지선에는 M4의 배선층을 이용하며 그보다 하층의 배선을 이용하지 않는다. 전원 스위치 제어 회로 PSC나 기판 바이어스 제어 회로 VBC를 설치하는 경우에는, 충분한 수의 배선층 M1∼M3을 이용하여 회로를 구성한다. 이들 회로를 설치하지 않는 경우에는, 전원선, 접지선을 위해 이들 배선층을 이용할 수 있다.
전원 링 외부로부터 전원 링으로의 전원 및 접지의 공급은, VDD109, VDD110, VSS109, VSS110에 의해 행하고 있다. 각각 M4 배선층 및 M1 배선층을 이용하고 있기 때문에, 회로 블록과 마이크로 I/O 사이의 신호선의 배선에는, SIG100 및 SIG101으로 나타낸 바와 같이 M2 배선층 및 M3 배선층을 이용할 수 있다.
간략하게 하기 위해, VDD100과 VDD103을 전기적으로 접속하기 위한 배선 VDD108은 한개만이 도시되어 있지만, 실제로는 임의의 간격으로 다수 배치하여 저 저항으로 접속하는 것이 적당하다. 또한, VDD108과 같이 VDD100과 VDD101을 세로 방향으로 직접 전기적으로 접속하는 배선이 도시되어 있지 않지만, M2 배선층을 이용하여 VDD108과 마찬가지로 배치하는 것이 바람직하다. 또한, 간략하게 하기 위해, VSS103과 VSS113을 전기적으로 접속하기 위한 배선 VSS108은 한개만이 도시되어 있지만, 실제로는 임의의 간격으로 다수 배치하여 저저항으로 접속하는 것이 적당하다. 또한, VSS108과 같이 VSS101과 VSS111을 세로 방향으로 직접 전기적으로 접속하는 배선이 도시되어 있지 않지만, M3 배선층을 이용하여 VSS108과 마찬가지로 배치하는 것이 바람직하다.
상기 레이아웃에 의해, 배선층을 효율적으로 사용하여, 스탠더드 셀 CELL100으로의 저임피던스의 전원 공급이 가능해진다. 또한, 도 15는 배선층이 4층인 경우의 구성예이지만, 보다 많은 배선층이 있는 경우에는, 도 15의 구성도에서 다시 그 배선층을 이용하여 전원 링을 더 저저항으로 구성할 수 있다. 그 배선층의 구체적인 사용 방법은 한정되지 않지만, 최상층의 배선층(도 15의 경우 M4)과 최하층의 배선층(도 15의 경우 M1)을 이용하여 전원 링 외부로부터 전원 링으로의 전원 및 접지의 공급을 행하는 것이 적당하다. 이에 의해, 회로 블록과 마이크로 I/O 사이의 신호선 배선을 위해, 많은 배선층을 효율적으로 이용할 수 있다. 또한, 가로 방향 전원 간선 RPWRH는 최상위층의 배선층(도 15의 경우 M4)을 이용하여 실현한 쪽이 바람직하다. 회로 블록을 구성하고 있는 MOS 트랜지스터의 신호선을 배선하기 위한 채널을 많이 취하기 위해서이다.
<제5 실시 형태>
도 16은 본 발명의 칩 단면도 예를 도시하고 있다. PSUB100은 P형 기판, NW100, NW110은 N형 웰, PW100, PW110은 P형 웰, NISO100 및 NISO110은 NW100 및 NW110보다 깊은 위치에 생성된 불순물층으로, 소위 삼중 웰 구조를 구성하기 위한 딥 N형 웰이다. P100 및 P101은 P형 확산층으로, 게이트 전극 G100 및 게이트 절연막 T100과 함께 PMOS 트랜지스터 MP100을 구성하고 있다. P110 및 P111도 P형 확산층으로, 게이트 전극 G110 및 게이트 절연막 T110과 함께 PMOS 트랜지스터 MP110을 구성하고 있다. N100 및 N101은 N형 확산층으로, 게이트 전극 G101 및 게이트 절연막 T101과 함께 NMOS 트랜지스터 MN100을 구성하고 있다. N110 및 N111도 N형 확산층으로, 게이트 전극 G111 및 게이트 절연막 T111과 함께 NMOS 트랜지스터 MN110을 구성하고 있다. N102는 N형 확산층으로, N형 웰 NW100에 전위를 공급하기 위한, PMOS 트랜지스터 PMOS100의 기판 단자이다. P102는 P형 확산층으로, P형 웰 PW100에 전위를 공급하기 위한, NMOS 트랜지스터 NMOS100의 기판 단자이다. N112는 N형 확산층으로, N형 웰 NW110에 전위를 공급하기 위한, PMOS 트랜지스터 PMOS110의 기판 단자이다. P112는 P형 확산층으로, P형 웰 PW110에 전위를 공급하기 위한, NMOS 트랜지스터 NMOS110의 기판 단자이다. S100은 P형 확산층으로, PSUB100에 전위를 여기로부터 공급한다.
이러한 삼중 웰 구조를 이용함으로써, 각 회로 블록의 전원의 전위와 접지의 전위를 독립적으로 설정할 수 있다. 예를 들면 도 4의 구성예의 회로 블록 BLKA는 딥 N형 웰 NISO100 상에, MOS 트랜지스터 MP100, MN100과 같이 구성할 수 있고, 회로 블록 BLKB는 딥 N형 웰 NISO110 상에, MOS 트랜지스터 MP110, MN110과 같이 구 성할 수 있다. 각 회로 블록에서 독립적으로 MOS 트랜지스터의 기판 전위를 설정할 수 있기 때문에, 도 13의 구성예를 실현할 수 있다.
도 17은 도 4의 구성예의 레이아웃예를 도시하고 있다. 여기서는 간단하게 하기 위해, 도 16의 딥 N형 웰의 레이아웃만을 도시하고 있다. NISOBLKA는 회로 블록 BLKA의 딥 N형 웰, NISOBLKB는 회로 블록 BLKB의 딥 N형 웰, NISOMIOA1∼NISOMIOA3은 마이크로 I/O 전단 회로 MIOA의 딥 N형 웰, NISOMIOB1∼NISOMIOB3은 마이크로 I/O 후단 회로 MIOB의 딥 N형 웰을 나타내고 있다. 딥 N형 웰 NISOBLKA는 딥 N형 웰 NISOMIOA1∼NISOMIOA3과 동일한 전위(VDDA)이기 때문에 접속하여 형성해도 된다. 딥 N형 웰 NISOBLKB는 딥 N형 웰 NISOMIOB1∼NISOMIOB3과 동일한 전위(VDDB)이기 때문에 접속하여 형성해도 된다. 또한, 딥 N형 웰 NISOMIOA1∼NISOMIOA3과 딥 N형 웰 NISOMIOB1∼NISOMIOB3 사이에, 도 16의 P형 확산층 S100을 설치해도 된다. 회로 블록 BLKA와 회로 블록 BLKB에서 발생한 노이즈가 서로 간섭하는 것을 저감할 수 있다.
<제6 실시 형태>
회로 블록의 테스트 용이화 방법의 하나로서, 본 발명의 마이크로 I/O에 스캔 기능을 부가한 경우의 구성예를 도 18에 도시한다. 도 18에서, BLKA는 송신측의 회로 블록, BLKB는 수신측의 회로 블록, MIOb1부터 MIObn은 각각 1비트분의 마이크로 I/O를 나타내고 있다. LA1부터 LAn은 마이크로 I/O에의 입력 신호이고, LB1부터 LBn은 마이크로 I/O로부터의 출력 신호이다. 여기서는 간략하게 하기 위해, 도 8에 도시한 바와 같은 cr, cs, e 등의 제어 신호와 전원 관계의 접속은 생 략하고 있다. si0이 스캔 데이터의 입력이며, si1, si2, sin의 순서대로 그 데이터가 시프트해 간다.
일반 플립플롭(FF)의 스캔은, 플립플롭의 내부 상태를 칩 외부로부터 강제적으로 설정하는 경우에 이용된다. 여기서는, 마이크로 I/O에의 입력(LA1∼LAn)을 무시하고, 강제적으로 si0으로부터의 입력 데이터로 마이크로 I/O의 출력(LB1∼LBn)을 설정한다. 구체적인 마이크로 I/O의 구성예는 생략하지만, 예를 들면 마이크로 I/O 내에 플립플롭을 설치하고, 복수의 마이크로 I/O로 시프트 레지스터를 형성함으로써 실현할 수 있다. 또한, 이 스캔 패스를 이용함으로써, 마이크로 I/O에의 입력(LA1∼LAn)의 값을, LAn으로부터 LA1의 순서로 sin으로 출력할 수 있다. 이상과 같이 마이크로 I/O에 스캔 기능을 부가함으로써, 회로 블록의 기능 검증을 용이하게 단시간에 실행할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능하다. 예를 들면 회로의 구체적 구조나 레이아웃 구조는, 다양한 실시 형태를 취할 수 있다.
도 1은 본 발명의 기본적인 실시예를 도시하는 도면.
도 2는 도 1과는 다른 본 발명의 기본적인 실시예를 도시하는 도면.
도 3은 마이크로 I/O를 포함한, 본 발명의 기본적인 구성예를 도시하는 도면.
도 4는 전원 전압이 상이하게 될 가능성이 있는 2개의 회로 블록과, 그 사이의 마이크로 I/O의 구성예를 도시하는 도면.
도 5는 전원 차단 케이스1의 상태에서 마이크로 I/O를 정상 동작시키기 위한 마이크로 I/O의 구성예를 도시하는 도면.
도 6은 전원 차단 케이스1과 전원 차단 케이스2의 상태에서 마이크로 I/O를 정상 동작시키기 위한, 마이크로 I/O의 구성예를 도시하는 도면.
도 7은 전원 차단 케이스1과 전원 차단 케이스3의 상태에서 마이크로 I/O를 정상 동작시키기 위한 마이크로 I/O의 구성예를 도시하는 도면.
도 8은 전원 차단 케이스1과 전원 차단 케이스2와 전원 차단 케이스3의 상태에서 마이크로 I/O를 정상 동작시키기 위한, 마이크로 I/O의 구성예를 도시하는 도면.
도 9는 도 8의 마이크로 I/O의 더욱 자세한 구성예를 도시하는 도면.
도 10은 도 9의 마이크로 I/O의 허가되는 입출력 신호 관계를 도시하는 도면.
도 11은 전원 스위치 제어 회로의 인터페이스 구성예를 도시하는 도면.
도 12는 회로 블록을 구성하고 있는 MOS 트랜지스터의 기판 단자의 접속예를 도시하는 도면.
도 13은 도 12와는 다른 회로 블록을 구성하고 있는 MOS 트랜지스터의 기판 단자의 접속예를 도시하는 도면.
도 14는 회로 블록의 레이아웃예(플로어 플랜예)를 도시하는 도면.
도 15는 회로 블록의 전원 네트예를 도시하는 도면.
도 16은 회로 블록과 마이크로 I/O의 단면도를 도시하는 도면.
도 17은 회로 블록과 마이크로 I/O의 딥 N형 웰의 레이아웃예(플로어 플랜예)를 도시하는 도면.
도 18은 스캔 기능을 부가한 마이크로 I/O를 포함하는 본 발명의 기본 구성예를 도시하는 도면.
도 19는 레벨 변환 회로의 구성예를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
BLK1, BLK2, BLKA, BLKB, BLK : 회로 블록
MIO1, MIO2, MIO3, MIO4, MIO, MIOb1, MIOb2, MIObn : 마이크로 I/O
IOB1, IOB2, IOB3 : I/O 버퍼
MIOB1, MIOB2 : 미니 I/O 버퍼
CHP1, CHP2, CHP3 : 칩
MDL1, MDL2 : 모듈
L11, L12, L13, L21, L22, L23, L24, L31, L32, L33, L41, L42, L43, LA, LB, d : 신호선군
VDDA, VDDB, VDD : 전원
VSSA, VSSB, VSS : 접지
MIOA : 마이크로 I/O 전단 회로
MIOB : 마이크로 I/O 후단 회로
d1, d2, e, cr, cs, /d2 : 신호선
PSCA, PSCB, PSC : 전원 스위치 제어 회로
ct1a, ct1b : 전원 스위치 제어 회로의 인터페이스 신호군
PSWA, PSWB, PSW : 전원 스위치
VSSMA, VSSMB, VSSM : 가상 접지선
NAND1 : NAND 회로
INV1, INV2 : 인버터 회로
AND1 : AND 회로
LC1 : 레벨 변환 회로
MN1, MN2, MN100 : NMOS 트랜지스터
MP1, MP2, MP100 : NMOS 트랜지스터
req : 요구선
ack : 응답선
vbp : PMOS 트랜지스터의 기판 단자
vbn : NMOS 트랜지스터의 기판 단자
VBC : 기판 바이어스 제어 회로
RPWR1, RPWR2, RPWR3, RPWR4, RPWR5, RPWR6, RPWR7, RPWR8 : 전원 링을 형성하고 있는 영역
RUSR : 회로 블록을 구성하고 있는 MOS 트랜지스터를 배치하는 영역
VDD100, VDD101, VDD102, VDD103, VDD104, VDD105, VDD106, VDD107, VDD108, VDD109, VDD110 : 전원선
VSS100, VSS101, VSS102, VSS103, VSS104, VSS105, VSS106, VSS107, VSS108, VSS109, VSS110, VSS111, VSS113 : 접지선
VSSM100, VSSM101, VSSM102, VSSM103, VSSM104, VSSM105, VSSM106, VSSM107 : 가상 접지선
SIG100, SIG101 : 신호선
RPWRV : 세로 방향 전원 간선
RPWRH : 가로 방향 전원 간선
CELL100 : 스탠더드 셀

Claims (7)

  1. 제1 트랜지스터, 제1 노드 및 제2 노드를 갖고, 상기 제1 노드와 상기 제2 노드 사이의 전위차인 제1 전압의 제1 전원이 공급되는 제1 회로 블록과, 상기 제1 회로 블록의 출력 신호의 신호 진폭을 상기 제1 회로 블록의 외부에 송신하기 위한 제1 변환 회로를 포함하는 제1 칩과,
    제2 트랜지스터, 제3 노드 및 제4 노드를 갖고, 상기 제3 노드와 상기 제4 노드 사이의 전위차인 제2 전압의 제2 전원이 공급되는 제2 회로 블록과, 상기 제1 변환 회로로부터의 출력 신호의 신호 진폭을 상기 제2 전압으로 변환해서 상기 제2 회로 블록에 송신하기 위한 제2 변환 회로를 포함하는 제2 칩을 갖고,
    상기 제1 회로 블록은, 상기 제1 전원이 공급되는 제1 모드와 상기 제1 전원이 공급되지 않는 제2 모드를 갖고,
    상기 제1 변환 회로는, 상기 제1 회로 블록이 상기 제2 모드의 경우에는, 상기 제1 노드 또는 상기 제2 노드의 전위를 상기 제2 변환 회로에 송신하고,
    상기 제1 칩과 상기 제2 칩은, 상이한 칩인 것을 특징으로 하는 반도체 집적 회로 장치.
  2. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은, 상이한 반도체 기판 상에 설치되어 있는 것을 특징으로 하는 반도체 집적 회로 장치.
  3. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 상이한 모듈에 설치되고,
    상기 제1 칩과 상기 제2 칩 사이의 통신은, 입출력 버퍼를 통해서 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
  4. 제1항에 있어서,
    상기 제1 칩과 상기 제2 칩은 동일한 모듈에 설치되고,
    상기 제1 칩과 상기 제2 칩 사이의 통신은, 입출력 버퍼를 통하지 않고 행해지는 것을 특징으로 하는 반도체 집적 회로 장치.
  5. 제1항에 있어서,
    상기 제1 회로 블록은, 상기 제2 노드와 상기 제1 회로 블록을 접속하여 상기 제1 모드의 경우에는 온 상태로 되고 상기 제2 모드의 경우에는 오프 상태로 되는 제3 트랜지스터와, 상기 제3 트랜지스터의 게이트를 제어하기 위한 제어 회로를 더 갖고,
    상기 제어 회로는, 상기 제3 트랜지스터가 상기 제2 모드의 경우에는, 상기 제3 트랜지스터가 상기 제2 모드인 것을 나타내는 정보를 상기 제1 변환 회로에 통지하는 것을 특징으로 하는 반도체 집적 회로 장치.
  6. 제1항에 있어서,
    상기 제1 칩은, 동작 전원이 공급되는 제3 모드와, 상기 동작 전원이 공급되지 않는 제4 모드를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
  7. 제1 회로 블록과, 제2 회로 블록과, 변환 회로를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
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