JP2014140031A - アナログ集積回路のパワーダウン方法及び装置 - Google Patents
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Abstract
【課題】アナログ集積回路をパワーダウンする。
【解決手段】パワーダウン回路は、アナログ回路に電気的に結合され、パワーダウン信号の受信に応答してアナログ回路をパワーダウンするように構成されている。ノード保護回路は、アナログ回路に電気的に結合され、パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、パワーダウン信号の受信に応答して、アナログ回路における前記少なくとも一つの所定のノードに所定の電位を供給するように構成されている。
【選択図】図6
【解決手段】パワーダウン回路は、アナログ回路に電気的に結合され、パワーダウン信号の受信に応答してアナログ回路をパワーダウンするように構成されている。ノード保護回路は、アナログ回路に電気的に結合され、パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、パワーダウン信号の受信に応答して、アナログ回路における前記少なくとも一つの所定のノードに所定の電位を供給するように構成されている。
【選択図】図6
Description
この発明は概して、システムオンチップ(SOC)を形成するためにデジタル及びアナログ回路の両方を有する集積回路(IC)に関する。より具体的には、この発明は、デュアル電源(VddH及びVddL)を有し、アナログ回路のノードについての保護回路を有し、そして単一のゲート酸化膜プロセスを用いて製造されるシステムオンチップ内のアナログ回路をパワーダウンする方法及び装置に関する。
集積回路
集積回路(IC、マイクロサーキット、マイクロチップ、シリコンチップ、またはチップとしても知られている)は、半導体材料の薄い基板の表面内に製造された、小型化された電子回路である。この電子回路は、電気的な利得を提供するトランジスタのような能動デバイスと、抵抗、容量、及びダイオードのような受動デバイスとを含み得る。
集積回路(IC、マイクロサーキット、マイクロチップ、シリコンチップ、またはチップとしても知られている)は、半導体材料の薄い基板の表面内に製造された、小型化された電子回路である。この電子回路は、電気的な利得を提供するトランジスタのような能動デバイスと、抵抗、容量、及びダイオードのような受動デバイスとを含み得る。
電界効果トランジスタ
電界効果トランジスタ(FET)として知られている一種のトランジスタは、その形態(shape)を制御するためのゲートコンタクトによって与えられる電界に依存し、従ってソースコンタクトとドレインコンタクトとの間の半導体材料におけるチャネルの導電率に依存する。
電界効果トランジスタ(FET)として知られている一種のトランジスタは、その形態(shape)を制御するためのゲートコンタクトによって与えられる電界に依存し、従ってソースコンタクトとドレインコンタクトとの間の半導体材料におけるチャネルの導電率に依存する。
金属−酸化物−半導体電界効果トランジスタ(MOSFET)は、デジタル及びアナログ回路の両方において一般的な電界効果トランジスタである。金属−酸化物−半導体なるフレーズは、初期及び最近の電界効果トランジスタの物理的な構造を参照しており、金属のゲート電極が酸化物絶縁体の上面に設けられ、これも同様にして半導体材料の上面上に設けられる。MOSFETは、n型またはp型の半導体材料のチャネルを有し、これによりnMOSFETまたはpMOSFETと呼ばれる。
MOSFETのゲート材料についての第一の特性は、良い導電体であることである。ゲート材料の例には、高ドープされた多結晶シリコン(ポリシリコン)、金属(例えばタンタル、タングステン、窒化タンタル、及び窒化チタン)、及びポリシリコンとシリサイドと呼ばれる金属との混合材料であり、それぞれ対応する利点と欠点とを有する。ポリシリコンゲートは金属ではなく、過去20年の間用いられてきた。従って、“MOSFET”なるフレーズにおける用語‘金属’は、製造技術の変化に応じて、しばしば不適切である。金属ゲートは初期のMOSFETにおいて用いられ、65nm以下のプロセスにおける半導体の製造に、今再び用いられている。
図1は、nMOSFET及びpMOSFETの回路図である。MOSFETに関連する3つの信頼性の課題は、時間依存絶縁破壊(TDDB:time dependent dielectric breakdown)、ホットキャリア注入(HCI)、及びバイアス温度不安定度(BTI:bias temperature instability)を含む。
TDDBは、MOSFETのゲートとターミナルとの電圧(VgsまたはVgd)が、製造プロセスによって許された限度を超える際に起こり、時間と共にゲート絶縁膜の劣化をもたらし、結果として破壊する。
HCIは、電子または“ホール”のいずれかが、ポテンシャルバリアを超えるのに十分な運動エネルギーを得て、ホットキャリアとなり、そしてデバイスの異なる領域に移動した際に、半導体中において起きる。HCIは一般に、MOSFETがオン状態となり、そのドレイン−ソース電圧(Vds)が、製造プロセスによって許された限度を超え、ドレイン−ソースチャネルにおける電気的なチャージが、ゲート絶縁膜に注入されるのに十分なエネルギーを持つようになる際に起こり、それにより閾値電圧のシフトが起こり、結果としてゲートにダメージを与え得る。
ネガティブBTI(NBTI)はpMOSFETにのみ作用し、ポジティブBTI(PBTI)はnMOSFETにのみ作用する。正のチャージは、負バイアス及び高温の条件下(nMOSFETについては正バイアス)で、pMOSFETのチャネル界面において増加する。このことは閾値電圧を増大させ、時間と共にIDsatを減少させ、デバイスの不安定さと、パフォーマンスの低下を引き起こす。
チャネル長を長く設計することによりHCI効果を最小限に抑えることが出来るが、半導体製造プロセスはTDDB及びNBTI効果を制御し、そして設計の方向は、デバイスの信頼性を確実にするように進まなければならない。
おそらくMOSFETにおける最もストレスのある状態は、MOSFETをパワーダウンする際に起きる。パワーダウンモードにおいてゲートターミナルは、nMOSFETについてはグランドに接続され、pMOSFETについては正の電源電圧に接続され得る一方、他のターミナル(例えばドレインまたはソース)は、望ましくない電圧レベルへの反対側の方向に強いられ得る。この状態は、回路が半導体プロセスの上限を超えた電源電圧を用いる際に、特に当てはまる。
アナログ及びデジタル回路
集積回路はアナログ及び/またはデジタル電子回路を含み、そしてより高い集積度のために、アナログ及びデジタルMOSFET回路を同じ半導体上に一体化し得る。一体化されたアナログ及びデジタルMOSFET回路は、“システムオンチップ”(SOC)と呼ばれ得る。そして無線通信、モバイルコンピューティング、コンピュータ、及び家庭用電化製品に広い用途が見いだされている。アナログ電子回路は、連続的に可変の信号であるアナログ信号を用いる。デジタル電子回路は、それぞれが論理“0”及び論理“1”を示すlowまたはhighの電圧レベルのいずれかを有するデジタル信号を用いる。
集積回路はアナログ及び/またはデジタル電子回路を含み、そしてより高い集積度のために、アナログ及びデジタルMOSFET回路を同じ半導体上に一体化し得る。一体化されたアナログ及びデジタルMOSFET回路は、“システムオンチップ”(SOC)と呼ばれ得る。そして無線通信、モバイルコンピューティング、コンピュータ、及び家庭用電化製品に広い用途が見いだされている。アナログ電子回路は、連続的に可変の信号であるアナログ信号を用いる。デジタル電子回路は、それぞれが論理“0”及び論理“1”を示すlowまたはhighの電圧レベルのいずれかを有するデジタル信号を用いる。
マイクロプロセッサのようなデジタル回路の発達は、MOSFET技術を、その他のタイプのシリコンベースのトランジスタよりも速く進歩させるための動機を与えてきた。
MOSFETの成功の主な理由は、p及びnチャネルMOSFETを積み木のようにして用いるデジタル相補金属−酸化物−半導体(CMOS)ロジックの発達であった。CMOSロジックは、低コスト、高密度、低電力、及び高速のデジタルシステム得るため、絶え間なく縮小化されている。CMOSロジックでは、nMOSFETの集合が、出力と低電圧電源レール(しばしばVssと呼ばれ、かなり頻繁にグランドである)との間のプルダウンネットワークに配置される。nMOSロジックゲートの負荷抵抗の代わりに、CMOSロジックゲートは、出力と高電圧レール(しばしばVddと呼ばれる)との間のプルアップネットワークにnMOSFETの集合を有する。ところで、プルアップ及びプルダウンは、プルアップ及びプルダウンネットワークが交差する場所となる出力ノードが、種々の入力につき、p/nMOSネットワークによって形成された通路を介してそれぞれチャージまたはディスチャージされる内部容量を示す(exhibit)ための提案を指す。この容量は、Vddから出力へのダイレクトなパスがある際にチャージされ、出力からグランドへのダイレクトなパスがある際にディスチャージされる。デジタルCMOS回路は、理想的には、同時にプルアップ及びプルダウンフェーズになることは無く、あるいはp/nネットワークの両方は、この容量の電圧をVddまたはグランドのいずれかに維持するよう争う(fight)だろう。p型トランジスタネットワークは、n型トランジスタネットワークと相補であり、その結果n型がオフの際にはp型がオンであり、逆もまた同様である。
MOSFETは、アナログ回路においても同様に広く用いられている。MOSFETのある利点は、それらの正の温度係数により、バイポーラ接合トランジスタ(BJT)が受ける程に熱散逸から悪影響を受けないこと、そしてそれらの線形領域によって、BJTよりも非常に高く制御された抵抗を有し得る精密な抵抗としてそれらが使用できること、である。それらはまた、容量、及びそれらから形成されたOPアンプがインダクタとして見えるようにするある特定の回路に形成されることが出来、これにより、(いずれにせよMOSFETよりも小さく形成され得る)ダイオードを除く一般的なアナログデバイスの全てが、全体としてMOSFETから形成されることが出来る。このことにより、完結したアナログ回路を、シリコンチップ上に非常に小さなスペース内で形成することが出来る。
エンジニアリング・トレードオフ
デジタル回路は、デバイスのサイズの縮小化から直接的に恩恵を得られ得るが、このことはアナログ回路についてはいつも当てはまるわけではない。デジタル回路についてデバイスのサイズが縮小化されると、デジタル回路の電源電圧もまた低減され、電源の要件は緩和され、デバイスの信頼性は保証される。しかしながらアナログ回路について電源電圧の低下は、アナログ回路のダイナミックレンジを制限し、これがアナログ回路の性能を低下させる。アナログ回路についての電源電圧の上昇は、アナログ回路のダイナミックレンジを向上させ、アナログ回路の性能を維持するが、しかしアナログ回路の消費電力をより大きくし、特にパワーダウンモードにおいてアナログ回路の信頼性を脅かし得る。
デジタル回路は、デバイスのサイズの縮小化から直接的に恩恵を得られ得るが、このことはアナログ回路についてはいつも当てはまるわけではない。デジタル回路についてデバイスのサイズが縮小化されると、デジタル回路の電源電圧もまた低減され、電源の要件は緩和され、デバイスの信頼性は保証される。しかしながらアナログ回路について電源電圧の低下は、アナログ回路のダイナミックレンジを制限し、これがアナログ回路の性能を低下させる。アナログ回路についての電源電圧の上昇は、アナログ回路のダイナミックレンジを向上させ、アナログ回路の性能を維持するが、しかしアナログ回路の消費電力をより大きくし、特にパワーダウンモードにおいてアナログ回路の信頼性を脅かし得る。
従前の解決策
SOCのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための一つの解決策が、デジタル及びアナログ回路におけるデバイスにつき、デュアルゲート酸化膜プロセス(dual-gate oxide process)を用いて集積回路を製造することである。デュアルゲート酸化膜プロセスでは、デジタル回路は薄いゲート酸化膜デバイスを用いることにより、低電圧電源を使用できるようにし、そしてアナログ回路では厚いゲート酸化膜デバイスを使用することにより、高電圧電源を使用できるようにして、高信頼性のデバイスを提供する。この解決策の欠点は、アナログデバイスについての厚いゲート酸化膜を形成するため、追加のマスク、プロセスステップ、及び時間が必要であるため、デュアルゲート酸化膜プロセスによる集積回路の製造は、共通の酸化膜プロセス(single-gate oxide process)によるそれよりもコストがかかることである。あるいは、もし厚いゲート酸化膜プロセスがデジタル及びアナログ回路に対して行われるならば、共通の厚いゲート酸化膜プロセスを、薄いゲートプロセスを超える厚いゲート酸化膜プロセスの集積回路に対するコストで、全集積回路につき用いることが出来るだろう。どちらの場合においても、余分なコストは、低コストSOC設計、特にSOCの回路の大部分がデジタルであり少数がアナログであるような場合には、受け入れられないだろう。
SOCのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための一つの解決策が、デジタル及びアナログ回路におけるデバイスにつき、デュアルゲート酸化膜プロセス(dual-gate oxide process)を用いて集積回路を製造することである。デュアルゲート酸化膜プロセスでは、デジタル回路は薄いゲート酸化膜デバイスを用いることにより、低電圧電源を使用できるようにし、そしてアナログ回路では厚いゲート酸化膜デバイスを使用することにより、高電圧電源を使用できるようにして、高信頼性のデバイスを提供する。この解決策の欠点は、アナログデバイスについての厚いゲート酸化膜を形成するため、追加のマスク、プロセスステップ、及び時間が必要であるため、デュアルゲート酸化膜プロセスによる集積回路の製造は、共通の酸化膜プロセス(single-gate oxide process)によるそれよりもコストがかかることである。あるいは、もし厚いゲート酸化膜プロセスがデジタル及びアナログ回路に対して行われるならば、共通の厚いゲート酸化膜プロセスを、薄いゲートプロセスを超える厚いゲート酸化膜プロセスの集積回路に対するコストで、全集積回路につき用いることが出来るだろう。どちらの場合においても、余分なコストは、低コストSOC設計、特にSOCの回路の大部分がデジタルであり少数がアナログであるような場合には、受け入れられないだろう。
SOCのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための別の解決策は、図2に示すような、単一の電源電圧(VddH)を用いたパワーダウン回路を使用することである。例えば一般的な動作トランスコンダクタンス増幅器(OTA:operational transconductance amplifier)102と示されたアナログ回路、及び例えばインバータ202として示されたデジタル回路の両方が、図2に示すように同じ単一の電源電圧(VddH)を使用する。単一電源電圧(VddH)は、OTA201とインバータ202の信頼性の要求の範囲内で動作する。
図3、4、及び6と同様に、図2に示されたOTA201として記載されたアナログ回路は従来型のものである。OTA201は、pMOSFET MP1−9とnMOSFET MN1−10を含む。MP2、4、6、及び7のソースターミナルは高電位VddH(例えば最小2.1V、公称2.2V、最大2.3V)に電気的に結合されている。MN2、3、4、及び5のソースターミナルは、グランド電位Vss(例えば0V)に電気的に結合されている。OTA201の入力ターミナルは、それぞれ“in”及び“ip”と示されたMN6及びMN7のゲートターミナルである。OTA201の出力ターミナルは、それぞれ“on”及び“op”と示されたMN8及びMN9のドレインターミナルである。OTA201のバイアスターミナルは、MN1のドレインターミナルであり、これはまたMN1のゲートターミナルにも電気的に結合されている。
図3、4、及び6と同様に、図2に示された、インバータ202として記載されたデジタル回路もまた従来型のものである。インバータ202は、パワーダウン信号PDを受信するように構成され、そしてパワーダウン信号PDを、反転パワーダウン信号PDNに反転するように構成されている。PD信号が論理1すなわち高電位VddHのような高電圧の際、反転パワーダウン信号PDNは論理0すなわちグランド電位Vssのような低電圧である。PD信号が論理0すなわちグランド電位Vssのような低電圧の際、反転パワーダウン信号PDNは論理1すなわち高電位VddHのような高電圧である。
OTA201は、インバータ202が論理1すなわち高電圧のパワーダウン信号PDを受信した際にパワーダウンする。OTA201は、インバータ202が論理0すなわち低電圧のパワーダウン信号PDを受信した際には、パワーダウンせず、通常状態で動作する。
OTA201をパワーダウンするには、論理1すなわち高電圧を表すパワーダウン信号PDがインバータ202に与えられ、論理0すなわち低電圧を表す反転パワーダウン信号PDNが生成される。論理1すなわち高電圧を表すパワーダウン信号PDは、MN11のゲートターミナルに印加される。論理0すなわち低電圧を表す反転パワーダウン信号PDNは、MP10及びMP11のゲートターミナルに供給される。パワーダウンの後、高電圧電源VddHとグランド電圧Vssとの間には、電流は流れない。
MP10のゲートターミナルに供給された論理0すなわち低電圧は、MP1、MP3、MP5、MP8、及びMP9のゲートターミナルと同様に、MP10のドレインターミナルからロジック1すなわち高電圧VddHをリムーブ(remove)し、MP1、MP3、MP5、MP8、及びMP9をそれぞれオフ状態とする。MP11のゲートターミナルに供給された論理0すなわち低電圧は、MP2、MP4、MP6、及びMP7のゲートターミナルと同様に、MP11のドレインターミナルからロジック1すなわち高電圧VddHをリムーブ(remove)し、MP2、MP4、MP6、及びMP7をそれぞれオフ状態とする。MP11のゲートターミナルに供給された論理1すなわち高電圧VddHは、MN2、MN3、MN4、及びMN5のゲートターミナルと同様に、MP11のドレインターミナルにおけるロジック0すなわち低電圧Vssを供給し、MN2、MN3、MN4、及びMN5をそれぞれオフ状態とする。
図2に示す集積回路の一つの欠点は、上記説明したようにアナログ回路についてのダイナミックレンジと信頼性を維持する一方で、デュアルゲート酸化膜及び共通のゲート酸化膜プロセスに関連する追加である。
SOCのアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための更に別の解決策は、図2に示す同様のパワーダウン回路を、図3に示すようなデュアル電源設計(VddH及びVddL)と共に使用することである。低電圧電源VddL(例えば最小1.2V、公称1.25V、最大1.3V)は、条件を満たすデバイス信頼性を維持しつつ、薄いゲート酸化膜プロセスと共に使用され得る最小電圧を意味する。図3は、コストを削減するためにデジタル及びアナログ回路の両方につき、共通の薄いゲート酸化膜プロセスを使用し、そしてデバイスの信頼性の限界を超える危険を冒しつつアナログ回路につき許容可能なダイナミックレンジを維持するために高電圧電源VddHを使用することを仮定する。
図3に示す集積回路は、いくつかの欠点を有する。第一に、MP10及びMP11のゲートターミナルは、図2では可能とされたようには、通常動作モードにおいてグランドまで低く引かれないだろう。なぜなら、それらのVgs電圧が、低電圧電源VddLつまり薄いゲート酸化膜プロセスにおける上限制限を超えるVddHと同じ高さになるだろうからである。第二に、パワーダウンモードにおいては、ノードA及びBは強制的に高電圧電源VddHとされ、ノードDは、MN11によって強制的にグランド電位Vssとされ、このことは、MN2及びMN3のゲート−ドレインターミナルにわたって信頼性の問題を生じさせる。第三に、トップ(MP2〜9)及びボトム(MN1〜5)のバイアスデバイスの両方がオフ状態となった際、ノードC及びOTA201の出力“op”及び“on”はフローティングとなり、高電圧電源VddHに近い電圧においてスタック(stuck)し、このことはMN8〜10及び出力“op”及び“on”に接続された他の回路についての信頼性の問題を生じさせる。これらの理由から、図2に示されるようなこれまでのパワーダウンスキームは、図3に示すデュアル電源設計においては使用されないだろう。
集積回路のアナログ回路におけるデバイスのサイズの縮小化の欠点を回避するための更に別の解決策は、図4に示すように、デュアル電源設計と電圧シフタ203と共にパワーダウン回路を使用することである。パワーダウンモードにおけるMP10及びMP11に関する信頼性の問題を解決するため、電圧レベルシフタ203は、反転パワーダウン信号PDNを、グランド電位Vssの代わりに高電圧レベルにシフトする。信頼性の要求を満たすため、反転パワーダウン信号PDNの低レベル電圧は、パワーダウンモードにおけるMP10及びMP11のゲート−ソース電圧が、半導体製造プロセスの信頼性の制限内である低電圧VddLとなるように、VddH−VddL(例えば2.2V−1.25V=0.95V)の電圧レベルにシフトされる。通常動作モードの間、反転パワーダウン信号PDNは、低電圧VddLであるはずである。従って、図4において、電圧レベルシフタ203は、反転パワーダウン信号PDNの電圧を、Vss(LOW)/VddL(HIGH)から、VddL(LOW)/VddH(HIGH)にシフトするために必要とされ、これは設計に対してささいなことではなく、その自身のパワーダウン制御回路を必要とするだろう。パワーダウンデバイスMN11〜MN15は、それぞれnMOSバイアスデバイスMN1、MN2、MN4、MN6、及びMN7と直列に接続されている。パワーダウンデバイスMP10〜MP14は、それぞれpMOSバイアスデバイスMP1〜5と直列接続されている。図4において、パワーダウンモードでは、ノードA及びBは、図3のように強制的にVddHとはされないだろう。
図4に示す集積回路は、いくつかの欠点を有する。第一に、反転パワーダウン信号PDNを生成するために電圧レベルシフタ203が必要とされ、これは電力を消費し、特にVddHが2VddLよりも小さい条件下では設計に対する些細なことでは無い。第二に、ノードA、B、C、D、E、F、“on”、“op”、及びその他の内部ノードが、パワーダウンモードにおいてフローティングとなり、これが信頼性の問題を生じさせ得る。この背後の理由は、パワーダウン信号PDがlowになった後、直ちにMN11〜15デバイスがシャットダウンすることである。PDNとPDN_Hは、インバータ202だけでは無く、インバータ202とレベルシフタ203を通過しなければならないから、トップのpMOSのパワーダウン信号は、ボトムのnMOSのパワーダウン信号に比べていつも遅れている。従って、ボトムのnMOSデバイスMN11〜15がオフ状態となった後であって、しかしトップのパワーダウン信号がトリガーされる前では、全ての内部ノード電圧が強制的にVddHとされ、このことがボトムのNMOSデバイスMN2〜5に信頼性の問題を生じさせる。例えトップとボトムのパワーダウン信号が時間的に完全に一致(例えば的確な時間にトリガーされる)しても(このことは、内部ノードがフローティングであるから、実装に対してささいなことではない)、nMOSの経路とpMOSの経路との間のリーク電流のミスマッチにより、それでも内部ノードはグランドまたはVddHにドリフトするだろう。
従って、デュアル電源電圧(例えばVddH及びVddL)を有し、共通の薄いゲート酸化膜プロセスを用いて製造されたシステムオンチップにおける、アナログ回路をパワーダウンするための方法及び装置の必要性がある。更に、この方法と装置は、電圧レベルシフタを使わず、内部アナログ回路のノードにおいてフローティング電圧を有しないべきである。更にこの方法及び装置は、デバイスの信頼性の限界内で動作し、そして最小のコストで設計され製造されるべきである。
この発明は、方法、装置、及び/またはシステムを含む。本装置は、本方法を実行するデータ処理システム、及びデータ処理システム上で実行される際にデータ処理システムに本方法を実行させる、実行可能なアプリケーションを保持するコンピュータ読み取り可能な媒体を含み得る。
この発明の一側面によれば、方法及び装置はアナログ集積回路をパワーダウンする。パワーダウン回路は、アナログ回路に電気的に結合され、パワーダウン信号の受信に応答してアナログ回路をパワーダウンするように構成されている。ノード保護回路は、アナログ回路に電気的に結合され、パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、パワーダウン信号の受信に応答して、アナログ回路における少なくとも一つの所定のノードに所定の電位を供給するように構成されている。
この発明の別の側面によれば、この発明は、コンピュータ読み取り可能なメモリ、集積回路、及びシステムオンチップと同様に、本方法、本装置を用いる。
この発明のこれらの及び他の側面は、添付図面から、及び以下の詳細な記述から明白となるだろう。
この発明の側面は、一例として説明され、同じ参照番号が対応する要素を指定する添付図面の図に限定されるものでは無い。
以下の記述と図面は発明の一例であり、発明を限定するものとして解釈されるものではない。多くの具体的な詳細が、この発明の十分な理解を与えるために述べられている。しかしながら、場合によっては、この発明の記述を不明瞭にすることを避けるために、周知のまたは従来の詳細は述べられない。本開示におけるひとつの実施形態または実施形態への言及は、必ずしも同じ実施形態に対するものでは無く、そのような言及は1つまたはそれ以上の実施形態を含む。
図5は、この発明の一側面に従った集積回路(IC)500のブロック図を示す。IC500は、デジタル回路302、アナログ回路304、低電圧電源306、及び高電圧電源308を含む。アナログ回路304は更に、パワーダウン回路310及びノード保護回路312を含む。IC500は、背景技術の項で述べたように、デジタル及びアナログ回路の両方におけるデバイスにつき、共通の薄いゲート酸化膜厚を採用する。
デジタル回路302及びアナログ回路304は、背景技術の項で述べられた通りである。低電圧電源306は、背景技術で述べたような低電圧VddLを供給する。高電圧電源308は、背景技術で述べたような高電圧VddHを供給する。低電圧電源306は、単一のデバイスが、信頼性の問題を生じることなく特定の半導体製造プロセスに耐え得る低電圧VddLを供給する。デバイスの信頼性を保証するため、pMOSまたはpMOSデバイスの3つの主たるターミナル間の電位差は、半導体製造プロセスの上限を超えるべきでない。そうでなければ、デバイスのゲート酸化膜またはデバイス内部のチャネルに、永久的なダメージが生じ得る。高電圧電源308は、アナログ回路のために選択され、例えば半導体製造プロセスにおける上限の2倍の高さであり得る高電圧VddHを供給する。しかしながら、半導体製造プロセスの上限のその他の倍数または分数が、高電圧VddHを決めるために使用され得る。パワーダウン回路310は、デュアル電源電圧(例えばVddH及びVddL)を有し、共通の薄いゲート酸化膜プロセス314を用いて製造されたIC500上のシステムにおけるアナログ回路をパワーダウンするための方法及び装置を与える。更に本方法及び装置は、図4に示されたような電圧レベルシフタを使用しない。更にノード保護回路312は、アナログ回路304が高電圧電源VddHを用いている際、特にデバイスが最も高いストレス下にある際のパワーダウンモードにおいて、内部のアナログ回路のノードにおけるフローティング電圧を許さない。更に本方法及び装置は、デバイスの信頼性の制限内での動作を可能とし、そして最小のコストで設計され、製造される。
図6は、デュアル電源電圧(VddH及びVddL)及びノード保護回路と共にパワーダウン回路を有するアナログ回路を備えた、図5に示すIC500を示す。図6は、アナログ回路304内のデバイスの信頼性を保証する、効率的で効果的なパワーダウン技術を示す。
図4に示された電圧レベルシフタ203とMP10〜14は、図6では削除されている。図6に示すように、パワーダウン回路310は、MN11〜15及びMP10を用いてnMOS側においてのみ使用されているので、パワーダウン信号についてレベルシフタは必要では無い。
更に図2及び3に示すMP10及びMP11もまた、図6では削除されている。図6では、アナログ回路304のMP1〜MP9を有するpMOS側ではパワーダウン回路は使用されていない。
図2、3、及び4においてOTA201として示されたのと同様に、図6においてOTA201と示されたアナログ回路304は、従来型のものである。あらゆるタイプのアナログ回路304が、この発明の側面を使用し得る。アナログ回路のその他のタイプは、これに限定されることなく、別のOTA設計、参照バイアス回路、パワーアンプ、フィルタ、アナログ・デジタル変換器、及びデジタル・アナログ変換器を含む。
OTA201は、pMOSFET MP1〜9及びnMOSFET MN1〜MN10を含む。バイアスデバイスMP2、MP4、MP6、及びMP7のソースターミナルは、高電位VddH(例えば最小2.1V、公称2.2V、最大2.3V)に電気的に結合されている。バイアスデバイスMN1、MN2、MN3、MN4、及びMN5のソースターミナルは、パワーダウン回路、MN11、MN12、MN13、MN14、及びMN15をそれぞれ介して、グランド電位Vss(例えば0V)に電気的に結合されている。OTA201の入力ターミナルは、それぞれ“in”及び“ip”と表されたMN6及びMN7のゲートターミナルである。OTA201の出力ターミナルは、それぞれ“on”及び“op”と表されたMN8及びMN9のドレインターミナルである。OTA201のバイアスターミナルは、MN1のゲートターミナルにまた電気的に結合された、MN1のドレインターミナルである。
図2、3、及び4と同様に、図6に示された、インバータ202として表されたデジタル回路302もまた従来型である。インバータ202は、パワーダウン信号PDを受信するように構成され、そしてパワーダウン信号PDを、反転パワーダウン信号PDNに反転するように構成されている。インバータ202は、低電位VddL及びグランド電位電圧Vssに電気的に結合され、VddLはVssよりも大きい。PD信号が論理1すなわち低電位VddLのような高電圧の際、反転パワーダウン信号PDNは論理0すなわちグランド電位Vssのような低電圧である。PD信号が論理0すなわちグランド電位Vssのような低電圧の際、反転パワーダウン信号PDNは論理1すなわち低電位VddLのような高電圧である。
OTA201は、インバータ202が論理1すなわち高電圧のパワーダウン信号PDを受信した際にパワーダウンする。OTA201は、インバータ202が論理0すなわち低電圧のパワーダウン信号PDを受信した際には、パワーダウンせず、通常モードで動作する。
OTA201をパワーダウンするためには、論理1すなわち高電圧を表すパワーダウン信号PDがインバータ202に与えられ、論理0すなわち低電圧を表す反転パワーダウン信号PDNが生成される。論理0すなわち低電圧を表す反転パワーダウン信号PDNは、MN11〜15のゲートターミナルに印加される。パワーダウンの後、高電圧電源VddHとグランド電圧Vssとの間には電流は流れず、これによりOTA201がオフ状態となる。より具体的には、MN11〜15のゲートターミナルに印加された論理0すなわち低電圧が、MN11〜15のドレインターミナルから論理0すなわちグランド電圧Vssを除去(remove)して、それぞれMN1〜5に流れる電流を停止する。
通常動作モードの間、パワーダウン回路MN11〜MN15は全てオン状態であり、MP10〜MP13はオフ状態となって、高電圧電源VddHとグランド電圧Vssとの間に電流を流し、これによりOTA201をオン状態とする。
パワーダウンモードの期間に他のnMOSデバイスを保護するため、MP10〜MP13によって表されたノード保護回路312がIC600に付加されている。パワーダウンモードの期間、MP10〜MP13によって表されたノード保護回路312は、内部ノードC、D、OP、ONを、強制的に低電圧電源レベルVddLとする。このことが、このOTA201が使用された場合のOP及びONに接続された他の回路及び全てのNMOSデバイスを保護する助けとなる。パワーダウンモードの期間、ノードA及びBのような電圧は、パワーダウンモードにおいて高電圧電源レベルVddHにドリフトし、このことが、トップのPMOSバイアスデバイスMP1〜MP9の全てを効果的にシャットダウンさせる。パワーダウンモードの期間、論理0すなわち低電圧VSSがMP10のゲートターミナルに印加され、これにより、低電圧電源VddLがMN1〜5のゲートターミナルに与えられる。MN2及びMN3の各々についてのドレイン−ゲート電圧VdgはVddH−VddLであり、信頼性の上限を下回る。ノードE及びFは、危険にさらされたOTA201における全てのパワーダウンデバイスを自動的に保護するように、強制的にVddLより小さいある閾値電圧となる。
ノード保護回路312は、IC設計者が決定し、信頼性の危険性を有し得るあらゆるノードを保護するために設計され、配置され得る。一般的に、信頼性のリスクとなるノードは、内部の特定の回路のノードであり、なぜならそのような内部のノードは、定まらない電圧に浮き(float)やすく、そしてVddHまたはVssのような既知の電圧に引かれないからである。従って、ノード保護回路312を必要とするノードの位置及び数は、個々のアナログ回路304の個々の設計と共に変わる。パワーダウン技術について従来の既知の解決策と比べて、アナログ回路304をパワーダウンする本方法及び装置は、以下の利点を提供する。
パワーダウン回路310は、低電源のみを使用し、ボトムのnMOSデバイスのみにおいて制御するので、効率的でありフレキシブルである。レベルシフタは不要である。パワーダウンデバイス(MN11〜MN15、MP10〜MP13)の全ては、最小のチャネル長のデバイスであることが出来、この7つのパワーダウンデバイスについての余分なシリコンコストは最小である。VddHが例えばVddLの2倍より小さければ、VddHはVddLとVddLの2倍との間の広い範囲で変化出来る。
パワーダウン回路310は、それがパワーダウンモードにおいて内部ノード電圧をVddLにロックするので、信頼性があり、それにより、図4で述べた過渡電流の信頼性の問題を解決出来、そして図3及び4で述べた持続的なノード電圧のドリフトの問題を解決出来る。
IC500はシミュレートされテストされてきた。通常動作モードにおいては、回路は、VddH(例えば2.1V)から約5mAを消費し、VddL(例えば1.4V)からは電流を消費しない。パワーダウン制御信号がトリガーされた後は、VddHから消費される電流は9.59nAに減少し、VddLから消費される電流は5.60nAに減少した。
図7は、この発明の一側面に従った、図6に示すアナログ回路をパワーダウンする方法を示す。
方法ステップ701において、方法が開始する。
方法ステップ702において、通常動作信号をアナログ回路304に供給する。インバータ202が論理0すなわち低電圧のパワーダウン信号PDを受信した際、反転パワーダウン信号PDNは論理1すなわちVddLのような高電圧である。この場合、OTA201はパワーダウンせずに通常モードで動作する。通常動作モードの期間、パワーダウン回路310、MN11〜MN15は全てオン状態となり、ノード保護回路、MP10〜MP13はオフ状態となり、これが、高電圧源VddHとグランド電圧Vssとの間に電流が流れることを可能とし、よってOTA201がオン状態となる。デバイスMN11〜MN15は全てオン状態となり、デバイスMP10〜MP13はオフ状態となる。なぜなら、これらのデバイスの各々のゲートターミナルは、論理1すなわちVddLのような高電圧信号を受信するからである。
方法ステップ703において、パワーダウン信号がアナログ回路304に供給される。OTA201をパワーダウンするため、論理1すなわち高電圧で与えられるパワーダウン信号PDがインバータ202に供給され、論理0すなわち低電圧で与えられる反転パワーダウン信号PDNが生成される。
方法ステップ704において、アナログ回路304からグランド電位Vssが除去(remove)される。論理0すなわち低電圧で与えられる反転パワーダウン信号PDNは、MN11〜15のゲートターミナルに印加されて、OTA201から電圧グランドVssが除去(remove)され、これによりOTA201はオフ状態となる。
方法ステップ705において、電位を内部アナログ回路のノードに供給する。本明細書内で上記述べたように、パワーダウンモードの期間に他のnMOSデバイスを保護するため、MP10〜MP13で表されたノード保護回路312が、IC600に付加されている。
方法ステップ706において、本方法は終了する。
他に取り得る実装
本明細書に含まれるシステム、要素、及び/またはプロセスは、ハードウェア、ソフトウェア、またはこれらの組み合わせによって実装されることが出来、1つまたはそれ以上のプロセッサを含み得る。プロセッサは、タスクを実行するための機器読み取り可能な命令のセット及び/またはデバイスである。プロセッサは、プロセスを具体化する命令列を実行することの可能なあらゆるデバイスであり、これに限定されるものでは無いが、コンピュータ、マイクロプロセッサ、コントローラ、特定用途向け集積回路(ASIC)、有限ステートマシン、デジタルシグナルプロセッサ(DSP)、またはその他の同様のメカニズムを含む。プロセッサは、ハードウェア、ファームウェア、及び/またはソフトウェアのあらゆる組み合わせを含む。このプロセッサは、実行可能なアプリケーションまたは手段、または情報機器による使用のために、情報を、計算すること(computing)、操作すること(manipulating)、解析すること(analyzing)、修正すること(modifying)、加工すること(converting)、または送信すること(transmitting)によって、及び/または出力デバイスに情報を送ることにより、保持された及び/または受信された情報に従って動作する。
本明細書に含まれるシステム、要素、及び/またはプロセスは、ハードウェア、ソフトウェア、またはこれらの組み合わせによって実装されることが出来、1つまたはそれ以上のプロセッサを含み得る。プロセッサは、タスクを実行するための機器読み取り可能な命令のセット及び/またはデバイスである。プロセッサは、プロセスを具体化する命令列を実行することの可能なあらゆるデバイスであり、これに限定されるものでは無いが、コンピュータ、マイクロプロセッサ、コントローラ、特定用途向け集積回路(ASIC)、有限ステートマシン、デジタルシグナルプロセッサ(DSP)、またはその他の同様のメカニズムを含む。プロセッサは、ハードウェア、ファームウェア、及び/またはソフトウェアのあらゆる組み合わせを含む。このプロセッサは、実行可能なアプリケーションまたは手段、または情報機器による使用のために、情報を、計算すること(computing)、操作すること(manipulating)、解析すること(analyzing)、修正すること(modifying)、加工すること(converting)、または送信すること(transmitting)によって、及び/または出力デバイスに情報を送ることにより、保持された及び/または受信された情報に従って動作する。
実行可能なアプリケーションは、例えばユーザの命令または入力に応答して、例えばオペレーティングシステム、ソフトウェアアプリケーションプログラム、またはその他の情報処理システムなどのものを含む所定の機能を実行するための、機器コード(machine code)または機器読み取り可能な命令を備える。
実行可能な手段は、1つまたはそれ以上の特定のプロセスを実行するための、実行可能なアプリケーションの一部、またはコード(例えば聞き読み取り可能な命令)のセグメント、サブルーチン、またはコードのその他の区別出来るセクションであり、そして受信した入力パラメータ上で(または受信した入力パラメータに応答して)動作を実行すること、及び結果として得られる出力パラメータを供給することを含み得る。
種々の実施形態において、ハード・ワイヤード回路が、本発明を実装するため、ソフトウェア命令との組み合わせに用いられ得る。従って、本技術は、ハードウェア回路とソフトウェアの特定の組み合わせに限定されるものではないし、データ処理システムによって実行される命令の特定のソースにも限定されない。更に、本記述の全体において、記述を簡単化するために、ソフトウェアコードによって実行され、またはこれらによってもたらされるものとして、種々の機能及び動作が説明された。しかしながら、当業者によれば、そのような表現によって意味するところは、機能がプロセッサによるコードの実行の結果生じることと認識するだろう。
本記述から、本発明の側面が、少なくとも部分的にソフトウェアによって具体化され得ることは明白である。すなわち、本技術は、機器読み取り可能な媒体に含まれる命令のシーケンスを実行するプロセッサに応答して、コンピュータシステムまたはその他のデータ処理システムにおいて行われ得る。
機器読み取り可能な媒体は、機器(例えばコンピュータ、ネットワークデバイス、携帯情報端末、コンピュータ、データプロセッサ、製造ツール、1つまたはそれ以上のプロセッサのセットを有するあらゆるデバイス等)によってアクセス可能な形態で情報を提供(保持し、及び/または送信する)するあらゆるメカニズムを含む。機器読み取り可能な媒体は、データ処理システムによって実行される際に、このシステムに対して本発明の種々の方法を実行させるデータ及びソフトウェアを保持するために用いられ得る。この実行可能なソフトウェア及び/またはデータの一部は、種々の場所に保持され得る。例えば、機器読み出し可能な媒体は、電気的、光学的、音響的、またはその他の伝播された信号の形態(例えば搬送波、赤外信号、デジタル信号等)などと同様に、記録可能/記録不可能な媒体(例えば読み出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM)、磁気ディスクストレージデバイス、光学ストレージメディア、フラッシュメモリデバイス、不揮発性メモリ、キャッシュ、リモートストレージデバイス等)を含む。nMOSFET及びpMOSFETのようなnMOS及びpMOSデバイスを含むあらゆるタイプのMOSデバイスが、それぞれ本発明の側面を使用し得る。種々の集積回路設計は、同様の機能及び効果を得るために、nMOSとpMOSの使用を置き換えることが出来る。この発明の側面は、全地球的航法衛星システム(GNSS)、セルラーシステム、及び/または地上通信電話システムを含む通信システムのあらゆる部分に使用され得る。セルラーシステムは、複数のセルラー基地局、モバイル切り替えセンター、及び/または、位置決定エンティティ(PDE)とも呼ばれるロケーションサーバを含み得る。
通信システムは、モバイルステーションのための無線通信を提供し、セルラー、固定無線(fixed wire)、PCS、または衛星通信システムに限られない。通信システムは、例えばCDMA、TDMA、FDMA、またはGSM(登録商標)、またはこれらの組み合わせのようなあらゆるプロトコルまたは規格に従って、複数のアクセス通信を規定し得る。
モバイルステーションは、GNSS受信機(例えばGPS受信機)、モバイルステーション(MS)送信機、及び/またはモバイルステーション受信機を含み得る。モバイルステーションのその他の要素は、例えばGNSSアンテナ、セルラーアンテナ、プロセッサ、ユーザインターフェース、携帯電源、及びメモリデバイスを含む。
モバイルステーションはまた、例えばコンピュータメモリデバイスまたはその他の実体のあるまたはコンピュータ読み取り可能なストレージ媒体のような、あらゆるタイプのデータストレージデバイであるメモリデバイスを含み得る。メモリデバイスは、モバイルステーションの特定の実装に依存して、1つまたはそれ以上の技術として実装され、そして1つまたはそれ以上のロケーションに位置される、1つまたはそれ以上のメモリデバイスである。更にメモリデバイスは、プロセッサにより読み取り可能で、プロセスを実行する命令列及び/またはデータを保持可能なあらゆるデバイスであり得る。メモリデバイスの例は、これに限定されるものでは無いが、RAM、ROM、EPROM、EEPROM、PROM、ディスク(ハードまたはフロッピー(登録商標))、CD−ROM、DVD、フラッシュメモリ等を含む。
モバイルステーションは、モバイルステーションの動作を制御するプロセッサを含み得る。プロセッサにおけるその他のモバイル機能は、本明細書ですでに述べられてはいないモバイルステーションのいくらかまたは全ての他の機能である。そのような他のモバイル機能は、例えばモバイルステーションに通話及びデータ通信を行わせるようにモバイルステーションを動作させることを含む。
モバイルステーションは、モバイルステーションの電気的要素のための携帯電気エネルギーを保持し提供する携帯電源を含み得る。携帯電源の例は、これに限定されるものでは無いが、バッテリー及び燃料電池を含む。携帯電源は、再充電出来ても良いし出来なくても良い。携帯電源は一般的には、保持する電気エネルギー量の上限を有し、モバイルステーションが動作し続けられるよう、いくらかの量の使用の後、取り替えられるか、または新しくされる必要がある。
モバイルステーションは、固定型(例えばステーショナリ)及び/またはモバイル(携帯型)であり得る。モバイルステーションは、これに限定されるものでは無いが、以下のうちの1つまたはそれ以上を含む種々の携帯で実施され得る。すなわち、パーソナルコンピュータ(PC)、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、ミニコンピュータ、メインフレーム、スーパーコンピュータ、ネットワークベースのデバイス、データプロセッサ、携帯情報端末(PDA)、スマートカード、携帯電話、ページャ、及び腕時計である。上述の明細書において発明は、その具体的な例の実施形態に関連して述べられてきた。これに対して種々の変形が、以下の特許請求の範囲で説明される発明の広い範囲及び精神のから逸脱することなく、なされ得ることは明白であろう。本明細書と図面は従って、限定的な意味よりもむしろ、例示的な意味としてみなされる。
特許請求の範囲は以下の通りである。
モバイルステーションは、固定型(例えばステーショナリ)及び/またはモバイル(携帯型)であり得る。モバイルステーションは、これに限定されるものでは無いが、以下のうちの1つまたはそれ以上を含む種々の携帯で実施され得る。すなわち、パーソナルコンピュータ(PC)、デスクトップコンピュータ、ラップトップコンピュータ、ワークステーション、ミニコンピュータ、メインフレーム、スーパーコンピュータ、ネットワークベースのデバイス、データプロセッサ、携帯情報端末(PDA)、スマートカード、携帯電話、ページャ、及び腕時計である。上述の明細書において発明は、その具体的な例の実施形態に関連して述べられてきた。これに対して種々の変形が、以下の特許請求の範囲で説明される発明の広い範囲及び精神のから逸脱することなく、なされ得ることは明白であろう。本明細書と図面は従って、限定的な意味よりもむしろ、例示的な意味としてみなされる。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い高電位を供給するように構成された高電圧電源と、
前記低電位よりも低いグランド電位を供給するように構成されたグランド電圧電源と、
前記低電位及び前記グランド電位を受信するために、電気的に結合されたデジタル回路と、
前記高電位及び前記グランド電位を受信するために、電気的に結合されたアナログ回路と、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、低電位を供給するように構成されたノード保護回路と
を具備する集積回路。
[C2]
前記デジタル回路は、インバータを更に備える、C1の集積回路。
[C3]
前記パワーダウン信号を受信するように構成され、前記パワーダウン信号を反転して反転パワーダウン信号を供給するように構成されたインバータを更に備える、C1の集積回路。
[C4]
前記パワーダウン回路または前記ノード保護回路は、前記パワーダウン信号と前記反転パワーダウン信号とのいずれかに応答して動作する、C3の集積回路。
[C5]
前記パワーダウン回路は、少なくとも一つのパワーダウントランジスタを更に備える、C1の集積回路。
[C6]
前記少なくとも一つのパワーダウントランジスタは、前記高電位と前記グランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、C5の集積回路。
[C7]
前記少なくとも一つのパワーダウントランジスタは、p型の金属−酸化物−半導体電界効果トランジスタ(pMOSFET)を更に備える、C5の集積回路。
[C8]
前記ノード保護回路は、少なくとも一つの電圧保護トランジスタを備える、C1の集積回路。
[C9]
前記少なくとも一つの電圧保護トランジスタは、n型の金属−酸化物−半導体電界効果トランジスタ(nMOSFET)を更に備える、C8の集積回路。
[C10]
前記デジタル回路及び前記アナログ回路は、共通の薄いゲート酸化膜厚を更に備える、C1の集積回路。
[C11]
前記高電位は、前記低電位の約2倍の電位を有する、C1の集積回路。
[C12]
高電位とグランド電位を受信するように結合されたアナログ回路をパワーダウンする装置であって、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給するように構成されたノード保護回路と
を具備する装置。
[C13]
前記低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い前記高電位を供給するように構成された高電圧電源と、
前記低電位よりも低い前記グランド電位を供給するように構成されたグランド電圧電源と
を更に備えるC12の装置。
[C14]
前記パワーダウン回路は、高電位とグランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、C12の装置。
[C15]
前記高電位は、前記低電位の約2倍の電位を有する、C12の装置。
[C16]
アナログ回路をパワーダウンする方法であって、
前記アナログ回路をパワーダウンする命令を示すパワーダウン信号を受信することと、
前記パワーダウン信号の受信に応答して、前記アナログ回路をパワーダウンすることと、
前記アナログ回路をパワーダウンすることによって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給することと
を具備する方法。
[C17]
前記アナログ回路をパワーダウンすることは、前記アナログ回路内の電流経路を開放(open)することを更に備える、C16の方法。
[C18]
前記電流経路を開放することは、前記アナログ回路からグランド電位を除去(remove)することを更に備える、C17の方法。
[C19]
前記所定の電位は、高電位とグランド電位との間の電位を有する低電位を備える、C16の方法。
[C20]
前記高電位は、前記低電位の約2倍の電位を有する、C19の方法。
以下に、出願当初の特許請求の範囲に記載された発明を付記する。
[C1]
低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い高電位を供給するように構成された高電圧電源と、
前記低電位よりも低いグランド電位を供給するように構成されたグランド電圧電源と、
前記低電位及び前記グランド電位を受信するために、電気的に結合されたデジタル回路と、
前記高電位及び前記グランド電位を受信するために、電気的に結合されたアナログ回路と、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、低電位を供給するように構成されたノード保護回路と
を具備する集積回路。
[C2]
前記デジタル回路は、インバータを更に備える、C1の集積回路。
[C3]
前記パワーダウン信号を受信するように構成され、前記パワーダウン信号を反転して反転パワーダウン信号を供給するように構成されたインバータを更に備える、C1の集積回路。
[C4]
前記パワーダウン回路または前記ノード保護回路は、前記パワーダウン信号と前記反転パワーダウン信号とのいずれかに応答して動作する、C3の集積回路。
[C5]
前記パワーダウン回路は、少なくとも一つのパワーダウントランジスタを更に備える、C1の集積回路。
[C6]
前記少なくとも一つのパワーダウントランジスタは、前記高電位と前記グランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、C5の集積回路。
[C7]
前記少なくとも一つのパワーダウントランジスタは、p型の金属−酸化物−半導体電界効果トランジスタ(pMOSFET)を更に備える、C5の集積回路。
[C8]
前記ノード保護回路は、少なくとも一つの電圧保護トランジスタを備える、C1の集積回路。
[C9]
前記少なくとも一つの電圧保護トランジスタは、n型の金属−酸化物−半導体電界効果トランジスタ(nMOSFET)を更に備える、C8の集積回路。
[C10]
前記デジタル回路及び前記アナログ回路は、共通の薄いゲート酸化膜厚を更に備える、C1の集積回路。
[C11]
前記高電位は、前記低電位の約2倍の電位を有する、C1の集積回路。
[C12]
高電位とグランド電位を受信するように結合されたアナログ回路をパワーダウンする装置であって、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給するように構成されたノード保護回路と
を具備する装置。
[C13]
前記低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い前記高電位を供給するように構成された高電圧電源と、
前記低電位よりも低い前記グランド電位を供給するように構成されたグランド電圧電源と
を更に備えるC12の装置。
[C14]
前記パワーダウン回路は、高電位とグランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、C12の装置。
[C15]
前記高電位は、前記低電位の約2倍の電位を有する、C12の装置。
[C16]
アナログ回路をパワーダウンする方法であって、
前記アナログ回路をパワーダウンする命令を示すパワーダウン信号を受信することと、
前記パワーダウン信号の受信に応答して、前記アナログ回路をパワーダウンすることと、
前記アナログ回路をパワーダウンすることによって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給することと
を具備する方法。
[C17]
前記アナログ回路をパワーダウンすることは、前記アナログ回路内の電流経路を開放(open)することを更に備える、C16の方法。
[C18]
前記電流経路を開放することは、前記アナログ回路からグランド電位を除去(remove)することを更に備える、C17の方法。
[C19]
前記所定の電位は、高電位とグランド電位との間の電位を有する低電位を備える、C16の方法。
[C20]
前記高電位は、前記低電位の約2倍の電位を有する、C19の方法。
Claims (20)
- 低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い高電位を供給するように構成された高電圧電源と、
前記低電位よりも低いグランド電位を供給するように構成されたグランド電圧電源と、
前記低電位及び前記グランド電位を受信するために、電気的に結合されたデジタル回路と、
前記高電位及び前記グランド電位を受信するために、電気的に結合されたアナログ回路と、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、低電位を供給するように構成されたノード保護回路と
を具備する集積回路。 - 前記デジタル回路は、インバータを更に備える、請求項1の集積回路。
- 前記パワーダウン信号を受信するように構成され、前記パワーダウン信号を反転して反転パワーダウン信号を供給するように構成されたインバータを更に備える、請求項1の集積回路。
- 前記パワーダウン回路または前記ノード保護回路は、前記パワーダウン信号と前記反転パワーダウン信号とのいずれかに応答して動作する、請求項3の集積回路。
- 前記パワーダウン回路は、少なくとも一つのパワーダウントランジスタを更に備える、請求項1の集積回路。
- 前記少なくとも一つのパワーダウントランジスタは、前記高電位と前記グランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、請求項5の集積回路。
- 前記少なくとも一つのパワーダウントランジスタは、p型の金属−酸化物−半導体電界効果トランジスタ(pMOSFET)を更に備える、請求項5の集積回路。
- 前記ノード保護回路は、少なくとも一つの電圧保護トランジスタを備える、請求項1の集積回路。
- 前記少なくとも一つの電圧保護トランジスタは、n型の金属−酸化物−半導体電界効果トランジスタ(nMOSFET)を更に備える、請求項8の集積回路。
- 前記デジタル回路及び前記アナログ回路は、共通の薄いゲート酸化膜厚を更に備える、請求項1の集積回路。
- 前記高電位は、前記低電位の約2倍の電位を有する、請求項1の集積回路。
- 高電位とグランド電位を受信するように結合されたアナログ回路をパワーダウンする装置であって、
前記アナログ回路に電気的に結合され、パワーダウン信号の受信に応答して前記アナログ回路をパワーダウンするように構成されたパワーダウン回路と、
前記アナログ回路に電気的に結合され、前記パワーダウン回路によって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給するように構成されたノード保護回路と
を具備する装置。 - 前記低電位を供給するように構成された低電圧電源と、
前記低電位よりも高い前記高電位を供給するように構成された高電圧電源と、
前記低電位よりも低い前記グランド電位を供給するように構成されたグランド電圧電源と
を更に備える請求項12の装置。 - 前記パワーダウン回路は、高電位とグランド電位との間の前記アナログ回路の少なくとも一つの電流経路における電流の流れを制御するように構成されている、請求項12の装置。
- 前記高電位は、前記低電位の約2倍の電位を有する、請求項12の装置。
- アナログ回路をパワーダウンする方法であって、
前記アナログ回路をパワーダウンする命令を示すパワーダウン信号を受信することと、
前記パワーダウン信号の受信に応答して、前記アナログ回路をパワーダウンすることと、
前記アナログ回路をパワーダウンすることによって少なくとも一つの所定のノードにおける電位が決定されない際に、前記パワーダウン信号の受信に応答して、前記アナログ回路における前記少なくとも一つの所定のノードに、所定の電位を供給することと
を具備する方法。 - 前記アナログ回路をパワーダウンすることは、前記アナログ回路内の電流経路を開放(open)することを更に備える、請求項16の方法。
- 前記電流経路を開放することは、前記アナログ回路からグランド電位を除去(remove)することを更に備える、請求項17の方法。
- 前記所定の電位は、高電位とグランド電位との間の電位を有する低電位を備える、請求項16の方法。
- 前記高電位は、前記低電位の約2倍の電位を有する、請求項19の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/745,778 US7876146B2 (en) | 2007-05-08 | 2007-05-08 | Method and apparatus for powering down analog integrated circuits |
US11/745,778 | 2007-05-08 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010507662A Division JP5570973B2 (ja) | 2007-05-08 | 2008-05-08 | アナログ回路をパワーダウンするための集積回路、装置、および方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2014140031A true JP2014140031A (ja) | 2014-07-31 |
Family
ID=39697255
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010507662A Active JP5570973B2 (ja) | 2007-05-08 | 2008-05-08 | アナログ回路をパワーダウンするための集積回路、装置、および方法 |
JP2014000349A Pending JP2014140031A (ja) | 2007-05-08 | 2014-01-06 | アナログ集積回路のパワーダウン方法及び装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2010507662A Active JP5570973B2 (ja) | 2007-05-08 | 2008-05-08 | アナログ回路をパワーダウンするための集積回路、装置、および方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US7876146B2 (ja) |
EP (1) | EP2151055A1 (ja) |
JP (2) | JP5570973B2 (ja) |
KR (1) | KR101187241B1 (ja) |
CN (1) | CN101675589A (ja) |
TW (1) | TW200907658A (ja) |
WO (1) | WO2008137992A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106020170B (zh) | 2016-07-07 | 2019-03-15 | 工业和信息化部电子第五研究所 | SoC健康监测的方法、装置及系统 |
CN106788386B (zh) * | 2016-11-30 | 2021-08-06 | 上海华力微电子有限公司 | 一种降低热载流子劣化的电平转换电路 |
TWI702534B (zh) * | 2019-07-10 | 2020-08-21 | 尼克森微電子股份有限公司 | 功率金屬氧化物半導體電晶體的模擬方法 |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6525607B1 (en) * | 2000-09-27 | 2003-02-25 | Intel Corporation | High-voltage differential input receiver |
JP2003215214A (ja) * | 2002-01-29 | 2003-07-30 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置 |
JP2003218682A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | 半導体集積回路装置 |
JP2006042304A (ja) * | 2004-07-28 | 2006-02-09 | United Memories Inc | パワーゲーティングの回路および方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000353946A (ja) * | 1999-06-10 | 2000-12-19 | Matsushita Electric Ind Co Ltd | レベルシフタ回路 |
JP2004172796A (ja) * | 2002-11-19 | 2004-06-17 | Renesas Technology Corp | アナログ回路 |
JP4047178B2 (ja) | 2003-01-06 | 2008-02-13 | 富士通株式会社 | 入力回路 |
US6888410B1 (en) | 2003-10-10 | 2005-05-03 | Broadcom Corp. | Power amplifier having low gate oxide stress |
US7119616B2 (en) * | 2004-07-23 | 2006-10-10 | Broadcom Corporation | Method and apparatus for a fully differential amplifier output stage |
-
2007
- 2007-05-08 US US11/745,778 patent/US7876146B2/en active Active
-
2008
- 2008-05-08 TW TW097117350A patent/TW200907658A/zh unknown
- 2008-05-08 CN CN200880015084A patent/CN101675589A/zh active Pending
- 2008-05-08 JP JP2010507662A patent/JP5570973B2/ja active Active
- 2008-05-08 KR KR1020097025507A patent/KR101187241B1/ko active IP Right Grant
- 2008-05-08 WO PCT/US2008/063071 patent/WO2008137992A1/en active Application Filing
- 2008-05-08 EP EP08755178A patent/EP2151055A1/en not_active Withdrawn
-
2014
- 2014-01-06 JP JP2014000349A patent/JP2014140031A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6525607B1 (en) * | 2000-09-27 | 2003-02-25 | Intel Corporation | High-voltage differential input receiver |
JP2003218682A (ja) * | 2002-01-28 | 2003-07-31 | Hitachi Ltd | 半導体集積回路装置 |
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JP2006042304A (ja) * | 2004-07-28 | 2006-02-09 | United Memories Inc | パワーゲーティングの回路および方法 |
Also Published As
Publication number | Publication date |
---|---|
TW200907658A (en) | 2009-02-16 |
KR101187241B1 (ko) | 2012-10-02 |
EP2151055A1 (en) | 2010-02-10 |
CN101675589A (zh) | 2010-03-17 |
JP2010527511A (ja) | 2010-08-12 |
US20080278226A1 (en) | 2008-11-13 |
JP5570973B2 (ja) | 2014-08-13 |
WO2008137992A1 (en) | 2008-11-13 |
KR20100010928A (ko) | 2010-02-02 |
US7876146B2 (en) | 2011-01-25 |
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A131 | Notification of reasons for refusal |
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|
A977 | Report on retrieval |
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|
A601 | Written request for extension of time |
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|
A02 | Decision of refusal |
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