KR20100010928A - 아날로그 집적 회로를 파워-다운하는 방법 및 장치 - Google Patents

Abstract

아날로그 집적 회로를 파워-다운하는 방법 및 장치가 개시된다. 파워 다운 회로는 아날로그 회로에 전기적으로 커플링되어, 파워 다운 신호를 수신하는 것에 응답하여 아날로그 회로를 파워-다운하도록 구성된다. 노드 보호 회로는 아날로그 회로에 전기적으로 커플링되어, 적어도 하나의 소정의 노드에서의 전압 전위가 파워 다운 회로에 의해 결정되지 않는 경우에 파워 다운 신호를 수신하는 것에 응답하여 아날로그 회로에서의 적어도 하나의 소정의 노드에 소정의 전압 전위를 제공하도록 구성된다.

아날로그 집적 회로, 파워 다운 신호, 노드 보호 회로, 파워 다운 회로

Description

아날로그 집적 회로를 파워-다운하는 방법 및 장치{METHOD AND APPARATUS FOR POWERING DOWN ANALOG INTEGRATED CIRCUITS}

발명의 기술분야

본 발명은 일반적으로 디지털 회로와 아날로그 회로 둘 다를 가져 SOC (system on a chip) 를 형성하는 집적 회로 (IC) 에 관한 것이다. 더 상세하게는, 본 발명은 듀얼 전원 전압 (VddH 및 VddL) 을 가지고, 아날로그 회로 노드에 대한 보호 회로를 가지며, 단일-게이트 산화 프로세스를 이용하여 제조되는 SOC 의 아날로그 회로를 파워-다운하는 방법 및 장치에 관한 것이다.

발명의 배경기술

집적 회로

집적 회로 (IC, 마이크로회로, 마이크로칩, 실리콘 칩, 또는 칩으로도 알려짐) 는 반도체 재료의 얇은 기판의 표면에서 제조되는 소형화된 전자 회로이다. 이 전자 회로는 전기 이득을 제공하는 트랜지스터와 같은 능동 디바이스, 및 저항기, 커패시터, 및 다이오드와 같은 수동 디바이스를 포함할 수도 있다.

전계 효과 트랜지스터

전계 효과 트랜지스터 (FET) 로 알려진 일 타입의 트랜지스터는 형상 그리고 그에 따른 소스 콘택과 드레인 콘택 사이의 반도체 재료에서의 채널의 도전성을 제어하기 위해서 게이트 콘택에 의해 제공되는 전계에 좌우된다.

금속-산화물-반도체 전계 효과 트랜지스터 (MOSFET) 는 디지털 회로와 아날로그 회로 둘 다의 공통 전계 효과 트랜지스터이다. 금속-산화물-반도체 어구는 초기 및 최신 전계 효과 트랜지스터의 물리적 구조를 언급하는데, 여기서 금속 게이트 전극은 산화물 절연체의 상부에 배치되고, 산화물 절연체는 반도체 재료의 상부에 배치된다. MOSFET 는 n-타입 또는 p-타입 반도체 재료의 채널을 갖고, 따라서 nMOSFET 또는 pMOSFET 으로 불린다.

MOSFET 의 게이트 재료에 대한 주요 특성은 이것이 우수한 도전체라는 것이다. 게이트 재료의 예로는, 고도핑된 다결정 실리콘 ("폴리실리콘"), 금속 (예를 들어, 탄탈, 텅스텐, 탄탈 나이트라이드, 및 티타늄 나이트라이드), 및 실리사이드로 불리는 금속과 폴리실리콘의 혼합된 재료 (각각 관련된 이점 및 단점을 가짐) 가 포함된다. 폴리실리콘 게이트는 과거 20 년 동안 사용되었던 금속이 아니다. 따라서, 어구 "MOSFET" 에서의 용어 '금속'은, 프로세스 기술이 달라질 수도 있기 때문에 종종 부정확하다. 금속 게이트는 초기 MOSFET 에 이용되었고, 현재 다시 65 nm 및 보다 작은 프로세스에서 반도체를 제조하는데 이용되고 있다.

도 1 은 nMOSFET 및 pMOSFET 의 개략도를 도시한다. MOSFET 과 관련된 3 가지의 신뢰성 문제는 TDDB (time dependent dielectric breakdown), HCI (hot carrier injection), 및 BTI (bias temperature instability) 를 포함한다.

게이트-산화물이 시간에 따라 열화되어 결국에는 브레이크-다운되게 하는 제조 프로세스에 의해 허용되는 한계를 MOSFET 의 게이트-단자 전압 (Vgs 또는 Vgd 중 어느 하나) 이 초과하는 경우에 TDDB 가 발생한다.

전자 또는 "정공" 중 어느 하나가 전위 배리어를 극복하기에 충분한 운동 에너지를 얻어 "핫 캐리어 (hot carrier)" 가 된 후, 디바이스의 상이한 영역으로 이동하는 경우에 반도체에서 HCI 가 발생한다. MOSFET 이 턴온되고 그 드레인-소스 전압 (Vds) 이 드레인-소스 채널에서의 전하가 게이트 유전체로 주입되기에 충분한 에너지를 갖게 하는 제조 프로세스에 의해 허용되는 한계를 초과함으로써, 임계 전압이 시프트되고 결국에는 게이트를 손상시킬 수도 있는 경우에 HCI 가 보통 발생한다.

NBTI (Negative BTI) 는 pMOSFET 에만 영향을 미치고, PBTI (positive BTI) 는 nMOSFET 에만 영향을 미친다. 음의 바이어스 및 고온 조건 하에서 pMOSFET 의 채널 계면에서 양의 전하가 축적된다 (nMOSFET 에 대해서는 양의 바이어스). 이는 시간에 따라 임계 전압을 증가시키고 IDsat 를 감소시키는데, 이는 디바이스 불안정 및 성능 열화를 야기한다.

더 긴 채널 길이를 설계하는 것이 HCI 영향을 최소화할 수 있더라도, 반도체 제조 프로세스는 TDDB 및 NBTI 영향을 제어하고, 디바이스 신뢰성을 보장하도록 설계 가이드라인을 준수해야 한다.

아마 가장 스트레스를 받는 MOSFET 에 대한 상태는 MOSFET 을 파워-다운하는 경우에 발생한다. 파워 다운 모드에서, 게이트 단자는 nMOSFET 에 대해서는 접지 또는 pMOSFET 에 대해서는 양의 전원 전압에 접속될 수도 있는 반면, 다른 단자 (예를 들어, 드레인 또는 소스) 는 다른 방향으로 바람직하지 않은 전압 레벨로 강 제될 수도 있다. 이 상태는 특히 회로가 반도체 프로세스 한계보다 높은 전원 전압을 이용하는 경우에 참이다.

아날로그 및 디지털 회로

집적 회로는 아날로그 및/또는 디지털 전자 회로를 포함할 수도 있고, 더 높은 집적도를 위해 동일한 반도체 상에서 아날로그와 디지털 MOSFET 회로를 결합시킬 수도 있다. 결합된 아날로그 및 디지털 MOSFET 회로는 "SOC (system on a chip)" 으로 지칭될 수도 있고, 무선 통신, 이동 컴퓨팅, 컴퓨터, 및 가전 제품 (consumer electronics) 에서 광범위한 애플리케이션을 발견하였다. 아날로그 전자 회로는 연속적인 가변 신호인 아날로그 신호를 이용한다. 디지털 전자 회로는 각각 논리 "0" 및 논리 "1" 을 나타내는 저전압 레벨 또는 고전압 레벨 중 어느 하나를 갖는 디지털 신호를 이용한다.

마이크로프로세서와 같은 디지털 회로의 성장은 임의의 다른 타입의 실리콘-기반 트랜지스터보다 더욱 신속하게 MOSFET 기술을 향상시키도록 동기 부여하였다.

MOSFET 의 성공에 대한 주요 이유는, 빌딩 블록으로서 p-채널 MOSFET 및 n-채널 MOSFET 을 이용하는 디지털 CMOS (complementary metal-oxide-semiconductor) 로직의 발달이었다. CMOS 로직은 저비용, 고밀도, 저전력, 및 고속 디지털 시스템을 달성하기 위해 연속적으로 스케일-다운되고 있다. CMOS 로직에서, nMOSFET 의 집합은 저전압 전원 레일 (종종 Vss 로 불리거나 꽤 종종 접지로 불림) 과 출력 사이의 풀-다운 네트워크에 배열된다. nMOS 로직 게이트의 부하 저항기 대신에, CMOS 로직 게이트는 고전압 레일 (종종 Vdd 로 불림) 과 출력 사이의 풀-업 네트워크에서 nMOSFET 의 집합을 가진다. 이하, 풀-업 및 풀-다운은, 풀-업 네트워크와 풀-다운 네트워크가 교차하는 곳에서 생기는 출력 노드가 다양한 입력에 대해 p/nMOS 네트워크에 의해 형성된 경로를 통해 각각 충전 또는 방전되는 약간의 내부 커패시턴스를 나타낸다는 아이디어를 지칭한다. 이 커패시턴스는 Vdd 로부터 출력까지의 직접 경로가 있는 경우에 충전되고, 출력으로부터 접지까지의 직접 경로가 있는 경우에 방전된다. 디지털 CMOS 회로는 이상적으로 동시에 풀-업 및 풀-다운 페이즈에 있지 않을 수도 있거나, 그렇지 않으면 두 p/n-네트워크는 커패시턴스 상의 전압을 접지 또는 Vdd 중 어느 하나로 유지하기 위해 경쟁할 것이다. p-타입 트랜지스터 네트워크는 n-타입 트랜지스터 네트워크와 상보적이어서, n-타입이 오프인 경우에 p-타입이 온이고, 그 반대도 동일하다.

MOSFET 는 아날로그 회로에도 널리 이용된다. MOSFET 의 이점 중 일부는, 그 양의 온도 계수로 인해, BJT (bipolar junction transistor) 보다 많이 열폭주 (thermal runaway) 를 겪지 않으며 그 선형 영역이 MOSFET 으로 하여금 BJT 보다 더욱 더 높이 제어된 저항을 가질 수 있는 정밀 저항기로서 이용되게 하는 것이다. MOSFET 은 또한 MOSFET 로부터 이루어진 op-amp 가 인덕터로 보이게 하는 전용 회로 및 커패시터로 형성됨으로써, (어쨌든 MOSFET 보다 더욱 소형으로 이루어질 수 있는) 다이오드를 제외하고, 정규 아날로그 디바이스 모두가 MOSFET 으로 완전히 구축되는 것을 허용할 수 있다. 이는 완벽한 아날로그 회로가 더욱 더 작은 공간에서 실리콘 칩 상에 이루어지는 것을 허용한다.

엔지니어링 트레이드오프

디지털 회로가 디바이스의 사이즈를 스케일-다운하는 것으로부터 직접 이득을 얻을 수 있더라도, 이는 아날로그 회로에 대해 항상 참인 것은 아니다. 디지털 회로에 있어서 디바이스의 사이즈가 스케일-다운되는 경우, 디지털 회로의 전원 전압은 또한 전원 요건을 감소시키고 디바이스의 신뢰성을 보장하도록 낮춰진다. 그러나, 아날로그 회로에 대한 전원 전압을 낮추는 것은, 아날로그 회로의 동작 범위를 제한하는데, 이는 아날로그 회로의 성능을 감소시킨다. 아날로그 회로에 대한 전원 전압을 상승시키는 것은 아날로그 회로의 동작 범위를 개선하여 아날로그 회로의 성능을 유지하지만, 아날로그 회로가 더 많은 전력을 소비하게 하고, 특히 파워 다운 모드에서 아날로그 회로의 신뢰성을 위협할 수도 있다.

이전 솔루션

SOC 의 아날로그 회로에서 디바이스의 사이즈를 스케일-다운하는 단점을 극복하는 하나의 솔루션은 디지털 및 아날로그 회로에서의 디바이스에 대해 듀얼-게이트 산화 프로세스를 이용하여 집적 회로를 제조하는 것이다. 듀얼-게이트 산화 프로세스에서, 디지털 회로는 박막-게이트 산화물 디바이스를 이용하여 더욱 낮은 전원 전압이 이용되게 하고, 아날로그 회로는 후막-게이트 산화물 디바이스를 이용하여 더 높은 전원 전압이 이용되게 하고 더 높은 신뢰성 디바이스를 제공한다. 이 솔루션의 단점은, 아날로그 디바이스를 위한 후막-게이트 산화물을 제조하는데 추가 마스크, 프로세싱 단계, 및 시간이 필요하기 때문에 듀얼-게이트 산화 프로세스로 집적 회로를 제조하는 것이 단일-산화물 게이트 프로세스로 집적 회로를 제조하는 것보다 비용이 더 든다는 것이다. 다른 방법으로는, 후막-게이 트 산화 프로세스가 디지털 및 아날로그 회로에 적용되었다면, 단일 후막-게이트 산화 프로세스는 박막-게이트 프로세스를 넘는 후막-게이트 산화 프로세스의 집적 회로의 비용으로 전체 집적 회로에 이용되었을 것이다. 양자의 경우에, 특히, SOC 의 회로의 대부분이 디지털이고 이 회로의 소수가 아날로그인 경우에, 저비용 SOC 설계에서 추가 비용이 용인될 수 없을 수도 있다.

SOC 의 아날로그 회로에서 디바이스의 사이즈를 스케일-다운하는 단점을 극복하는 다른 솔루션은 도 2 에 도시된 바와 같이, 단일 전원 전압 (VddH) 을 이용하는 파워 다운 회로를 이용하는 것이다. 예를 들어, 종래의 OTA (operational transconductance amplifier; 201) 로 나타낸 아날로그 회로, 및 예를 들어, 인버터 (202) 로 나타낸 디지털 회로는 둘 다 도 2 에 도시된 것과 같이 동일한 단일 전원 전압 (VddH) 을 이용한다. 단일 전원 전압 (VddH) 은 인버터 (202) 및 OTA (201) 의 신뢰성 요건 내에서 동작한다.

도 2 뿐만 아니라, 도 3, 도 4, 및 도 6 에 도시된 OTA (201) 로 나타낸 아날로그 회로는 종래의 것이다. OTA (201) 는 pMOSFET, MP1-9, 및 nMOSFET, MN1-10 을 포함한다. MP2, 4, 6, 및 7 의 소스 단자는 고전압 전위 (VddH)(예를 들어, 최소 2.1V, 공칭 2.2V, 최대 2.3V) 에 전기적으로 커플링된다. MN2, 3, 4 및 5 의 소스 단자는 접지 전압 전위 (Vss)(예를 들어, OV) 에 전기적으로 커플링된다. OTA (201) 에 대한 입력 단자는 각각 "in" 및 "ip"로 도시된 MN6 및 MN7 의 게이트 단자이다. OTA (201) 에 대한 출력 단자는 각각 "on" 및 "op" 로 도시된 MN8 및 MN9 의 드레인 단자이다. OTA (201) 에 대한 바이어스 단자 는, MN1 의 게이트 단자에도 전기적으로 커플링된 MN1 의 드레인 단자이다.

도 2 뿐만 아니라 도 3, 도 4, 및 도 6 에 도시된 인버터 (202) 로 나타낸 디지털 회로는 또한 종래의 것이다. 인버터 (202) 는 파워 다운 신호 PD 를 수신하도록 구성되고, 이 파워 다운 신호 PD 를 인버팅된 파워 다운 신호 PDN 으로 인버팅하도록 구성된다. PD 신호가 고전압 전위 (VddH) 와 같이 고전압 또는 논리 1 인 경우, 인버팅된 파워 다운 신호 PDN 은 접지 전위 (Vss) 와 같이 저전압 또는 논리 0 이다. PD 신호가 접지 전위 (Vss) 와 같이 저전압 또는 논리 0 인 경우, 인버팅된 파워 다운 신호 PDN 은 고전압 전위 (VddH) 와 같이 고전압 또는 논리 1 이다.

OTA (201) 는 인버터 (202) 가 논리 1 또는 고전압으로서 파워 다운 신호 PD 를 수신하는 경우에 파워-다운한다. 인버터 (202) 가 저전압 또는 논리 O 으로서 파워 다운 신호 PD 를 수신하는 경우에 OTA (201) 는 파워-다운하지 않고 정규 상태에서 동작한다.

OTA (201) 를 파워-다운하기 위해, 고전압 또는 논리 1 을 나타내는 파워 다운 신호 PD 가 인버터 (202) 에 제공되어, 논리 0 또는 저전압을 나타내는 인버팅된 파워 다운 신호 PDN 을 발생시킨다. 논리 1 또는 고전압을 나타내는 파워 다운 신호 PD 는 MN11 의 게이트 단자에 인가된다. 논리 0 또는 저전압을 나타내는 인버팅된 파워 다운 신호 PDN 은 MP10 및 MP11 의 게이트 단자에 인가된다. 파워-다운 이후에는, 고전원 전압 (VddH) 과 접지 전압 (Vss) 사이에 전류 흐름이 없다.

MP10 의 게이트 단자에 인가된 저전압 또는 논리 0 은 MP1, MP3, MP5, MP8, 및 MP9 의 게이트 단자뿐만 아니라, MP10 의 드레인 단자로부터 논리 1 또는 고전압 (VddH) 을 제거하여, 각각 MP1, MP3, MP5, MP8, 및 MP9 를 턴오프한다. MP11 의 게이트 단자에 인가된 저전압 또는 논리 0 은 MP2, MP4, MP6, 및 MP7 의 게이트 단자뿐만 아니라, MP11 의 드레인 단자로부터 논리 1 또는 고전압 (VddH) 을 제거하여, 각각 MP2, MP4, MP6, 및 MP7 을 턴오프한다. MP11 의 게이트 단자에 인간된 논리 1 또는 고전압 (VddH) 은 MN2, MN3, MN4, 및 MN5 의 게이트 단자뿐만 아니라, MP11 의 드레인 단자에서 논리 0 또는 저전압 (Vss) 을 제공하여, 각각 MN2, MN3, MN4, 및 MN5 를 턴오프한다.

도 2 에 도시된 집적 회로의 하나의 단점은 상술한 바와 같이 아날로그 회로에 대한 동작 범위 및 신뢰성을 유지하면서 듀얼-게이트 산화 및 단일-게이트 산화 프로세스와 관련된 것이 추가된다는 것이다.

SOC 의 아날로그 회로에서 디바이스의 사이즈를 스케일-다운하는 단점을 극복하는 또 다른 솔루션은 도 3 에 도시된 것과 같은 듀얼 전원 설계 (VddH 및 VddL) 를 이용하여 도 2 에 도시된 것과 같은 동일한 파워 다운 회로를 이용하는 것이다. 저전원 전압 (VddL)(예를 들어, 최소 1.2V, 공칭 1.25V, 최대 1.3V) 은 허용가능한 디바이스 신뢰성을 유지하면서 박막-게이트 산화 프로세스에서 이용될 수도 있는 최저 전압을 나타낸다. 도 3 은, 단일 박막-게이트 산화 프로세스가 디지털 회로와 아날로그 회로 둘 다에 이용되어 비용을 감소시키고, 고전원 전압 (VddH) 은 디바이스 신뢰성 한계를 초과하는 위험에서 아날로그 회로에 대해 허용가능한 동작 범위를 유지하는데 이용된다고 가정한다.

도 3 에 도시된 집적 회로는 수개의 단점을 가진다. 먼저, 도 2 에서 허용되는 대로, MP10 및 MP11 의 게이트 단자는 정규 동작 모드에서 접지로 낮게 풀링되지 않을 수도 있는데, 그 이유는 그 Vgs 전압이 박막-게이트 산화 프로세스의 한계인 저전원 전압 (VddL) 을 초과하는 VddH 만큼 높기 때문이다. 두번째로, 파워 다운 모드에서, 노드 A 및 B 는 고전원 전압 (VddH) 으로 강제되고, 노드 D 는 MN11 에 의해 접지 전위 (Vss) 로 강제되는데, 이는 MN2 및 MN3 의 게이트-드레인 단자 Vgs 에 걸쳐 신뢰성 문제를 야기한다. 세번째로, 상부 바이어스 디바이스 (MP2-9) 및 하부 바이어스 디바이스 (MN1-5) 가 턴오프되는 경우, 노드 C 및 OTA (201) 출력 "op" 및 "on"이 플로팅하고, 고전원 전압 (VddH) 에 가까운 전압에 고정될 수도 있는데, 이는 MN8-10, 및 이 출력 "op" 및 "on" 에 접속된 임의의 다른 회로에 대한 신뢰성 문제를 야기한다. 이러한 이유로 인해, 도 2 에 도시된 종래의 파워 다운 방식은 도 3 에 도시된 듀얼 전원 설계에서 이용되지 않을 수도 있다.

집적 회로의 아날로그 회로에서 디바이스의 사이즈를 스케일-다운하는 단점을 극복하는 또 다른 솔루션은 도 4 에 도시된 바와 같이 전압 시프터 (203) 및 듀얼 전원 설계를 이용하는 파워 다운 회로를 이용하는 것이다. 파워 다운 모드에서 MP10 및 MP11 에 관련된 신뢰성 문제를 해결하기 위해, 전압 레벨 시프터 (203) 는 인버팅된 파워 다운 신호 PDN 을 접지 전위 (Vss) 대신에 더 높은 전압 레벨로 시프팅한다. 신뢰성 요건을 충족시키기 위해, 인버팅된 파워 다운 신호 PDN 의 저레벨 전압은 VddH-VddL (예를 들어, 2.2V - 1.25V = 0.95V) 의 전압 레벨로 시프팅되어, 파워 다운 모드에서의 MP10 및 MP11 에 대한 게이트-소스 전압은 반도체 제조 프로세스의 신뢰성 한계 내에 있는 저전압 (VddL) 이 된다. 정규 동작 모드 동안에, 인버팅된 파워 다운 신호 PDN 의 전압은 저전압 (VddL) 이어야 한다. 따라서, 도 4 에서, 전압 레벨 시프터 (203) 는 설계하기에 간이하지 않은 인버팅된 파워 다운 신호 PDN 의 전압을 Vss(LOW)/VddL(HIGH) 에서 VddL(LOW)/VddH(HIGH) 로 시프팅할 필요가 있고, 그 자체의 파워 다운 제어 회로를 필요로 할 수도 있다. 파워 다운 디바이스 MN11-MN15 는 각각 nMOS 바이어스 디바이스 MN1, MN2, MN4, MN6, 및 MN7 과 직렬로 접속된다. 파워 다운 디바이스 MP10~MP14 는 각각 pMOS 바이어스 디바이스 MP1-5 와 직렬로 접속된다. 도 4 에서, 파워 다운 모드에서, 노드 A 및 B 는 도 3 에 도시된 VddH 로 강제되지 않는다.

도 4 에 도시된 집적 회로는 수개의 단점을 가진다. 먼저, 전압 레벨 시프터 (203) 는 특히, VddH 가 2VddL 미만인 경우의 조건에서, 전력을 소비하고 설계하기에 간이하지 않은 인버팅된 파워 다운 신호 PDN 을 생성할 필요가 있다. 두번째로, 노드 A, B, C, D, E, F, "on", "op", 및 다른 내부 노드는 파워 다운 모드에서 플로팅하는데, 이는 신뢰성 문제를 야기할 수도 있다. 그 이면의 이유는 파워 다운 신호 PD 가 로우로 되는 직후에 MN11-15 디바이스가 셧다운되기 때문이다. PDN 및 PDN_H 가 인버터 (202) 만이 아니라, 인버터 (202) 와 전압 레벨 시프터 (203) 를 지나야 하기 때문에, 상부 pMOS 파워 다운 신호는 하부 nMOS 파워 다운 신호에 대해 항상 지연된다. 따라서, 하부 nMOS 디바이스 MN11-15 가 턴오프된 후이지만, 상부 파워 다운 신호가 트리거되기 전에, 모든 내부 노드 전압이 VddH 로 강제되는데, 이는 하부 NMOS 디바이스 MN2-5 에 신뢰성 문제를 야기할 수도 있다. 상부 및 하부 파워 다운 신호가 시간상 정확하게 매칭 (즉, 정확한 시간에 트리거) 하더라도 (이는 내부 노드가 플로팅하기 때문에 구현하기 간이하지 않음), nMOS 경로와 pMOS 경로 사이의 누설 전류 미스매칭 때문에, 내부 노드는 여전히 접지 또는 VddH 중 어느 하나로 드리프트될 수도 있다.

따라서, 단일 박막-게이트 산화 프로세스를 이용하여 제조되고 듀얼 전원 전압 (예를 들어, VddH 및 VddL) 을 갖는 SOC 의 아날로그 회로를 파워-다운하는 방법 및 장치에 대한 요구가 있다. 또한, 이 방법 및 장치는 전압 레벨 시프터를 이용하지 않아야 하고, 내부 아날로그 회로 노드에서 플로팅 전압을 가지지 않아야 한다. 또한, 이 방법 및 장치는 디바이스 신뢰성 한계 내에서 동작하고 최소 비용으로 설계 및 제조되어야 한다.

발명의 개요

본 발명은 방법, 장치, 및/또는 시스템을 포함한다. 이 장치는 이 방법을 수행하는 데이터 프로세싱 시스템, 및 데이터 프로세싱 시스템 상에서 실행되는 경우에 이 데이터 프로세싱 시스템이 이 방법을 수행하게 하는 실행가능 애플리케이션을 저장하는 컴퓨터 판독가능 매체를 포함할 수도 있다.

본 발명의 일 양태에 따르면, 방법 및 장치는 아날로그 집적 회로를 파워-다운한다. 파워 다운 회로는 아날로그 회로에 전기적으로 커플링되어, 파워 다운 신호를 수신하는 것에 응답하여 아날로그 회로를 파워-다운하도록 구성된다. 노드 보호 회로는 아날로그 회로에 전기적으로 커플링되어, 적어도 하나의 소정의 노드에서의 전압 전위가 파워 다운 회로에 의해 결정되지 않는 경우에 파워 다운 신호를 수신하는 것에 응답하여 아날로그 회로에서의 적어도 하나의 소정의 노드에 소정의 전압 전위를 제공하도록 구성된다.

본 발명의 다른 양태에 따르면, 본 발명은 방법, 장치뿐만 아니라, 컴퓨터 판독가능 메모리, 집적 회로, 및 SOC 를 채용한다.

본 발명의 이들 양태 및 다른 양태는 다음의 상세한 설명 및 첨부 도면으로부터 명백할 것이다.

도면의 간단한 설명

본 발명의 양태는, 동일한 참조부호가 대응하는 엘리먼트를 지시하는 첨부 도면에서 제한적이 아니라 예시적으로 도시된다.

도 1 은 종래 기술에 따른, nMOSFET 및 pMOSFET 의 개략도를 도시한다.

도 2 는 종래 기술에 따른, 단일 전원 전압 (VddH) 을 이용하는 파워 다운 회로를 갖는 집적 회로를 도시한다.

도 3 은 종래 기술에 따른, 듀얼 전원 전압 (VddH 및 VddL) 을 이용하는 파워 다운 회로를 갖는 집적 회로를 도시한다.

도 4 는 종래 기술에 따른, 전압 레벨 시프터 및 듀얼 전원 전압 (VddH 및 VddL) 을 이용하는 파워 다운 회로를 갖는 집적 회로를 도시한다.

도 5 는 본 발명의 일 양태에 따른 집적 회로의 블록도를 도시한다.

도 6 은 본 발명의 일 양태에 따른, 아날로그 회로 노드에 대한 보호 회로 및 듀얼 전원 전압 (VddH 및 VddL) 을 이용하는 파워 다운 회로를 갖는 아날로그 회로를 갖는 도 5 에 도시된 것과 같은 집적 회로를 도시한다.

도 7 은 본 발명의 일 양태에 따른, 도 6 에 도시된 것과 같은 아날로그 회로를 파워-다운하는 방법을 도시한다.

실시형태의 상세한 설명

다음의 설명 및 도면은 본 발명을 설명하는 것이며 본 발명을 제한하는 것으로 해석되어서는 안된다. 수많은 특정 세부사항이 본 발명의 완전한 이해를 제공하도록 설명된다. 그러나, 일정 예에서, 공지 또는 종래의 세부사항은 본 발명의 설명을 모호하게 하는 것을 피하기 위해 설명되지 않았다. 본 개시물에서의 실시형태 또는 일 실시형태에 대한 참조는 반드시 동일한 실시형태에 대한 것이 아니고, 이러한 참조는 하나 이상의 실시형태를 포함한다.

도 5 는 본 발명의 일 양태에 따른, 집적 회로 (IC; 500) 의 블록도를 도시한다. IC (500) 는 디지털 회로 (302), 아날로그 회로 (304), 저전압 전원 (306), 및 고전압 전원 (308) 을 포함한다. 아날로그 회로 (304) 는 파워 다운 회로 (310) 및 노드 보호 회로 (312) 를 더 포함한다. IC (500) 는 배경기술 섹션에서 설명한 바와 같이, 디지털 회로와 아날로그 회로 둘 다에서 디바이스에 대해 단일 박막-게이트 산화물 두께를 채용한다.

디지털 회로 (302) 및 아날로그 회로 (304) 는 배경기술 섹션에서 설명된 것과 같다. 저전압 전원 (306) 은 배경기술 섹션에서 설명한 바와 같이, 저전압 (VddL) 을 제공한다. 고전압 전원 (308) 은 배경기술 섹션에서 설명한 바와 같이, 고전압 (VddH) 을 제공한다. 저전압 전원 (306) 은, 신뢰성 문제 없이, 반도체 제조 프로세스가 주어지는 경우에, 단일 디바이스가 견딜 수 있는 저전압 (VddL) 을 제공한다. 디바이스 신뢰성을 보증하기 위해, pMOS 디바이스 또는 pMOS 의 3 개의 주 단자 사이의 전압차는 반도체 제조 프로세스의 한계를 초과하지 않아야 한다. 그렇지 않으면, 디바이스 내의 채널 또는 디바이스의 게이트-산화물에 영구적인 손상이 일어날 수도 있다. 고전압 전원 (308) 은, 예를 들어, 반도체 제조 프로세스의 한계의 2 배일 수도 있으며, 아날로그 회로 (304) 에 대해 선택된 고전압 (VddH) 을 제공한다. 그러나, 반도체 제조 프로세스의 한계의 다른 배수 또는 분수가 고전압 (VddH) 을 결정하는데 이용될 수도 있다. 파워 다운 회로 (310) 는 단일 박막-게이트 산화 프로세스 (314) 를 이용하여 제조되고 듀얼 전원 전압 (예를 들어, VddH 및 VddL) 을 갖는 시스템 온 IC (500) 에서 아날로그 회로 (304) 를 파워-다운하는 방법 및 장치를 제공한다. 또한, 이 방법 및 장치는 도 4 에 도시된 것과 같은 전압 레벨 시프터를 이용하지 않는다. 또한, 노드 보호 회로 (312) 는, 아날로그 회로 (304) 가 고전원 전압 (VddH) 을 이용하는 경우; 특히 이 디바이스가 최고 스트레스 하에 있는 경우에 파워 다운 모드에서 내부 아날로그 회로 노드에서의 플로팅 전압을 허용하지 않는다. 또한, 이 방법 및 장치는 디바이스 신뢰성 한계 내의 동작을 허용하고, 최소 비용으로 설계 및 제조된다.

도 6 은 노드 보호 회로 및 듀얼 전원 전압 (VddH 및 VddL) 을 이용하는 파 워 다운 회로를 갖는 아날로그 회로 (304) 를 갖는 도 5 에 도시된 것과 같은 IC (500) 를 도시한다. 도 6 은 아날로그 회로 (304) 에서의 디바이스의 신뢰성을 보증하는 효율적이고 효과적인 파워 다운 기술을 도시한다.

도 4 에 도시된 것과 같은 MP10-14 및 전압 레벨 시프터 (203) 는 도 6 에서는 제거된다. 도 6 에 도시된 것과 같이, MN11-15 및 MP10 을 이용하는 nMOS 측에서만 파워 다운 회로 (310) 가 채용되기 때문에, 파워 다운 신호를 위해서는 레벨 시프터가 필요하지 않다.

또한, 도 2 및 도 3 에 도시된 것과 같은 MP10 및 MP11 은 또한 도 6 에서는 제거된다. 도 6 에서, 아날로그 회로 (304) 의 MP1-MP9 를 갖는 pMOS 측에서는 파워 다운 회로가 채용되지 않는다.

도 2, 도 3, 및 도 4 의 OTA (201) 로 나타낼 뿐만 아니라, 도 6 에 도시된 OTA (201) 로 나타낸 아날로그 회로 (304) 는 종래의 것이다. 임의의 타입의 아날로그 회로 (304) 는 본 발명의 양태를 채용할 수도 있다. 다른 타입의 아날로그 회로는 상이한 OTA 설계, 기준 바이어스 회로, 전력 증폭기, 필터, 아날로그-디지털 컨버터, 및 디지털-아날로그 컨버터를 포함하지만, 이에 제한되지는 않는다.

OTA (201) 는 pMOSFET, MP1-9, 및 nMOSFET, MN1-10 을 포함한다. 바이어스 디바이스 MP2, MP4, MP6, 및 MP7 의 소스 단자는 고전압 전위 (VddH)(예를 들어, 최소 2.1V, 공칭 2.2V, 최대 2.3V) 에 전기적으로 커플링된다. 바이어스 디바이스 MN1, MN2, MN3, MN4, 및 MN5 의 소스 단자는 각각 파워 다운 회로 MN11, MN12, MN13, MN14, 및 MN15 를 통해 접지 전압 전위 (Vss)(예를 들어, 0V) 에 전기적으로 커플링된다. OTA (201) 에 대한 입력 단자는 각각 "in" 및 "ip" 로 도시된 MN6 및 MN7 의 게이트 단자이다. OTA (201) 에 대한 출력 단자는 각각 "on" 및 "op" 로 도시된 MN8 및 MN9 의 드레인 단자이다. OTA (201) 에 대한 바이어스 단자는 MN1 의 게이트 단자에도 전기적으로 커플링된 MN1 의 드레인 단자이다.

도 2, 도 3, 및 도 4 뿐만 아니라, 도 6 에 도시된 인버터 (202) 로 나타낸 디지털 회로 (302) 는 또한 종래의 것이다. 인버터 (202) 는 파워 다운 신호 PD 를 수신하도록 구성되고, 파워 다운 신호 PD 를 인버팅된 파워 다운 신호 PDN 으로 인버팅하도록 구성된다. 인버터 (202) 는 저전압 전위 (VddL) 에, 그리고 접지 전위 전압 (Vss) 에 전기적으로 커플링되는데, 여기서 VddL 은 Vss 보다 크다. PD 신호가 저전압 전위 (VddL) 와 같이 고전압 또는 논리 1 인 경우, 인버팅된 파워 다운 신호 PDN 은 접지 전위 (Vss) 와 같이 저전압 또는 논리 0 이다. PD 신호가 접지 전위 (Vss) 와 같이 저전압 또는 논리 0 인 경우, 인버팅된 파워 다운 신호 PDN 은 저전압 전위 (VddL) 와 같이, 고전압 또는 논리 1 이다.

OTA (201) 는, 인버터 (202) 가 고전압 또는 논리 1 로서 파워 다운 신호 PD 를 수신하는 경우에 파워-다운한다. 인버터 (202) 가 저전압 또는 논리 0 으로서 파워 다운 신호 PD 를 수신하는 경우에, OTA (201) 는 파워-다운하지 않고 정규 모드에서 동작한다.

OTA (201) 를 파워-다운하기 위해, 고전압 또는 논리 1 을 나타내는 파워 다 운 신호 PD 가 인버터 (202) 에 제공되어, 저전압 또는 논리 0 을 나타내는 인버팅된 파워 다운 신호 PDN 을 발생시킨다. 논리 0 또는 저전압을 나타내는 인버팅된 파워 다운 신호 PDN 이 MN11-15 의 게이트 단자에 인가된다. 파워 다운 이후에, 고전원 전압 (VddH) 과 접지 전압 (Vss) 사이에 전류 흐름이 없어서, 이에 의해 OTA (201) 를 턴오프한다. 더 상세하게는, MN11-15 의 게이트 단자에 인가된 저전압 또는 논리 0 은 MN11-15 의 드레인 단자로부터 접지 전압 (Vss) 또는 논리 0 을 제거하여, 각각 MN1-5 를 통한 전류 흐름을 정지시킨다.

정규 동작 모드 동안에, 파워 다운 회로 MN11-MN15 는 모두 턴온되고, MP10-MP13 은 턴오프되어, 고전원 전압 (VddH) 과 접지 전압 (Vss) 사이의 전류 흐름을 허용함으로써, OTA (201) 를 턴온한다.

파워 다운 모드 동안에 다른 nMOS 디바이스를 보호하기 위해, MP10-MP13 으로 나타낸 노드 보호 회로 (312) 가 IC (600) 에 추가된다. 파워 다운 모드 동안에, MP10-MP13 으로 나타낸 노드 보호 회로 (312) 는 내부 노드 C, D, OP, ON 을 저전압 전원 레벨 (VddL) 로 강제한다. 이는 NMOS 디바이스 및 OP 및 ON 에 접속된 임의의 다른 회로 모두를 보호하는데 도움이 된다 (여기서 이 OTA (201) 가 이용된다). 파워 다운 모드 동안에, 모든 상부 PMOS 바이어스 디바이스 MP1-MP9 를 효과적으로 셧다운하는 파워 다운 모드에서, 노드 A 및 B 에서의 전압은 고전압 전원 레벨 (VddH) 로 드리프트된다. 파워 다운 모드 동안에, MP10 의 게이트 단자에 인가된 저전압 (Vss) 또는 논리 0 은 저전압 전원 (VddL) 이 MN1-5 의 게이트 단자에 제공되게 한다. MN2 및 MN3 각각에 대한 드레인-게이트 전압 (Vdg) 은 VddH-VddL 이고, 신뢰성 한계 미만이다. 노드 E 및 F 는 VddL 미만의 하나의 임계 전압으로 강제되어, 위험에 처한 OTA (201) 의 모든 파워 다운 디바이스를 자동적으로 보호한다.

노드 보호 회로 (312) 는, 신뢰성 위험을 가질 수도 있다고 IC 설계자가 결정하는 임의의 노드를 보호하도록 설계 및 위치할 수도 있다. 통상적으로, 신뢰성 위험에 있는 노드는 특정 회로의 "내부"에 있는 노드인데, 그 이유는 이러한 내부 노드가 결정되지 않은 전압으로 플로팅할 가능성이 있어, VddH 또는 Vss 와 같은 알려진 전압으로 풀링되지 않기 때문이다. 따라서, 노드 보호 회로 (312) 를 필요로 하는 노드의 수 및 위치는 특정 아날로그 회로 (304) 의 특정 설계에 따라 다르다. 파워 다운 기술에 대한 종래 알려진 솔루션과 비교하여, 아날로그 회로 (304) 를 파워-다운하는 방법 및 장치는 다음의 이점을 제공한다.

파워 다운 회로 (310) 가 저전원만을 이용하고 하부 nMOS 디바이스에서만 제어하기 때문에 이 파워 다운 회로 (310) 는 효율적이고 플렉시블하다. 레벨 시프트가 필요하지 않다. 모든 파워 다운 디바이스 (MN11-MN15, MP10-MP13) 는 최소 채널 길이의 다바이스일 수 있고, 7 개의 파워 다운 디바이스에 대한 추가 실리콘 비용은 최소이다. 예를 들어, VddH 가 VddL 의 2 배보다 작으면, VddH 는 VddL 과 2VddL 사이에서 광범위하게 달라질 수 있다.

파워 다운 회로 (310) 는 파워 다운 회로가 파워 다운 모드에서 내부 노드 전압을 VddL 로 로크하기 때문에 신뢰성이 있는데, 이는 도 4 에서 설명된 바와 같이 과도적 신뢰성 문제, 및 도 3 및 도 4 에 도시된 바와 같이 장기 노드 전압 드 리프팅 문제를 해결한다.

IC (500) 가 시뮬레이션 및 테스팅되었다. 정규 동작 모드에서, 회로는 VddH (예를 들어, 2.1v) 로부터 5mA 정도 소비하고, VddL (예를 들어, 1.4v) 로부터는 전류를 소비하지 않는다. 파워 다운 제어 신호가 트리거된 후에, VddH 로부터 소비된 전류는 9.59 nA 로 감소하였고, VddL 로부터 소비된 전류는 5.60 nA 로 감소하였다.

도 7 은 본 발명의 일 양태에 따른 도 6 에 도시된 것과 같은 아날로그 회로 (304) 를 파워-다운하는 방법을 도시한다.

방법 단계 701 에서, 이 방법이 시작한다.

방법 단계 702 에서, 아날로그 회로 (304) 에 정규 동작 신호를 제공한다. 인버터 (202) 가 논리 0 또는 저전압으로서 파워 다운 신호 PD 를 수신하는 경우, 인버팅된 파워 다운 신호 PDN 은 VddL 과 같이, 고전압 또는 논리 1 이다. 이 경우에, OTA (201) 는 파워-다운하지 않고, 정규 모드에서 동작한다. 정규 동작 모드 동안에, 파워 다운 회로 (310) 인 MN11-MN15 는 모두 턴온되고, 노드 보호 회로 (312) 인 MP10-MP13 은 턴오프되어, 고전원 전압 (VddH) 과 접지 전압 (Vss) 사이의 전류 흐름을 허용함으로써, OTA (201) 를 턴온한다. 디바이스 MN11-MN15 는 모두 턴온되고, 디바이스 MP10-MP13 은 턴오프되는데, 그 이유는 이들 디바이스 각각에 대한 게이트 단자가 VddL 과 같이, 논리 1 또는 고전압 신호를 수신하기 때문이다.

방법 단계 703 에서, 아날로그 회로 (304) 에 파워 다운 신호를 제공한다. OTA (201) 를 파워-다운하기 위해, 논리 1 또는 고전압을 나타내는 파워 다운 신호 PD 가 인버터 (202) 에 제공되어, 논리 0 또는 저전압을 나타내는 인버팅된 파워 다운 신호를 발생시킨다.

방법 단계 704 에서, 아날로그 회로 (304) 로부터 접지 전위 (Vss) 를 제거한다. 논리 0 또는 저전압을 나타내는 인버팅된 파워 다운 신호 PDN 이 MN11-15 의 게이트 단자에 인가되어, OTA (201) 로부터 전압 접지 (Vss) 를 제거함으로써, OTA (201) 를 턴오프한다.

방법 단계 705 에서, 내부 아날로그 회로 노드에 전압 전위를 제공한다. 파워 다운 모드 동안에 다른 nMOS 디바이스를 보호하기 위해, MP10-MP13 으로 나타낸 노드 보호 회로 (312) 가 상술한 바와 같이 IC (600) 에 추가된다.

방법 단계 706 에서, 이 방법이 종료한다.

다른 구현예

여기서 포함된 시스템, 엘리먼트, 및/또는 프로세스는 하드웨어, 소프트웨어, 또는 이 둘의 조합으로 구현될 수도 있고, 하나 이상의 프로세서를 포함할 수도 있다. 프로세서는 태스크를 수행하기 위한 머신-판독가능 명령의 세트 및/또는 디바이스이다. 프로세서는, 컴퓨터, 마이크로프로세서, 컨트롤러, ASIC (application specific integrated circuit), 유한 상태 머신, DSP (digital signal processor), 또는 일부 다른 메커니즘을 포함하지만 이에 제한되지 않는, 프로세스를 구현하는 일련의 명령을 실행할 수 있는 임의의 디바이스일 수도 있다. 이 프로세서는 하드웨어, 펌웨어, 및/또는 소프트웨어의 임의의 조합을 포함한 다. 이 프로세서는 실행가능 애플리케이션 또는 절차 또는 정보 디바이스에 의한 이용을 위해 정보를 컴퓨팅, 조작, 분석, 변경, 컨버팅, 또는 송신함으로써, 및/또는 이 정보를 출력 디바이스에 라우팅함으로써 저장 및/또는 수신된 정보에 대해 실행한다.

실행가능 애플리케이션은, 예를 들어, 사용자 커맨드 또는 입력에 응답하여, 예를 들어, 운영 시스템, 소프트웨어 애플리케이션 프로그램, 또는 다른 정보 프로세싱 시스템의 기능을 포함하는 소정의 기능을 수행하기 위한 머신 코드 또는 머신 판독가능 명령을 포함한다.

실행가능 절차는 코드 (즉, 머신 판독가능 명령) 의 세그먼트, 서브루틴, 또는 하나 이상의 특정 프로세스를 수행하기 위한 실행가능 애플리케이션의 부분 또는 코드의 다른 별개 섹션이고, 수신된 입력 파라미터에 대해 (또는 수신된 입력 파라미터에 응답하여) 동작을 수행하고 결과적인 출력 파라미터를 제공하는 것을 포함할 수도 있다.

다양한 실시형태에서, 하드와이어드 회로는 소프트웨어 명령과 조합하여 본 발명을 구현하는데 이용될 수도 있다. 따라서, 이 기술은 하드웨어 회로와 소프트웨어의 임의의 특정 조합에 제한되지 않고, 데이터 프로세싱 시스템에 의해 실행된 명령에 대한 임의의 특정 소스에도 제한되지 않는다. 또한, 본 설명 전체를 통해, 다양한 기능 및 동작이 설명을 단순화하기 위해 소프트웨어 코드에 의해 야기되거나 수행되는 것으로 설명된다. 그러나, 그 기능이 프로세서에 의한 코드의 실행으로부터 기인한다는 것을 이러한 표현이 의마함을 당업자는 인식할 것이 다.

본 발명의 양태는 적어도 부분적으로 소프트웨어로 구현될 수도 있다는 것이 본 설명으로부터 명백하다. 즉, 이 기술은 프로세서가 머신-판독가능 매체에 포함된 명령의 시퀀스를 실행하는 것에 응답하여 컴퓨터 시스템 또는 다른 데이터 프로세싱 시스템에서 수행될 수도 있다.

머신-판독가능 매체는 머신 (예를 들어, 컴퓨터, 네트워크 디바이스, 개인 휴대 정보 단말기, 컴퓨터, 데이터 프로세서, 제조 툴, 하나 이상의 프로세서 세트를 갖는 임의의 디바이스 등) 에 의해 액세스가능한 형태로 정보를 제공 (즉, 저장 및/또는 송신) 하는 임의의 메커니즘을 포함한다. 머신-판독가능 매체는, 데이터 프로세싱 시스템에 의해 실행되는 경우에 이 시스템이 본 발명의 다양한 방법을 수행하게 하는 소프트웨어 및 데이터를 저장하는데 이용될 수 있다. 이 실행가능 소프트웨어 및/또는 데이터의 부분은 다양한 곳에서 저장될 수도 있다. 예를 들어, 머신-판독가능 매체는 기록가능/기록가능하지 않은 매체 (예를 들어, ROM (read only memory), RAM (random access memory), 자기 디스크 저장 매체, 광학 저장 매체, 플래시 메모리 디바이스, 비휘발성 메모리, 캐시, 원격 저장 디바이스 등) 뿐만 아니라, 전기, 광학, 음향 또는 다른 형태의 전파 신호 (예를 들어, 반송파, 적외선 신호, 디지털 신호 등) 등을 포함한다. nMOSFET 및 pMOSFET 과 같은 nMOS 및 pMOS 디바이스를 포함하는 임의의 타입의 MOS 디바이스는 각각 본 발명의 양태를 채용할 수도 있다. 다양한 집적 회로 설계는 nMOS 및 pMOS 디바이스의 이용을 서로 교환하여 동일한 기능 및 효과를 달성할 수도 있다. 본 발명의 양태는 GNSS (global navigation satellite system), 셀룰러 시스템, 및/또는 랜드라인 텔레폰 시스템을 포함할 수도 있는 통신 시스템의 임의의 부분에서 채용될 수도 있다. 셀룰러 시스템은 셀룰러 기지국, 이동 전화 교환국, 및/또는 PDE (position determining entity) 로도 불리는 로케이션 서버를 포함할 수도 있다.

통신 시스템은 이동국에 무선 통신을 제공하고, 셀룰러, 고정 무선, PCS, 또는 위성 통신 시스템에 제한되지 않는다. 통신 시스템은, 예를 들어, CDMA, TDMA, FDMA, 또는 GSM, 또는 이의 조합과 같은 임의의 표준 또는 프로토콜에 따라 다중 액세스 통신을 제공할 수도 있다.

이동국은 GNSS 수신기 (예를 들어, GPS 수신기), 이동국 (MS) 송신기, 및/또는 이동국 수신기를 포함할 수도 있다. 이동국의 다른 엘리먼트는, 예를 들어, GNSS 안테나, 셀룰러 안테나, 프로세서, 사용자 인터페이스, 휴대용 전원, 및 메모리 디바이스를 포함한다.

이동국은 또한, 예를 들어, 컴퓨터 메모리 디바이스 또는 다른 유형적 또는 컴퓨터-판독가능 저장 매체와 같은 임의의 타입의 데이터 저장 디바이스를 나타내는 메모리 디바이스를 포함할 수도 있다. 메모리 디바이스는 이동국의 특정 구현예에 따라, 하나 이상의 기술로서 구현되며, 하나 이상의 위치에 위치하는 하나 이상의 메모리 디바이스를 나타낸다. 또한, 메모리 디바이스는 프로세서에 의해 판독가능하며 프로세스를 구현하는 일련의 명령 및/또는 데이터를 저장할 수 있는 임의의 디바이스일 수도 있다. 메모리 디바이스의 예로는, RAM, ROM, EPROM, EEPROM, PROM, 디스크 (하드 또는 플로피), CD-ROM, DVD, 플래시 메모리 등 이 포함되지만, 이에 제한되지 않는다.

이동국은 이동국의 동작을 제어하는 프로세서를 포함할 수도 있다. 프로세서의 다른 이동 기능은 본 명세서에서 아직 설명되지 않은 이동국의 임의의 또는 모든 다른 기능을 나타낸다. 이러한 다른 이동 기능은, 예를 들어, 이동국이 전화 통화하며 데이터를 통신할 수 있도록 이동국을 동작시키는 것을 포함한다.

이동국은 휴대용 전기 에너지를 저장하여 이동국의 전기 엘리먼트에 대해 제공하는 휴대용 전원을 포함할 수도 있다. 휴대용 전원의 예로는, 배터리 및 연료 셀이 포함되지만, 이에 제한되지 않는다. 휴대용 전원은 재충전가능할 수도 있고 재충전가능하지 않을 수도 있다. 휴대용 전원은 통상적으로 제한된 양의 저장된 전기 에너지를 가지고, 이동국이 계속 동작할 수 있도록 일정량의 사용 후에 교체 또는 갱신될 필요가 있다.

이동국은 고정형 (즉, 정지형) 및/또는 이동형 (즉, 휴대형) 일 수도 있다. 이동국은 다음: 개인용 컴퓨터 (PC), 데스크톱 컴퓨터, 랩톱 컴퓨터, 워크스테이션, 미니컴퓨터, 메인프레임, 슈퍼컴퓨터, 네트워크-기반 디바이스, 데이터 프로세서, 개인 휴대 정보 단말기 (PDA), 스마트 카드, 셀룰러 전화, 페이저, 및 손목시계 중 하나 이상을 포함하지만 이에 제한되지 않는 다양한 형태로 구현될 수도 있다. 전술한 명세서에서, 본 발명은 이의 특정 예시적인 실시형태를 참조하여 설명되었다. 다음의 청구범위에서 개시된 바와 같은 본 발명의 보다 넓은 사상 및 범위를 벗어나지 않고 본 발명에 대해 다양한 변경이 이루어질 수도 있다는 것이 명백하다. 따라서, 명세서 및 도면은 제한적인 의미보다는 예시적인 의미로 간주되어야 한다.

Claims (20)

1. 저전압 전위를 제공하도록 구성된 저전압 전원;

   상기 저전압 전위보다 높은 고전압 전위를 제공하도록 구성된 고전압 전원;

   상기 저전압 전위보다 낮은 접지 전압 전위를 제공하도록 구성된 접지 전압 전원;

   상기 저전압 전위 및 상기 접지 전압 전위를 수신하도록 전기적으로 커플링된 디지털 회로;

   상기 고전압 전위 및 상기 접지 전압 전위를 수신하도록 전기적으로 커플링된 아날로그 회로;

   상기 아날로그 회로에 전기적으로 커플링되어, 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로를 파워-다운하도록 구성된 파워 다운 회로; 및

   상기 아날로그 회로에 전기적으로 커플링되어, 적어도 하나의 소정의 노드에서의 전압 전위가 상기 파워 다운 회로에 의해 결정되지 않는 경우에 상기 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로에서의 상기 적어도 하나의 소정의 노드에 저전압 전위를 제공하도록 구성된 노드 보호 회로를 포함하는, 집적 회로.
2. 제 1 항에 있어서,

   상기 디지털 회로는 인버터를 더 포함하는, 집적 회로.
3. 제 1 항에 있어서,

   상기 파워 다운 신호를 수신하도록 구성되며, 상기 파워 다운 신호를 인버팅하여 인버팅된 파워 다운 신호를 제공하도록 구성된 인버터를 더 포함하는, 집적 회로.
4. 제 3 항에 있어서,

   상기 파워 다운 회로 또는 상기 노드 보호 회로는 상기 파워 다운 신호와 상기 인버팅된 파워 다운 신호 중 하나의 신호에 응답하여 동작하는, 집적 회로.
5. 제 1 항에 있어서,

   상기 파워 다운 회로는 적어도 하나의 파워 다운 트랜지스터를 더 포함하는, 집적 회로.
6. 제 5 항에 있어서,

   상기 적어도 하나의 파워 다운 트랜지스터는 상기 고전압 전위와 상기 접지 전압 전위 사이에서 상기 아날로그 회로의 적어도 하나의 전류 경로에서의 전류 흐름을 제어하도록 구성되는, 집적 회로.
7. 제 5 항에 있어서,

   상기 적어도 하나의 파워 다운 트랜지스터는 p-타입 금속-산화물 반도체 전계 효과 트랜지스터 (pMOSFET) 를 더 포함하는, 집적 회로.
8. 제 1 항에 있어서,

   상기 노드 보호 회로는 적어도 하나의 전압 보호 트랜지스터를 더 포함하는, 집적 회로.
9. 제 8 항에 있어서,

   상기 적어도 하나의 전압 보호 트랜지스터는 n-타입 금속-산화물 반도체 전계 효과 트랜지스터 (nMOSFET) 를 더 포함하는, 집적 회로.
10. 제 1 항에 있어서,

    상기 디지털 회로 및 상기 아날로그 회로는 단일 박막-게이트 산화물 두께를 더 포함하는, 집적 회로.
11. 제 1 항에 있어서,

    상기 고전압 전위는 상기 저전압 전위의 약 2 배의 전압 전위를 갖는, 집적 회로.
12. 고전압 전위 및 접지 전압 전위를 수신하도록 커플링된 아날로그 회로를 파 워-다운하는 장치로서,

    상기 아날로그 회로에 전기적으로 커플링되어, 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로를 파워-다운하도록 구성된 파워 다운 회로; 및

    상기 아날로그 회로에 전기적으로 커플링되어, 적어도 하나의 소정의 노드에서의 전압 전위가 상기 파워 다운 회로에 의해 결정되지 않는 경우에 상기 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로에서의 상기 적어도 하나의 소정의 노드에 소정의 전압 전위를 제공하도록 구성된 노드 보호 회로를 포함하는, 아날로그 회로를 파워-다운하는 장치.
13. 제 12 항에 있어서,

    저전압 전위를 제공하도록 구성된 저전압 전원;

    상기 저전압 전위보다 높은 상기 고전압 전위를 제공하도록 구성된 고전압 전원; 및

    상기 저전압 전위보다 낮은 상기 접지 전압 전위를 제공하도록 구성된 접지 전압 전원을 더 포함하는, 아날로그 회로를 파워-다운하는 장치.
14. 제 12 항에 있어서,

    상기 파워 다운 회로는 상기 고전압 전위와 상기 접지 전압 전위 사이에서 상기 아날로그 회로의 적어도 하나의 전류 경로에서의 전류 흐름을 제어하도록 구성되는, 아날로그 회로를 파워-다운하는 장치.
15. 제 12 항에 있어서,

    상기 고전압 전위는 상기 저전압 전위의 약 2 배의 전압 전위를 갖는, 아날로그 회로를 파워-다운하는 장치.
16. 아날로그 회로를 파워-다운하는 방법으로서,

    상기 아날로그 회로를 파워-다운하라는 커맨드를 나타내는 파워 다운 신호를 수신하는 단계;

    상기 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로를 파워-다운하는 단계; 및

    적어도 하나의 소정의 노드에서의 전압 전위가 상기 아날로그 회로를 파워-다운하는 것에 의해 결정되지 않는 경우에 상기 파워 다운 신호를 수신하는 것에 응답하여 상기 아날로그 회로에서의 상기 적어도 하나의 소정의 노드에 소정의 전압 전위를 제공하는 단계를 포함하는, 아날로그 회로를 파워-다운하는 방법.
17. 제 16 항에 있어서,

    상기 아날로그 회로를 파워-다운하는 단계는 상기 아날로그 회로에서의 전류 경로를 개방하는 단계를 더 포함하는, 아날로그 회로를 파워-다운하는 방법.
18. 제 17 항에 있어서,

    상기 전류 경로를 개방하는 단계는 상기 아날로그 회로로부터 접지 전압 전위를 제거하는 단계를 더 포함하는, 아날로그 회로를 파워-다운하는 방법.
19. 제 16 항에 있어서,

    상기 소정의 전압 전위는, 고전압 전위와 접지 전압 전위 사이의 전위 전압을 갖는 저전압 전위를 포함하는, 아날로그 회로를 파워-다운하는 방법.
20. 제 19 항에 있어서,

    상기 고전압 전위는 상기 저전압 전위의 약 2 배의 전압 전위를 갖는, 아날로그 회로를 파워-다운하는 방법.

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