JPH1117509A - パワーオンリセット回路 - Google Patents
パワーオンリセット回路Info
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- JPH1117509A JPH1117509A JP9164157A JP16415797A JPH1117509A JP H1117509 A JPH1117509 A JP H1117509A JP 9164157 A JP9164157 A JP 9164157A JP 16415797 A JP16415797 A JP 16415797A JP H1117509 A JPH1117509 A JP H1117509A
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Abstract
(57)【要約】
【課題】 従来のパワーオンリセット回路は電源電圧の
立ち上がり速度や電源電圧の大きさがばらつきや変化に
大きく依存し、電源電圧の立ち上がり速度が遅くなった
り電源電圧が小さくなると動作を行なえなくなるという
課題があり、用いる回路システムの電源に依存するため
に汎用性に欠ける。 【解決手段】 パワーオンリセット回路は、電位レベル
比較回路が電源電圧の立ち上がり速度に依存せずに電位
レベル比較回路が電源電位レベルと基準電位レベルの電
位レベルを比較するので、出力信号が電源電圧の立ち上
がり速度のばらつきや大きな変化にまったく依存しな
い。
立ち上がり速度や電源電圧の大きさがばらつきや変化に
大きく依存し、電源電圧の立ち上がり速度が遅くなった
り電源電圧が小さくなると動作を行なえなくなるという
課題があり、用いる回路システムの電源に依存するため
に汎用性に欠ける。 【解決手段】 パワーオンリセット回路は、電位レベル
比較回路が電源電圧の立ち上がり速度に依存せずに電位
レベル比較回路が電源電位レベルと基準電位レベルの電
位レベルを比較するので、出力信号が電源電圧の立ち上
がり速度のばらつきや大きな変化にまったく依存しな
い。
Description
【０００１】
【発明の属する技術分野】本発明は、携帯機器において
電源供給を周期的に停止する機能を有する携帯電話やＰ
ＨＳなどに代表される移動体通信機器の基準信号源とし
て用いる温度補償型水晶発振器において、電源投入時な
どに回路システムの初期状態を設定するパワーオンリセ
ット回路の構成に関するものである。
電源供給を周期的に停止する機能を有する携帯電話やＰ
ＨＳなどに代表される移動体通信機器の基準信号源とし
て用いる温度補償型水晶発振器において、電源投入時な
どに回路システムの初期状態を設定するパワーオンリセ
ット回路の構成に関するものである。
【０００２】
［背景説明］近年、携帯電話やＰＨＳなどの移動体通信
機器に搭載するデジタル温度補償型水晶発振器などのよ
うな電子機器部品の電源電圧を低くして動作時の消費電
力を下げることで、携帯機器の動作時間を長くする要望
が大きい。
機器に搭載するデジタル温度補償型水晶発振器などのよ
うな電子機器部品の電源電圧を低くして動作時の消費電
力を下げることで、携帯機器の動作時間を長くする要望
が大きい。
【０００３】さらに、一般の電子機器と同様に移動体通
信機器では電源スイッチを“オン”や“オフ”すること
により動作時間と待機時間を分けることができ待機時間
には完全に動作を停止することで消費電力をほとんどゼ
ロにできる。
信機器では電源スイッチを“オン”や“オフ”すること
により動作時間と待機時間を分けることができ待機時間
には完全に動作を停止することで消費電力をほとんどゼ
ロにできる。
【０００４】しかしながら、携帯電話の場合は動作時間
においては通話時間と待ち受け時間があり、待機時間の
ように待ち受け時間に電源スイッチを“オフ”し動作を
完全に停止することはできない。さらに、携帯電話は通
話時間よりも待ち受け時間の方が長い時間を占めるため
に、待ち受け時間の消費電力により携帯電話を使用でき
る時間が決まる。
においては通話時間と待ち受け時間があり、待機時間の
ように待ち受け時間に電源スイッチを“オフ”し動作を
完全に停止することはできない。さらに、携帯電話は通
話時間よりも待ち受け時間の方が長い時間を占めるため
に、待ち受け時間の消費電力により携帯電話を使用でき
る時間が決まる。
【０００５】ここで、待ち受け時間の消費電力を下げる
ために、待ち受け時間内においてもさらに動作時間と待
機時間があり、以下これらの時間を待ち受け動作時間と
待ち受け待機時間と記述する。待ち受け動作時間には移
動体通信機器に信号が送信されているかどうかの着信確
認をおこない、信号が送信されていることを確認すると
動作時間である通話時間になる。
ために、待ち受け時間内においてもさらに動作時間と待
機時間があり、以下これらの時間を待ち受け動作時間と
待ち受け待機時間と記述する。待ち受け動作時間には移
動体通信機器に信号が送信されているかどうかの着信確
認をおこない、信号が送信されていることを確認すると
動作時間である通話時間になる。
【０００６】しかし、待ち受け動作時間で信号が送信さ
れていることの確認ができないと、ふたたび待ち受け待
機時間になる。この待ち受け待機時間では、消費電力を
可能な限り少なくするために経過時間の計測をおこなう
回路以外の回路に対する電源電圧供給を停止する。
れていることの確認ができないと、ふたたび待ち受け待
機時間になる。この待ち受け待機時間では、消費電力を
可能な限り少なくするために経過時間の計測をおこなう
回路以外の回路に対する電源電圧供給を停止する。
【０００７】つまり、移動体通信機器は待ち受け時間内
において、待ち受け動作時間と待ち受け待機時間とを繰
り返しおこない待ち受け動作時間にのみ信号の送信を確
認して通話時間に切り替わり、信号の送信が確認されな
い場合は待ち受け待機時間に戻る。
において、待ち受け動作時間と待ち受け待機時間とを繰
り返しおこない待ち受け動作時間にのみ信号の送信を確
認して通話時間に切り替わり、信号の送信が確認されな
い場合は待ち受け待機時間に戻る。
【０００８】このように、待ち受け時間内においても動
作時間と待機時間を交互におこなうので、待ち受け待機
時間から待ち受け動作時間に移行するときに、待ち受け
待機時間に電源電圧供給を停止していた回路に対して電
源電圧供給を開始する。
作時間と待機時間を交互におこなうので、待ち受け待機
時間から待ち受け動作時間に移行するときに、待ち受け
待機時間に電源電圧供給を停止していた回路に対して電
源電圧供給を開始する。
【０００９】このとき、電源電圧供給を開始してから回
路システムの初期状態を設定するためにパワーオンリセ
ット回路を用いるが、このパワーオンリセット回路が電
源電圧供給の立ち上がりや電源電圧の大きさに依存する
と回路システムを安定な状態で起動できなくなる。
路システムの初期状態を設定するためにパワーオンリセ
ット回路を用いるが、このパワーオンリセット回路が電
源電圧供給の立ち上がりや電源電圧の大きさに依存する
と回路システムを安定な状態で起動できなくなる。
【００１０】そして、電源電圧供給を開始してから安定
した動作状態になり信号の着信確認をおこなえるように
なるまでに時間がかかりすぎると結果的に待ち受け動作
時間が長くなってしまい、待ち受け時間における消費電
力も大きくなる。
した動作状態になり信号の着信確認をおこなえるように
なるまでに時間がかかりすぎると結果的に待ち受け動作
時間が長くなってしまい、待ち受け時間における消費電
力も大きくなる。
【００１１】このように、待ち受け時間における消費電
力を下げるためには、移動体通信機器に使用する電子機
器部品に対し動作補償している電源電圧内で、どのよう
な立ち上がりでも電源電圧供給を開始してから短時間で
安定した状態になる仕様が要求される。
力を下げるためには、移動体通信機器に使用する電子機
器部品に対し動作補償している電源電圧内で、どのよう
な立ち上がりでも電源電圧供給を開始してから短時間で
安定した状態になる仕様が要求される。
【００１２】［従来技術の説明：図９］つぎに従来技術
におけるパワーオンリセット回路の構成を図９を使用し
て説明する。図９は従来技術のパワーオンリセット回路
Ｐを示す回路図である。
におけるパワーオンリセット回路の構成を図９を使用し
て説明する。図９は従来技術のパワーオンリセット回路
Ｐを示す回路図である。
【００１３】図９に示すように、従来技術におけるパワ
ーオンリセット回路Ｐの構成は、コンデンサＣと抵抗Ｒ
が高電位側電源ＶＤＤと低電位側電源ＶＳＳの間で直列
に接続し、コンデンサＣと抵抗Ｒの接続点がインバータ
ＩＮＶの入力に接続し、インバータＩＮＶの出力を信号
出力部ＯＵＴとする。さらに、図９ではコンデンサＣが
高電位側電源ＶＤＤ側に接続し、抵抗Ｒが低電位側電源
ＶＳＳ側に接続する構成になっているが、コンデンサＣ
と抵抗Ｒを入れ替えて抵抗Ｒが高電位側電源ＶＤＤ側に
接続し、コンデンサＣが低電位側電源ＶＳＳ側に接続す
る構成もある。
ーオンリセット回路Ｐの構成は、コンデンサＣと抵抗Ｒ
が高電位側電源ＶＤＤと低電位側電源ＶＳＳの間で直列
に接続し、コンデンサＣと抵抗Ｒの接続点がインバータ
ＩＮＶの入力に接続し、インバータＩＮＶの出力を信号
出力部ＯＵＴとする。さらに、図９ではコンデンサＣが
高電位側電源ＶＤＤ側に接続し、抵抗Ｒが低電位側電源
ＶＳＳ側に接続する構成になっているが、コンデンサＣ
と抵抗Ｒを入れ替えて抵抗Ｒが高電位側電源ＶＤＤ側に
接続し、コンデンサＣが低電位側電源ＶＳＳ側に接続す
る構成もある。
【００１４】つぎに図９に示す従来技術のパワーオンリ
セット回路Ｐの動作について説明する。ただし、高電位
側電源ＶＤＤの電位を“ハイ”とし、低電位側電位ＶＳ
Ｓを“ロウ”と呼ぶ。
セット回路Ｐの動作について説明する。ただし、高電位
側電源ＶＤＤの電位を“ハイ”とし、低電位側電位ＶＳ
Ｓを“ロウ”と呼ぶ。
【００１５】電源電圧供給を開始すると、初期状態にお
いては、コンデンサＣに高電位側電源ＶＤＤの電位であ
る電荷が充電し、インバータＩＮＶには“ハイ”信号が
入力し、インバータＩＮＶの出力である信号信号出力部
ＯＵＴは“ロウ”信号を出力する。つぎに、コンデンサ
Ｃに充電している高電位側電源ＶＤＤの電位である電荷
は抵抗Ｒを介して低電位側電源ＶＳＳに放電し、インバ
ータＩＮＶに入力する信号レベルは“ハイ”信号から
“ロウ”信号に変化し、インバータＩＮＶの出力である
信号信号出力部ＯＵＴは“ハイ”信号を出力する。この
とき、信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号から“ハイ”信号に反転するのは、入力信号が
インバータＩＮＶのスレショルド電位を通過するときで
ある。
いては、コンデンサＣに高電位側電源ＶＤＤの電位であ
る電荷が充電し、インバータＩＮＶには“ハイ”信号が
入力し、インバータＩＮＶの出力である信号信号出力部
ＯＵＴは“ロウ”信号を出力する。つぎに、コンデンサ
Ｃに充電している高電位側電源ＶＤＤの電位である電荷
は抵抗Ｒを介して低電位側電源ＶＳＳに放電し、インバ
ータＩＮＶに入力する信号レベルは“ハイ”信号から
“ロウ”信号に変化し、インバータＩＮＶの出力である
信号信号出力部ＯＵＴは“ハイ”信号を出力する。この
とき、信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号から“ハイ”信号に反転するのは、入力信号が
インバータＩＮＶのスレショルド電位を通過するときで
ある。
【００１６】ここで、従来技術のパワーオンリセット回
路Ｐの信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号の間に回路システムの初期状態を設定するよう
に周辺回路のロジックを設計すると、電源供給を開始し
てから従来技術のパワーオンリセット回路Ｐの信号信号
出力部ＯＵＴにおける信号レベルが“ロウ”信号から
“ハイ”信号に反転する間に回路システムの初期状態を
設定できる。
路Ｐの信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号の間に回路システムの初期状態を設定するよう
に周辺回路のロジックを設計すると、電源供給を開始し
てから従来技術のパワーオンリセット回路Ｐの信号信号
出力部ＯＵＴにおける信号レベルが“ロウ”信号から
“ハイ”信号に反転する間に回路システムの初期状態を
設定できる。
【００１７】従来技術のパワーオンリセット回路Ｐが回
路システムの初期状態を設定するためには、パワーオン
リセット回路Ｐの信号信号出力部ＯＵＴにおける信号レ
ベルが必ず“ロウ”信号になり、電源電圧の立ち上がり
に従って“ハイ”信号に反転する必要があり、回路シス
テムの初期状態を確実に設定するためには電源電圧の立
ち上がりと従来技術のパワーオンリセット回路Ｐの信号
信号出力部ＯＵＴにおける信号レベルが“ロウ”信号か
ら“ハイ”信号に反転するタイミングが重要である。
路システムの初期状態を設定するためには、パワーオン
リセット回路Ｐの信号信号出力部ＯＵＴにおける信号レ
ベルが必ず“ロウ”信号になり、電源電圧の立ち上がり
に従って“ハイ”信号に反転する必要があり、回路シス
テムの初期状態を確実に設定するためには電源電圧の立
ち上がりと従来技術のパワーオンリセット回路Ｐの信号
信号出力部ＯＵＴにおける信号レベルが“ロウ”信号か
ら“ハイ”信号に反転するタイミングが重要である。
【００１８】従来技術のパワーオンリセット回路Ｐの信
号信号出力部ＯＵＴにおける信号レベルが“ロウ”信号
から“ハイ”信号に反転するタイミングは、抵抗Ｒの抵
抗値やコンデンサＣの容量値やインバータＩＮＶのスレ
ッショルド電圧を変えることによりある程度任意に変え
られる。このとき、インバータＩＮＶのスレッショルド
電圧はこのインバータＩＮＶを構成するＰチャンネルＭ
ＯＳトランジスタとＮチャンネルＭＯＳトランジスタの
サイズやスレッショルド電圧を変えることで調節でき
る。
号信号出力部ＯＵＴにおける信号レベルが“ロウ”信号
から“ハイ”信号に反転するタイミングは、抵抗Ｒの抵
抗値やコンデンサＣの容量値やインバータＩＮＶのスレ
ッショルド電圧を変えることによりある程度任意に変え
られる。このとき、インバータＩＮＶのスレッショルド
電圧はこのインバータＩＮＶを構成するＰチャンネルＭ
ＯＳトランジスタとＮチャンネルＭＯＳトランジスタの
サイズやスレッショルド電圧を変えることで調節でき
る。
【００１９】たとえば、電源電圧の立ち上がり速度とイ
ンバータＩＮＶのスレッショルド電圧が一定である場合
を考えると、電源電圧供給を開始する初期状態において
はコンデンサＣに高電位側電源ＶＤＤの電位である電荷
が充電する。このとき、コンデンサＣの容量値が大きく
なればコンデンサＣに充電する電荷量は増え、コンデン
サＣの容量値が小さくなればコンデンサＣに充電する電
荷量は減り、コンデンサＣの容量値によりこのコンデン
サＣに充電する電荷量を増減できる。
ンバータＩＮＶのスレッショルド電圧が一定である場合
を考えると、電源電圧供給を開始する初期状態において
はコンデンサＣに高電位側電源ＶＤＤの電位である電荷
が充電する。このとき、コンデンサＣの容量値が大きく
なればコンデンサＣに充電する電荷量は増え、コンデン
サＣの容量値が小さくなればコンデンサＣに充電する電
荷量は減り、コンデンサＣの容量値によりこのコンデン
サＣに充電する電荷量を増減できる。
【００２０】つぎに、コンデンサＣに充電している高電
位側電源ＶＤＤの電位である電荷は抵抗Ｒを介して低電
位側電源ＶＳＳに放電する。このとき、抵抗Ｒの抵抗値
が大きくなればコンデンサＣから抵抗Ｒを介して電荷を
放電しきるまでの時間が長くなり、抵抗Ｒの抵抗値が小
さくなればコンデンサＣから抵抗Ｒを介して電荷を放電
しきるまでの時間が短くなる。これは、コンデンサＣに
充電している高電位側電源ＶＤＤの電位である電荷は電
流として低電位側電源ＶＳＳに放電するので、コンデン
サＣと低電位側電源ＶＳＳの間に設ける抵抗Ｒの大きさ
により電流量を制限するからである。
位側電源ＶＤＤの電位である電荷は抵抗Ｒを介して低電
位側電源ＶＳＳに放電する。このとき、抵抗Ｒの抵抗値
が大きくなればコンデンサＣから抵抗Ｒを介して電荷を
放電しきるまでの時間が長くなり、抵抗Ｒの抵抗値が小
さくなればコンデンサＣから抵抗Ｒを介して電荷を放電
しきるまでの時間が短くなる。これは、コンデンサＣに
充電している高電位側電源ＶＤＤの電位である電荷は電
流として低電位側電源ＶＳＳに放電するので、コンデン
サＣと低電位側電源ＶＳＳの間に設ける抵抗Ｒの大きさ
により電流量を制限するからである。
【００２１】つまり、抵抗ＲとコンデンサＣが高電位側
電源ＶＤＤと低電位側電源ＶＳＳの間で直列に接続し、
抵抗Ｒが高電位側電源ＶＤＤ側に接続しコンデンサＣが
低電位側電源ＶＳＳ側に接続する構成する場合、抵抗Ｒ
とコンデンサＣの接続点の電位は抵抗Ｒの抵抗値とコン
デンサＣの容量値との積で定義する時定数に従って変化
する。
電源ＶＤＤと低電位側電源ＶＳＳの間で直列に接続し、
抵抗Ｒが高電位側電源ＶＤＤ側に接続しコンデンサＣが
低電位側電源ＶＳＳ側に接続する構成する場合、抵抗Ｒ
とコンデンサＣの接続点の電位は抵抗Ｒの抵抗値とコン
デンサＣの容量値との積で定義する時定数に従って変化
する。
【００２２】このため、電源電圧の立ち上がり速度とイ
ンバータＩＮＶのスレッショルド電圧が一定である場
合、抵抗ＲとコンデンサＣの接続点における電位つまり
インバータＩＮＶに対する入力信号の電位が高電位側電
源ＶＤＤの電位から低電位側電源ＶＳＳの電位に変化す
る間にインバータＩＮＶのスレッショルド電圧を通過す
るタイミングを変えられる。
ンバータＩＮＶのスレッショルド電圧が一定である場
合、抵抗ＲとコンデンサＣの接続点における電位つまり
インバータＩＮＶに対する入力信号の電位が高電位側電
源ＶＤＤの電位から低電位側電源ＶＳＳの電位に変化す
る間にインバータＩＮＶのスレッショルド電圧を通過す
るタイミングを変えられる。
【００２３】また、電源電圧の立ち上がり速度と抵抗Ｒ
の抵抗値とコンデンサＣの容量値が一定である場合を考
えると、インバータＩＮＶのスレッショルド電圧を変え
ることで抵抗ＲとコンデンサＣの接続点における電位で
あるインバータＩＮＶの入力電位に対する信号信号出力
部ＯＵＴの信号レベルが反転するタイミングを調整でき
る。
の抵抗値とコンデンサＣの容量値が一定である場合を考
えると、インバータＩＮＶのスレッショルド電圧を変え
ることで抵抗ＲとコンデンサＣの接続点における電位で
あるインバータＩＮＶの入力電位に対する信号信号出力
部ＯＵＴの信号レベルが反転するタイミングを調整でき
る。
【００２４】つまり、従来技術のパワーオンリセット回
路Ｐの信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号から“ハイ”信号に反転するタイミングは、従
来の技術のパワーオンリセット回路Ｐを構成する抵抗Ｒ
とコンデンサＣとインバータＩＮＶによりある程度任意
に変えられ、従来の技術のパワーオンリセット回路Ｐを
用いる回路システムに適した抵抗値や容量値やスレッシ
ョルド電圧を選択すれば、電源供給の開始時における初
期状態を設定できる。
路Ｐの信号信号出力部ＯＵＴにおける信号レベルが“ロ
ウ”信号から“ハイ”信号に反転するタイミングは、従
来の技術のパワーオンリセット回路Ｐを構成する抵抗Ｒ
とコンデンサＣとインバータＩＮＶによりある程度任意
に変えられ、従来の技術のパワーオンリセット回路Ｐを
用いる回路システムに適した抵抗値や容量値やスレッシ
ョルド電圧を選択すれば、電源供給の開始時における初
期状態を設定できる。
【００２５】しかし、後述するような要因によって電源
電圧の立ち上がり速度がばらつくと従来技術のパワーオ
ンリセット回路Ｐを構成する抵抗Ｒの抵抗値とコンデン
サＣの容量値とインバータＩＮＶのスレッショルド電圧
の回路定数を設定することによる電源電圧の立ち上がり
速度とパワーオンリセット回路Ｐの信号信号出力部ＯＵ
Ｔにおける信号レベルが“ロウ”信号から“ハイ”信号
に反転するタイミングを調整することができない。
電圧の立ち上がり速度がばらつくと従来技術のパワーオ
ンリセット回路Ｐを構成する抵抗Ｒの抵抗値とコンデン
サＣの容量値とインバータＩＮＶのスレッショルド電圧
の回路定数を設定することによる電源電圧の立ち上がり
速度とパワーオンリセット回路Ｐの信号信号出力部ＯＵ
Ｔにおける信号レベルが“ロウ”信号から“ハイ”信号
に反転するタイミングを調整することができない。
【００２６】ここで、電源電圧の立ち上がり速度とは、
電源供給を開始してから電源電圧の電位が安定した電位
にかかるまでの時間を意味しているが、移動体通信機器
の電源には通常電池を用い、この電池による電源供給を
直接用いたりレギュレータ回路を介して回路システムに
電源供給を行なっており、電池やレギュレータ回路の立
ち上がり特性が異なる場合に電源電圧が立ち上がる時間
もばらつく。
電源供給を開始してから電源電圧の電位が安定した電位
にかかるまでの時間を意味しているが、移動体通信機器
の電源には通常電池を用い、この電池による電源供給を
直接用いたりレギュレータ回路を介して回路システムに
電源供給を行なっており、電池やレギュレータ回路の立
ち上がり特性が異なる場合に電源電圧が立ち上がる時間
もばらつく。
【００２７】従来技術のパワーオンリセット回路Ｐの信
号信号出力部ＯＵＴにおける信号レベルが“ロウ”信号
から“ハイ”信号に反転するタイミングは、抵抗Ｒとコ
ンデンサＣとによる時定数で決まっている。このため、
電源電圧の立ち上がり時間がばらつくと、信号信号出力
部ＯＵＴにおける信号レベルが反転するタイミングもば
らつく。
号信号出力部ＯＵＴにおける信号レベルが“ロウ”信号
から“ハイ”信号に反転するタイミングは、抵抗Ｒとコ
ンデンサＣとによる時定数で決まっている。このため、
電源電圧の立ち上がり時間がばらつくと、信号信号出力
部ＯＵＴにおける信号レベルが反転するタイミングもば
らつく。
【００２８】また、移動体通信機器の電源には通常デカ
ップリング回路と呼ばれる各回路ブロックにおける雑音
などが原因である相互干渉を防止する回路が設けられ、
このデカップリング回路は抵抗とコンデンサを用いる積
分回路の構成をしている。このため、電源電圧の立ち上
がりもこの積分回路の影響でさらに遅くなり、電源電圧
の立ち上がりが遅くなると抵抗ＲとコンデンサＣの接続
点における電位が低電位側電源ＶＳＳの電位と等しく変
化してしまい信号信号出力部ＯＵＴにおける信号レベル
は電源供給を開始してから“ハイ”信号を出力する。
ップリング回路と呼ばれる各回路ブロックにおける雑音
などが原因である相互干渉を防止する回路が設けられ、
このデカップリング回路は抵抗とコンデンサを用いる積
分回路の構成をしている。このため、電源電圧の立ち上
がりもこの積分回路の影響でさらに遅くなり、電源電圧
の立ち上がりが遅くなると抵抗ＲとコンデンサＣの接続
点における電位が低電位側電源ＶＳＳの電位と等しく変
化してしまい信号信号出力部ＯＵＴにおける信号レベル
は電源供給を開始してから“ハイ”信号を出力する。
【００２９】つまり、従来技術のパワーオンリセット回
路Ｐは電源電圧の立ち上がり速度に依存してしまうため
に、異なる立ち上がり特性の電源に用いるためにはその
電源に適した回路定数に調整する必要があり、回路シス
テムを多くの移動体通信機器に用いる場合に汎用性に欠
ける。
路Ｐは電源電圧の立ち上がり速度に依存してしまうため
に、異なる立ち上がり特性の電源に用いるためにはその
電源に適した回路定数に調整する必要があり、回路シス
テムを多くの移動体通信機器に用いる場合に汎用性に欠
ける。
【００３０】［その他の従来技術の説明：図１０］つぎ
に以上の説明と異なる従来技術におけるパワーオンリセ
ット回路の構成を図１０を使用して説明する。図１０は
その他の従来技術のパワーオンリセット回路Ｐを示す回
路図である。図１０に示すその他の従来技術のパワーオ
ンリセット回路Ｐは電源電圧の立ち上がり速度にあまり
依存しない。
に以上の説明と異なる従来技術におけるパワーオンリセ
ット回路の構成を図１０を使用して説明する。図１０は
その他の従来技術のパワーオンリセット回路Ｐを示す回
路図である。図１０に示すその他の従来技術のパワーオ
ンリセット回路Ｐは電源電圧の立ち上がり速度にあまり
依存しない。
【００３１】図１０に示すその他の従来技術のパワーオ
ンリセット回路Ｐの構成は、抵抗ＲとＮチャンネルＭＯ
ＳトランジスタＮＭＳが高電位側電源ＶＤＤと低電位側
電源ＶＳＳの間で直列に接続し、抵抗ＲとＮチャンネル
ＭＯＳトランジスタＮＭＳの接続点がＮチャンネルＭＯ
ＳトランジスタＮＭＳのゲートとインバータＩＮＶの入
力に接続し、インバータＩＮＶの出力を信号出力部ＯＵ
Ｔとする。ここで、ＮチャンネルＭＯＳトランジスタＮ
ＭＳのゲートとドレインが接続するＭＯＳトランジスタ
のダイオード接続になっている。
ンリセット回路Ｐの構成は、抵抗ＲとＮチャンネルＭＯ
ＳトランジスタＮＭＳが高電位側電源ＶＤＤと低電位側
電源ＶＳＳの間で直列に接続し、抵抗ＲとＮチャンネル
ＭＯＳトランジスタＮＭＳの接続点がＮチャンネルＭＯ
ＳトランジスタＮＭＳのゲートとインバータＩＮＶの入
力に接続し、インバータＩＮＶの出力を信号出力部ＯＵ
Ｔとする。ここで、ＮチャンネルＭＯＳトランジスタＮ
ＭＳのゲートとドレインが接続するＭＯＳトランジスタ
のダイオード接続になっている。
【００３２】また、図１０においては、抵抗Ｒが高電位
側電源ＶＤＤ側に接続し、ＮチャンネルＭＯＳトランジ
スタＮＭＳが低電位側電源ＶＳＳ側に接続する構成にな
っているが、ＰチャンネルＭＯＳトランジスタＰＭＳが
高電位側電源ＶＤＤ側に接続し、抵抗Ｒが低電位側電源
ＶＳＳ側に接続し、抵抗ＲとＰチャンネルＭＯＳトラン
ジスタＰＭＳの接続点がＰチャンネルＭＯＳトランジス
タＰＭＳのゲートに接続する構成もある。ここで、Ｐチ
ャンネルＭＯＳトランジスタＰＭＳのゲートとドレイン
が接続するＭＯＳトランジスタのダイオード接続になっ
ている。
側電源ＶＤＤ側に接続し、ＮチャンネルＭＯＳトランジ
スタＮＭＳが低電位側電源ＶＳＳ側に接続する構成にな
っているが、ＰチャンネルＭＯＳトランジスタＰＭＳが
高電位側電源ＶＤＤ側に接続し、抵抗Ｒが低電位側電源
ＶＳＳ側に接続し、抵抗ＲとＰチャンネルＭＯＳトラン
ジスタＰＭＳの接続点がＰチャンネルＭＯＳトランジス
タＰＭＳのゲートに接続する構成もある。ここで、Ｐチ
ャンネルＭＯＳトランジスタＰＭＳのゲートとドレイン
が接続するＭＯＳトランジスタのダイオード接続になっ
ている。
【００３３】そして、ＮチャンネルＭＯＳトランジスタ
ＮＭＳのゲートとドレインとが接続するＭＯＳトランジ
スタのダイオード接続や、ＰチャンネルＭＯＳトランジ
スタＰＭＳのゲートとドレインが接続するＭＯＳトラン
ジスタのダイオード接続をダイオードと置き換える構成
もある。
ＮＭＳのゲートとドレインとが接続するＭＯＳトランジ
スタのダイオード接続や、ＰチャンネルＭＯＳトランジ
スタＰＭＳのゲートとドレインが接続するＭＯＳトラン
ジスタのダイオード接続をダイオードと置き換える構成
もある。
【００３４】つぎに図１０に示すその他の従来技術のパ
ワーオンリセット回路Ｐの動作について説明する。ただ
し、高電位側電源ＶＤＤの電位を“ハイ”とし、低電位
側電位ＶＳＳを“ロウ”と呼ぶ。
ワーオンリセット回路Ｐの動作について説明する。ただ
し、高電位側電源ＶＤＤの電位を“ハイ”とし、低電位
側電位ＶＳＳを“ロウ”と呼ぶ。
【００３５】電源電圧供給を開始すると、初期状態にお
いては抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
の接続点における電位は高電位側電源ＶＤＤの電位にな
りインバータＩＮＶには“ハイ”信号が入力し、インバ
ータＩＮＶの出力である信号出力部ＯＵＴは“ロウ”信
号を出力する。つぎに、その他の従来技術のパワーオン
リセット回路Ｐに使用しているＮチャンネルＭＯＳトラ
ンジスタＮＭＳはＮチャンネルＭＯＳトランジスタＮＭ
Ｓのゲートとドレインが接続するＭＯＳトランジスタの
ダイオード接続になっているので、抵抗ＲとＮチャンネ
ルＭＯＳトランジスタＮＭＳの接続点における電位が高
電位側電源ＶＤＤの電位であるとＮチャンネルＭＯＳト
ランジスタＮＭＳのダイオード接続に順方向電流が流れ
る。
いては抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
の接続点における電位は高電位側電源ＶＤＤの電位にな
りインバータＩＮＶには“ハイ”信号が入力し、インバ
ータＩＮＶの出力である信号出力部ＯＵＴは“ロウ”信
号を出力する。つぎに、その他の従来技術のパワーオン
リセット回路Ｐに使用しているＮチャンネルＭＯＳトラ
ンジスタＮＭＳはＮチャンネルＭＯＳトランジスタＮＭ
Ｓのゲートとドレインが接続するＭＯＳトランジスタの
ダイオード接続になっているので、抵抗ＲとＮチャンネ
ルＭＯＳトランジスタＮＭＳの接続点における電位が高
電位側電源ＶＤＤの電位であるとＮチャンネルＭＯＳト
ランジスタＮＭＳのダイオード接続に順方向電流が流れ
る。
【００３６】このため、抵抗ＲとＮチャンネルＭＯＳト
ランジスタＮＭＳの接続点における電位は、高電位側電
源ＶＤＤの電位から低電位側電源ＶＳＳの電位に変化す
るため、インバータＩＮＶに入力する信号レベルも“ハ
イ”信号から“ロウ”信号に変化し、インバータＩＮＶ
の出力である信号出力部ＯＵＴは“ハイ”信号を出力す
る。このとき、信号出力部ＯＵＴにおける信号レベルが
“ロウ”信号から“ハイ”信号に反転するのは、入力信
号がインバータＩＮＶのスレショルド電位を通過すると
きである。
ランジスタＮＭＳの接続点における電位は、高電位側電
源ＶＤＤの電位から低電位側電源ＶＳＳの電位に変化す
るため、インバータＩＮＶに入力する信号レベルも“ハ
イ”信号から“ロウ”信号に変化し、インバータＩＮＶ
の出力である信号出力部ＯＵＴは“ハイ”信号を出力す
る。このとき、信号出力部ＯＵＴにおける信号レベルが
“ロウ”信号から“ハイ”信号に反転するのは、入力信
号がインバータＩＮＶのスレショルド電位を通過すると
きである。
【００３７】ここで、その他の従来技術のパワーオンリ
セット回路Ｐの信号出力部ＯＵＴにおける信号レベルが
“ロウ”信号の間に回路システムの初期状態を設定する
ように周辺回路のロジックを設計すると、電源供給を開
始してからその他の従来技術のパワーオンリセット回路
Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”信
号から“ハイ”信号に反転する間に回路システムの初期
状態を設定できる。
セット回路Ｐの信号出力部ＯＵＴにおける信号レベルが
“ロウ”信号の間に回路システムの初期状態を設定する
ように周辺回路のロジックを設計すると、電源供給を開
始してからその他の従来技術のパワーオンリセット回路
Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”信
号から“ハイ”信号に反転する間に回路システムの初期
状態を設定できる。
【００３８】その他の従来技術のパワーオンリセット回
路Ｐが回路システムの初期状態を設定するためには、パ
ワーオンリセット回路Ｐの信号出力部ＯＵＴにおける信
号レベルが必ず“ロウ”信号になり、電源電圧の立ち上
がりに従って“ロウ”信号に反転する必要がある。した
がって、回路システムの初期状態を確実に設定するため
には電源電圧の立ち上がりとその他の従来技術のパワー
オンリセット回路Ｐの信号出力部ＯＵＴにおける信号レ
ベルが“ロウ”信号から“ハイ”信号に反転するタイミ
ングが重要である。
路Ｐが回路システムの初期状態を設定するためには、パ
ワーオンリセット回路Ｐの信号出力部ＯＵＴにおける信
号レベルが必ず“ロウ”信号になり、電源電圧の立ち上
がりに従って“ロウ”信号に反転する必要がある。した
がって、回路システムの初期状態を確実に設定するため
には電源電圧の立ち上がりとその他の従来技術のパワー
オンリセット回路Ｐの信号出力部ＯＵＴにおける信号レ
ベルが“ロウ”信号から“ハイ”信号に反転するタイミ
ングが重要である。
【００３９】その他の従来技術のパワーオンリセット回
路Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”
信号から“ハイ”信号に反転するタイミングは、抵抗Ｒ
の抵抗値やＮチャンネルＭＯＳトランジスタＮＭＳのサ
イズやスレッショルド電圧そしてインバータＩＮＶのス
レッショルド電圧を変えることによりある程度任意に変
えられる。このとき、インバータＩＮＶのスレッショル
ド電圧はこのインバータＩＮＶを構成するＰチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
のサイズやスレッショルド電圧を変えることで調節でき
る。また、図１０ではＮチャンネルＭＯＳトランジスタ
ＮＭＳのダイオード接続を１段しか用いていないが、こ
の段数を増やすことでもその他の従来技術のパワーオン
リセット回路Ｐの信号出力部ＯＵＴにおける信号レベル
が反転するタイミングを変えられる。
路Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”
信号から“ハイ”信号に反転するタイミングは、抵抗Ｒ
の抵抗値やＮチャンネルＭＯＳトランジスタＮＭＳのサ
イズやスレッショルド電圧そしてインバータＩＮＶのス
レッショルド電圧を変えることによりある程度任意に変
えられる。このとき、インバータＩＮＶのスレッショル
ド電圧はこのインバータＩＮＶを構成するＰチャンネル
ＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタ
のサイズやスレッショルド電圧を変えることで調節でき
る。また、図１０ではＮチャンネルＭＯＳトランジスタ
ＮＭＳのダイオード接続を１段しか用いていないが、こ
の段数を増やすことでもその他の従来技術のパワーオン
リセット回路Ｐの信号出力部ＯＵＴにおける信号レベル
が反転するタイミングを変えられる。
【００４０】たとえば、電源電圧の立ち上がり速度とイ
ンバータＩＮＶのスレッショルド電圧が一定である場合
を考えると、電源電圧供給を開始する初期状態において
は抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接
続点における電位は高電位側電源ＶＤＤの電位である。
また、初期状態においては、ＮチャンネルＭＯＳトラン
ジスタＮＭＳのソースとドレイン間に印加している電圧
は小さいので、ＮチャンネルＭＯＳトランジスタＮＭＳ
のダイオード接続は順方向に電流を流せない。
ンバータＩＮＶのスレッショルド電圧が一定である場合
を考えると、電源電圧供給を開始する初期状態において
は抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接
続点における電位は高電位側電源ＶＤＤの電位である。
また、初期状態においては、ＮチャンネルＭＯＳトラン
ジスタＮＭＳのソースとドレイン間に印加している電圧
は小さいので、ＮチャンネルＭＯＳトランジスタＮＭＳ
のダイオード接続は順方向に電流を流せない。
【００４１】時間の経過とともに電源電圧が大きくなる
と、ＮチャンネルＭＯＳトランジスタＮＭＳのソースと
ドレインとの間に印加している電圧も大きくなり、Ｎチ
ャンネルＭＯＳトランジスタＮＭＳのダイオード接続は
順方向が“オン”するので順方向電流が流れ、抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳの接続点におけ
る電位が低電位側電源ＶＳＳの電位になる。
と、ＮチャンネルＭＯＳトランジスタＮＭＳのソースと
ドレインとの間に印加している電圧も大きくなり、Ｎチ
ャンネルＭＯＳトランジスタＮＭＳのダイオード接続は
順方向が“オン”するので順方向電流が流れ、抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳの接続点におけ
る電位が低電位側電源ＶＳＳの電位になる。
【００４２】このとき、抵抗ＲとＮチャンネルＭＯＳト
ランジスタＮＭＳの接続点における電位は、電源電圧を
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳによる
分圧で決まる。このため、抵抗Ｒの抵抗値が大きいと、
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続
点における電位が低電位側電源ＶＳＳに近くなり、Ｎチ
ャンネルＭＯＳトランジスタＮＭＳのソースとドレイン
間に印加している電圧も小さくなるので、Ｎチャンネル
ＭＯＳトランジスタＮＭＳのダイオード接続に順方向電
流が流れるまでの時間が長くなる。
ランジスタＮＭＳの接続点における電位は、電源電圧を
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳによる
分圧で決まる。このため、抵抗Ｒの抵抗値が大きいと、
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続
点における電位が低電位側電源ＶＳＳに近くなり、Ｎチ
ャンネルＭＯＳトランジスタＮＭＳのソースとドレイン
間に印加している電圧も小さくなるので、Ｎチャンネル
ＭＯＳトランジスタＮＭＳのダイオード接続に順方向電
流が流れるまでの時間が長くなる。
【００４３】これとは逆に、抵抗Ｒの抵抗値が小さいと
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続
点における電位が低電位側電源ＶＳＳから遠くなりＮチ
ャンネルＭＯＳトランジスタＮＭＳのソースとドレイン
間に印加している電圧も大きくなるので、Ｎチャンネル
ＭＯＳトランジスタＮＭＳのダイオード接続に順方向電
流が流れるまでの時間が短くなる。
抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続
点における電位が低電位側電源ＶＳＳから遠くなりＮチ
ャンネルＭＯＳトランジスタＮＭＳのソースとドレイン
間に印加している電圧も大きくなるので、Ｎチャンネル
ＭＯＳトランジスタＮＭＳのダイオード接続に順方向電
流が流れるまでの時間が短くなる。
【００４４】また、ＮチャンネルＭＯＳトランジスタＮ
ＭＳのチャネル長やチャネル幅を変えることによりサイ
ズを大きくすると、ＮチャンネルＭＯＳトランジスタＮ
ＭＳのダイオード接続に順方向電流が流れるまでの時間
が長くなり、サイズを小さくするとＮチャンネルＭＯＳ
トランジスタＮＭＳのダイオード接続に順方向電流が流
れるまでの時間が短くなる。
ＭＳのチャネル長やチャネル幅を変えることによりサイ
ズを大きくすると、ＮチャンネルＭＯＳトランジスタＮ
ＭＳのダイオード接続に順方向電流が流れるまでの時間
が長くなり、サイズを小さくするとＮチャンネルＭＯＳ
トランジスタＮＭＳのダイオード接続に順方向電流が流
れるまでの時間が短くなる。
【００４５】ＮチャンネルＭＯＳトランジスタＮＭＳの
スレッショルド電圧を大きくするとＮチャンネルＭＯＳ
トランジスタＮＭＳのダイオード接続に順方向電流が流
れるまでの時間が長くなり、スレッショルド電圧を小さ
くするとＮチャンネルＭＯＳトランジスタＮＭＳのダイ
オード接続に順方向電流が流れるまでの時間が短くな
る。
スレッショルド電圧を大きくするとＮチャンネルＭＯＳ
トランジスタＮＭＳのダイオード接続に順方向電流が流
れるまでの時間が長くなり、スレッショルド電圧を小さ
くするとＮチャンネルＭＯＳトランジスタＮＭＳのダイ
オード接続に順方向電流が流れるまでの時間が短くな
る。
【００４６】そして、ＮチャンネルＭＯＳトランジスタ
ＮＭＳを直列に接続し抵抗Ｒと低電位側電源ＶＳＳの間
に設け、ＮチャンネルＭＯＳトランジスタＮＭＳのダイ
オード接続の直列に接続する段数を増やすことにより、
直列に接続しているＮチャンネルＭＯＳトランジスタＮ
ＭＳのダイオード接続に流れる順方向電流を減らし時間
を長くできる。
ＮＭＳを直列に接続し抵抗Ｒと低電位側電源ＶＳＳの間
に設け、ＮチャンネルＭＯＳトランジスタＮＭＳのダイ
オード接続の直列に接続する段数を増やすことにより、
直列に接続しているＮチャンネルＭＯＳトランジスタＮ
ＭＳのダイオード接続に流れる順方向電流を減らし時間
を長くできる。
【００４７】つまり、抵抗Ｒと、ＮチャンネルＭＯＳト
ランジスタＮＭＳとが高電位側電源ＶＤＤと低電位側電
源ＶＳＳの間で直列に接続し、抵抗Ｒが高電位側電源Ｖ
ＤＤ側に接続しＮチャンネルＭＯＳトランジスタＮＭＳ
が低電位側電源ＶＳＳ側に接続する構成する場合、抵抗
ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続点に
おける電位は電源電圧を抵抗ＲとＮチャンネルＭＯＳト
ランジスタＮＭＳによる分圧による。
ランジスタＮＭＳとが高電位側電源ＶＤＤと低電位側電
源ＶＳＳの間で直列に接続し、抵抗Ｒが高電位側電源Ｖ
ＤＤ側に接続しＮチャンネルＭＯＳトランジスタＮＭＳ
が低電位側電源ＶＳＳ側に接続する構成する場合、抵抗
ＲとＮチャンネルＭＯＳトランジスタＮＭＳの接続点に
おける電位は電源電圧を抵抗ＲとＮチャンネルＭＯＳト
ランジスタＮＭＳによる分圧による。
【００４８】このため、電源電圧の立ち上がり速度と、
インバータＩＮＶのスレッショルド電圧とが一定である
場合、抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
の接続点における電位つまりインバータＩＮＶに対する
入力信号の電位が高電位側電源ＶＤＤの電位から低電位
側電源ＶＳＳの電位に変化する間にインバータＩＮＶの
スレッショルド電圧を通過するタイミングを変えられ
る。
インバータＩＮＶのスレッショルド電圧とが一定である
場合、抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
の接続点における電位つまりインバータＩＮＶに対する
入力信号の電位が高電位側電源ＶＤＤの電位から低電位
側電源ＶＳＳの電位に変化する間にインバータＩＮＶの
スレッショルド電圧を通過するタイミングを変えられ
る。
【００４９】さらに、電源電圧の立ち上がり速度と抵抗
Ｒの抵抗値とＮチャンネルＭＯＳトランジスタＮＭＳと
の特性が一定である場合を考えると、インバータＩＮＶ
のスレッショルド電圧を変えることによって、抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳの接続点におけ
る電位であるインバータＩＮＶの入力電位に対する信号
出力部ＯＵＴの信号レベルが反転するタイミングを調整
できる。
Ｒの抵抗値とＮチャンネルＭＯＳトランジスタＮＭＳと
の特性が一定である場合を考えると、インバータＩＮＶ
のスレッショルド電圧を変えることによって、抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳの接続点におけ
る電位であるインバータＩＮＶの入力電位に対する信号
出力部ＯＵＴの信号レベルが反転するタイミングを調整
できる。
【００５０】つまり、その他の従来の技術のパワーオン
リセット回路Ｐの信号出力部ＯＵＴにおける信号レベル
が“ロウ”信号から“ハイ”信号に反転するタイミング
は、その他の従来技術のパワーオンリセット回路Ｐを構
成する抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
とインバータＩＮＶによりある程度任意に変えられ、そ
の他の従来技術のパワーオンリセット回路Ｐを用いる回
路システムに適した回路定数を選択すれば、電源供給の
開始時における初期状態を設定できる。
リセット回路Ｐの信号出力部ＯＵＴにおける信号レベル
が“ロウ”信号から“ハイ”信号に反転するタイミング
は、その他の従来技術のパワーオンリセット回路Ｐを構
成する抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
とインバータＩＮＶによりある程度任意に変えられ、そ
の他の従来技術のパワーオンリセット回路Ｐを用いる回
路システムに適した回路定数を選択すれば、電源供給の
開始時における初期状態を設定できる。
【００５１】図１０に示すその他の従来技術のパワーオ
ンリセット回路Ｐは、電源電圧に対する分圧を用いてイ
ンバータＩＮＶの出力を反転しているので、電源電圧の
立ち上がり速度が変化したとしてもタイミングに多少の
ズレが生じるだけで、パワーオンリセット回路の動作に
は問題は起らない。
ンリセット回路Ｐは、電源電圧に対する分圧を用いてイ
ンバータＩＮＶの出力を反転しているので、電源電圧の
立ち上がり速度が変化したとしてもタイミングに多少の
ズレが生じるだけで、パワーオンリセット回路の動作に
は問題は起らない。
【００５２】しかしながら、電源電圧の大きさがばらつ
くとその他の従来技術のパワーオンリセット回路Ｐを構
成する抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
とインバータＩＮＶの回路定数を設定することによる電
源電圧の立ち上がり速度とパワーオンリセット回路Ｐの
信号出力部ＯＵＴにおける信号レベルが“ロウ”信号か
ら“ハイ”信号に反転するタイミングを調整することが
できない。
くとその他の従来技術のパワーオンリセット回路Ｐを構
成する抵抗ＲとＮチャンネルＭＯＳトランジスタＮＭＳ
とインバータＩＮＶの回路定数を設定することによる電
源電圧の立ち上がり速度とパワーオンリセット回路Ｐの
信号出力部ＯＵＴにおける信号レベルが“ロウ”信号か
ら“ハイ”信号に反転するタイミングを調整することが
できない。
【００５３】ここで、電源電圧のばらつきとは移動体通
信機器の電源には通常電池を用い、この電池による電源
供給を直接用いたりレギュレータ回路を介して回路シス
テムに電源供給を行なっており、電池やレギュレータ回
路の製造ばらつきや実装などにより回路システムに供給
する電源電圧はばらつく。
信機器の電源には通常電池を用い、この電池による電源
供給を直接用いたりレギュレータ回路を介して回路シス
テムに電源供給を行なっており、電池やレギュレータ回
路の製造ばらつきや実装などにより回路システムに供給
する電源電圧はばらつく。
【００５４】その他の従来技術のパワーオンリセット回
路Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”
信号から“ハイ”信号に反転するタイミングは抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳによる電源電圧
の分圧で決まっているので、電源電圧がばらつくと、信
号出力部ＯＵＴにおける信号レベルが反転するタイミン
グもばらつく。
路Ｐの信号出力部ＯＵＴにおける信号レベルが“ロウ”
信号から“ハイ”信号に反転するタイミングは抵抗Ｒと
ＮチャンネルＭＯＳトランジスタＮＭＳによる電源電圧
の分圧で決まっているので、電源電圧がばらつくと、信
号出力部ＯＵＴにおける信号レベルが反転するタイミン
グもばらつく。
【００５５】これは、ＮチャンネルＭＯＳトランジスタ
ＮＭＳのダイオード接続の電圧依存性が大きいことによ
る。パワーオンリセット回路が回路システムの初期状態
を設定する時間はなるべく電源電圧が立ち上がりってい
る間で長い時間行いたい。たとえば、電源電圧が５．ゼ
ロＶの場合に対して回路定数を設定するパワーオンリセ
ット回路をそのまま電源電圧が３．ゼロＶの場合に用い
ると、ＮチャンネルＭＯＳトランジスタＮＭＳのダイオ
ード接続に流れる順方向電流が少なく抵抗ＲとＮチャン
ネルＭＯＳトランジスタＮＭＳの接続点における電位が
インバータＩＮＶのスレッショルド電圧を通過しなくな
り、信号出力部ＯＵＴにおける信号レベルは電源電圧が
立ち上がっても“ロウ”信号を出力する。
ＮＭＳのダイオード接続の電圧依存性が大きいことによ
る。パワーオンリセット回路が回路システムの初期状態
を設定する時間はなるべく電源電圧が立ち上がりってい
る間で長い時間行いたい。たとえば、電源電圧が５．ゼ
ロＶの場合に対して回路定数を設定するパワーオンリセ
ット回路をそのまま電源電圧が３．ゼロＶの場合に用い
ると、ＮチャンネルＭＯＳトランジスタＮＭＳのダイオ
ード接続に流れる順方向電流が少なく抵抗ＲとＮチャン
ネルＭＯＳトランジスタＮＭＳの接続点における電位が
インバータＩＮＶのスレッショルド電圧を通過しなくな
り、信号出力部ＯＵＴにおける信号レベルは電源電圧が
立ち上がっても“ロウ”信号を出力する。
【００５６】つまり、その他の従来技術のパワーオンリ
セット回路Ｐは電源電圧に依存してしまうために、電源
電圧が異なる場合や電源電圧がばらつく場合にはその電
源に適した回路定数に調整する必要があり、回路システ
ムを多くの移動体通信機器に用いる場合に汎用性に欠け
てしまう。さらに、今後において移動体通信機器の消費
電力を下げる目的で電源電圧を下げた場合、Ｎチャンネ
ルＭＯＳトランジスタＮＭＳのダイオード接続に順方向
電流が流れずに、その他の従来技術のパワーオンリセッ
ト回路Ｐは動作できない。
セット回路Ｐは電源電圧に依存してしまうために、電源
電圧が異なる場合や電源電圧がばらつく場合にはその電
源に適した回路定数に調整する必要があり、回路システ
ムを多くの移動体通信機器に用いる場合に汎用性に欠け
てしまう。さらに、今後において移動体通信機器の消費
電力を下げる目的で電源電圧を下げた場合、Ｎチャンネ
ルＭＯＳトランジスタＮＭＳのダイオード接続に順方向
電流が流れずに、その他の従来技術のパワーオンリセッ
ト回路Ｐは動作できない。
【００５７】
【発明が解決しようとする課題】携帯電話やＰＨＳなど
の移動体通信機器で消費電流を下げる場合、待ち受け時
間の消費電力を下げるために、待ち受け時間内において
待ち受け待機時間では電子機器部品への電源電圧供給を
停止することと待ち受け動作時間では電子機器部品への
電源電圧供給を開始することを繰り返しおこない、消費
電力を可能な限り少なくしている。
の移動体通信機器で消費電流を下げる場合、待ち受け時
間の消費電力を下げるために、待ち受け時間内において
待ち受け待機時間では電子機器部品への電源電圧供給を
停止することと待ち受け動作時間では電子機器部品への
電源電圧供給を開始することを繰り返しおこない、消費
電力を可能な限り少なくしている。
【００５８】このため、移動体通信機器に使用する電子
機器部品に対し電源投入後に短時間で安定した状態にな
る仕様に対して、電源電圧の立ち上がり速度がバラ付い
たり変化すると図９に示す従来技術のパワーオンリセッ
ト回路Ｐでは出力信号が電源電圧の立ち上がり速度のば
らつきに大きく依存し、電源電圧の立ち上がり速度が遅
くなると従来技術のパワーオンリセット回路Ｐは動作を
行なえなくなるという課題がある。
機器部品に対し電源投入後に短時間で安定した状態にな
る仕様に対して、電源電圧の立ち上がり速度がバラ付い
たり変化すると図９に示す従来技術のパワーオンリセッ
ト回路Ｐでは出力信号が電源電圧の立ち上がり速度のば
らつきに大きく依存し、電源電圧の立ち上がり速度が遅
くなると従来技術のパワーオンリセット回路Ｐは動作を
行なえなくなるという課題がある。
【００５９】また、電源電圧の大きさがバラ付いたり変
化すると、図１０に示すその他の従来技術のパワーオン
リセット回路Ｐでは出力信号が電源電圧の大きさのばら
つきに大きく依存し、さらに移動体通信機器の消費電力
を少なくするために電源電圧が小さくなると第２の従来
技術のパワーオンリセット回路Ｐは動作を行なえなくな
るという課題がある。
化すると、図１０に示すその他の従来技術のパワーオン
リセット回路Ｐでは出力信号が電源電圧の大きさのばら
つきに大きく依存し、さらに移動体通信機器の消費電力
を少なくするために電源電圧が小さくなると第２の従来
技術のパワーオンリセット回路Ｐは動作を行なえなくな
るという課題がある。
【００６０】［発明の目的］本発明の目的は、移動体通
信機器に使用する電子機器部品に対する電源電圧供給を
開始した後に短時間で安定した状態になるという要求を
満足し、しかも電源電圧の立ち上がり速度や電源電圧の
大きさがバラ付いたり変化しても安定した動作を行なえ
るパワーオンリセット回路を提供することである。
信機器に使用する電子機器部品に対する電源電圧供給を
開始した後に短時間で安定した状態になるという要求を
満足し、しかも電源電圧の立ち上がり速度や電源電圧の
大きさがバラ付いたり変化しても安定した動作を行なえ
るパワーオンリセット回路を提供することである。
【００６１】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によるパワーオンリセット回路の構成は、下
記のとおりとする。
め、本発明によるパワーオンリセット回路の構成は、下
記のとおりとする。
【００６２】本発明のパワーオンリセット回路は、電源
電圧依存性のない電位レベルと、電源電圧の増加ととも
に単調に変化する電位レベルとの電位レベル比較回路を
有することを特徴とする。
電圧依存性のない電位レベルと、電源電圧の増加ととも
に単調に変化する電位レベルとの電位レベル比較回路を
有することを特徴とする。
【００６３】本発明のパワーオンリセット回路において
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成することを特徴とする。
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成することを特徴とする。
【００６４】本発明のパワーオンリセット回路において
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はスレッショルド電圧が異なるＭＯＳトランジスタで構
成することを特徴とする。
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はスレッショルド電圧が異なるＭＯＳトランジスタで構
成することを特徴とする。
【００６５】本発明のパワーオンリセット回路において
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はチャネル領域の不純物濃度分布が異なるＭＯＳトラン
ジスタで構成することを特徴とする。
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はチャネル領域の不純物濃度分布が異なるＭＯＳトラン
ジスタで構成することを特徴とする。
【００６６】本発明のパワーオンリセット回路において
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はゲートの仕事関数が異なるＭＯＳトランジスタで構成
することを特徴とする。
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路はオフセット型コン
パレータ回路で構成し、オフセット型コンパレータ回路
はゲートの仕事関数が異なるＭＯＳトランジスタで構成
することを特徴とする。
【００６７】本発明のパワーオンリセット回路において
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路は第１の第１導電型
ＭＯＳトランジスタと第１の第２導電型ＭＯＳトランジ
スタが第１の電源と第２の電源の間で直列に接続し、第
２の第１導電型ＭＯＳトランジスタと第２の第２導電型
ＭＯＳトランジスタが第１の電源と第２の電源のあいだ
で直列に接続し、第１の第１導電型ＭＯＳトランジスタ
のドレインが第１の第２導電型ＭＯＳトランジスタと第
２の第２導電型ＭＯＳトランジスタのゲートに接続する
ことを特徴とする。
は、電源電圧依存性のない電位レベルと、電源電圧の増
加とともに単調に変化する電位レベルとの電位レベル比
較回路を有し、電位レベル比較回路は第１の第１導電型
ＭＯＳトランジスタと第１の第２導電型ＭＯＳトランジ
スタが第１の電源と第２の電源の間で直列に接続し、第
２の第１導電型ＭＯＳトランジスタと第２の第２導電型
ＭＯＳトランジスタが第１の電源と第２の電源のあいだ
で直列に接続し、第１の第１導電型ＭＯＳトランジスタ
のドレインが第１の第２導電型ＭＯＳトランジスタと第
２の第２導電型ＭＯＳトランジスタのゲートに接続する
ことを特徴とする。
【００６８】［作用］本発明のパワーオンリセット回路
は、電源電圧依存性のない電位レベルと電位レベル比較
回路を有し、電源電圧の大きさにより出力信号の電位レ
ベルを切り換えられる。
は、電源電圧依存性のない電位レベルと電位レベル比較
回路を有し、電源電圧の大きさにより出力信号の電位レ
ベルを切り換えられる。
【００６９】この構成により、本発明のパワーオンリセ
ット回路は電源電圧の立ち上がり速度と電源電圧の大き
さにばらつきや変動があっても回路システムの初期状態
を設定することが安定して行なえる
ット回路は電源電圧の立ち上がり速度と電源電圧の大き
さにばらつきや変動があっても回路システムの初期状態
を設定することが安定して行なえる
【００７０】
【発明の実施の形態】以下図面を用いて、本発明の実施
形態のパワーオンリセット回路の最適な実施形態を説明
する。
形態のパワーオンリセット回路の最適な実施形態を説明
する。
【００７１】［本発明の第１の実施形態の説明：図１］
はじめに、本発明の第１の実施の形態のパワーオンリセ
ット回路を詳しく説明する。図１は、本発明の第１の実
施形態におけるパワーオンリセット回路Ｐの構成を示す
回路図である。
はじめに、本発明の第１の実施の形態のパワーオンリセ
ット回路を詳しく説明する。図１は、本発明の第１の実
施形態におけるパワーオンリセット回路Ｐの構成を示す
回路図である。
【００７２】図１に示すように、本発明の第１の実施形
態のパワーオンリセット回路Ｐは、電源電圧の増加とと
もに単調に変化する電位レベルを出力する電源電位検出
回路ＤＤＫと、電源電位検出回路ＤＤＫが出力する電位
レベルを比較し高低関係を出力する電位レベル比較回路
ＤＬＨとで構成する。
態のパワーオンリセット回路Ｐは、電源電圧の増加とと
もに単調に変化する電位レベルを出力する電源電位検出
回路ＤＤＫと、電源電位検出回路ＤＤＫが出力する電位
レベルを比較し高低関係を出力する電位レベル比較回路
ＤＬＨとで構成する。
【００７３】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨに接続し、電位レベル比較回路ＤＬ
Ｈに信号出力部ＯＵＴを設ける。
ベル比較回路ＤＬＨに接続し、電位レベル比較回路ＤＬ
Ｈに信号出力部ＯＵＴを設ける。
【００７４】つぎに図１に示す本発明の第１の実施形態
のパワーオンリセット回路Ｐの動作について説明する。
のパワーオンリセット回路Ｐの動作について説明する。
【００７５】電源供給を開始後時間の経過とともに電源
電圧は増加する。このとき電源電位検出回路ＤＤＫは、
電源電圧の増加に対応して、単調に増加または減少する
電位レベルを電位レベル比較回路ＤＬＨに出力する。以
下、電源電位検出回路ＤＤＫが電位レベル比較回路ＤＬ
Ｈに出力する電位レベルを電源電位レベルと呼ぶ。
電圧は増加する。このとき電源電位検出回路ＤＤＫは、
電源電圧の増加に対応して、単調に増加または減少する
電位レベルを電位レベル比較回路ＤＬＨに出力する。以
下、電源電位検出回路ＤＤＫが電位レベル比較回路ＤＬ
Ｈに出力する電位レベルを電源電位レベルと呼ぶ。
【００７６】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが、高電位側電源ＶＤＤ
であるか低電位側電源ＶＳＳであるかにより異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合電源電圧の増加とと
もに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが、高電位側電源ＶＤＤ
であるか低電位側電源ＶＳＳであるかにより異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合電源電圧の増加とと
もに電源電位レベルは増加をする。
【００７７】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【００７８】電位レベル比較回路ＤＬＨは入力する電源
電位レベルの高低関係を比較し、電源電位レベルが高い
か低いかによって、信号出力部ＯＵＴに出力する出力信
号の電位レベルを変化する。以下、電位レベル比較回路
ＤＬＨが信号出力部ＯＵＴから出力する電位レベルを信
号電位レベルと呼ぶ。
電位レベルの高低関係を比較し、電源電位レベルが高い
か低いかによって、信号出力部ＯＵＴに出力する出力信
号の電位レベルを変化する。以下、電位レベル比較回路
ＤＬＨが信号出力部ＯＵＴから出力する電位レベルを信
号電位レベルと呼ぶ。
【００７９】電源電圧の立ち上がりとともに変化する電
源電位検出回路ＤＤＫが出力する電源電位レベルに対し
て、電位レベル比較回路ＤＬＨが出力する信号電位レベ
ルの切り換わる電源電位レベルを設定するか、電位レベ
ル比較回路ＤＬＨが出力する信号電位レベルの切り換わ
る電源電位レベルが電源電圧の立ち上がりに対して時間
的に異なるように設定する。
源電位検出回路ＤＤＫが出力する電源電位レベルに対し
て、電位レベル比較回路ＤＬＨが出力する信号電位レベ
ルの切り換わる電源電位レベルを設定するか、電位レベ
ル比較回路ＤＬＨが出力する信号電位レベルの切り換わ
る電源電位レベルが電源電圧の立ち上がりに対して時間
的に異なるように設定する。
【００８０】グランドレベルが高電位側電源ＶＤＤであ
る場合、電源供給の開始状態では、つねに電源電位検出
回路ＤＤＫが出力する電源電位レベルを電位レベル比較
回路ＤＬＨが出力する信号電位レベルの切り換わる電源
電位レベル以上に設定し、電源電圧が立ち上がる間また
は立ち上がり後に電源電位レベルは電位レベル比較回路
ＤＬＨが出力する信号電位レベルの切り換わる電源電位
レベル以下になるように設定する。
る場合、電源供給の開始状態では、つねに電源電位検出
回路ＤＤＫが出力する電源電位レベルを電位レベル比較
回路ＤＬＨが出力する信号電位レベルの切り換わる電源
電位レベル以上に設定し、電源電圧が立ち上がる間また
は立ち上がり後に電源電位レベルは電位レベル比較回路
ＤＬＨが出力する信号電位レベルの切り換わる電源電位
レベル以下になるように設定する。
【００８１】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫが出力する電源電位レベルが電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以下の間に、信号出力部ＯＵＴからある電
位レベルの出力信号を出力し回路システムの初期状態を
設定し、電源電位レベルが信号電位レベルの切り換わる
電源電位レベル以上になると回路システムの初期状態の
設定を終了する。
出回路ＤＤＫが出力する電源電位レベルが電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以下の間に、信号出力部ＯＵＴからある電
位レベルの出力信号を出力し回路システムの初期状態を
設定し、電源電位レベルが信号電位レベルの切り換わる
電源電位レベル以上になると回路システムの初期状態の
設定を終了する。
【００８２】また、グランドレベルが低電位側電源ＶＳ
Ｓである場合、電源供給の開始状態では常に電源電位検
出回路ＤＤＫが出力する電源電位レベルを電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以下に設定し、電源電圧が立ち上がる間ま
たは立ち上がり後に電源電位レベルは電位レベル比較回
路ＤＬＨが出力する信号電位レベルの切り換わる電源電
位レベル以上になるように設定する。
Ｓである場合、電源供給の開始状態では常に電源電位検
出回路ＤＤＫが出力する電源電位レベルを電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以下に設定し、電源電圧が立ち上がる間ま
たは立ち上がり後に電源電位レベルは電位レベル比較回
路ＤＬＨが出力する信号電位レベルの切り換わる電源電
位レベル以上になるように設定する。
【００８３】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫが出力する電源電位レベルが電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以上の間に信号出力部ＯＵＴからある電位
レベルの出力信号を出力し回路システムの初期状態を設
定し、電源電位レベルが信号電位レベルの切り換わる電
源電位レベル以下になると回路システムの初期状態の設
定を終了する。
出回路ＤＤＫが出力する電源電位レベルが電位レベル比
較回路ＤＬＨが出力する信号電位レベルの切り換わる電
源電位レベル以上の間に信号出力部ＯＵＴからある電位
レベルの出力信号を出力し回路システムの初期状態を設
定し、電源電位レベルが信号電位レベルの切り換わる電
源電位レベル以下になると回路システムの初期状態の設
定を終了する。
【００８４】［本発明の第２の実施形態の説明：図２］
つぎに、本発明の第２の実施の形態のパワーオンリセッ
ト回路を詳しく説明する。図２は、本発明の第２の実施
形態におけるパワーオンリセット回路Ｐの構成を示す回
路図である。
つぎに、本発明の第２の実施の形態のパワーオンリセッ
ト回路を詳しく説明する。図２は、本発明の第２の実施
形態におけるパワーオンリセット回路Ｐの構成を示す回
路図である。
【００８５】図２に示すように、本発明の第２の実施形
態のパワーオンリセット回路Ｐは、電源電圧の増加とと
もに単調に変化する電位レベルを出力する電源電位検出
回路ＤＤＫと、電源電圧依存性のない電位レベルを出力
する基準電位発生回路ＫＤＨと、電源電位検出回路ＤＤ
Ｋと基準電位発生回路ＫＤＨとが出力する２つの電位レ
ベルを比較し高低関係を出力する電位レベル比較回路Ｄ
ＬＨとで構成する。
態のパワーオンリセット回路Ｐは、電源電圧の増加とと
もに単調に変化する電位レベルを出力する電源電位検出
回路ＤＤＫと、電源電圧依存性のない電位レベルを出力
する基準電位発生回路ＫＤＨと、電源電位検出回路ＤＤ
Ｋと基準電位発生回路ＫＤＨとが出力する２つの電位レ
ベルを比較し高低関係を出力する電位レベル比較回路Ｄ
ＬＨとで構成する。
【００８６】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨに接続し、基準電位発生回路ＫＤＨ
が電位レベル比較回路ＤＬＨに接続し、電位レベル比較
回路ＤＬＨに信号出力部ＯＵＴを設ける。
ベル比較回路ＤＬＨに接続し、基準電位発生回路ＫＤＨ
が電位レベル比較回路ＤＬＨに接続し、電位レベル比較
回路ＤＬＨに信号出力部ＯＵＴを設ける。
【００８７】つぎに図２に示す本発明の第２の実施形態
のパワーオンリセット回路Ｐの動作について説明する。
のパワーオンリセット回路Ｐの動作について説明する。
【００８８】電源供給を開始後時間の経過とともに電源
電圧は増加するこのとき電源電位検出回路ＤＤＫは、電
源電圧の増加に対応して単調に増加、または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
電圧は増加するこのとき電源電位検出回路ＤＤＫは、電
源電圧の増加に対応して単調に増加、または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
【００８９】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが、高電位側電源ＶＤＤ
であるか低電位側電源ＶＳＳであるかにより異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが、高電位側電源ＶＤＤ
であるか低電位側電源ＶＳＳであるかにより異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
【００９０】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【００９１】また、基準電位発生回路ＫＤＨは電源電圧
に依存せずにある一定の電位レベルを電位レベル比較回
路ＤＬＨに出力しする。以下、基準電位発生回路ＫＤＨ
が電源電圧に依存せず出力するある一定の電位レベルを
基準電位レベルと呼ぶ。ただし、基準電位発生回路ＫＤ
Ｈは電源電圧が設定する基準電位レベル以上の電圧値に
なるまでは電源電位レベルとほとんど等しい値を保って
変化をする。
に依存せずにある一定の電位レベルを電位レベル比較回
路ＤＬＨに出力しする。以下、基準電位発生回路ＫＤＨ
が電源電圧に依存せず出力するある一定の電位レベルを
基準電位レベルと呼ぶ。ただし、基準電位発生回路ＫＤ
Ｈは電源電圧が設定する基準電位レベル以上の電圧値に
なるまでは電源電位レベルとほとんど等しい値を保って
変化をする。
【００９２】電位レベル比較回路ＤＬＨは、入力する電
源電位レベルと基準電位レベルとの比較を行ない、どち
らの電位レベルが高いかによって信号出力部ＯＵＴに出
力する出力信号の電位レベルを変化する。
源電位レベルと基準電位レベルとの比較を行ない、どち
らの電位レベルが高いかによって信号出力部ＯＵＴに出
力する出力信号の電位レベルを変化する。
【００９３】電源電位検出回路ＤＤＫが出力する電源電
位レベルと基準電位発生回路ＫＤＨが出力する基準電位
レベルは異なる電位レベルに設定するか、電源電圧の立
ち上がりに対して時間的に異なる変化をするように設定
する。
位レベルと基準電位発生回路ＫＤＨが出力する基準電位
レベルは異なる電位レベルに設定するか、電源電圧の立
ち上がりに対して時間的に異なる変化をするように設定
する。
【００９４】グランドレベルが高電位側電源ＶＤＤであ
る場合、電源供給の開始状態では、つねに基準電位発生
回路ＫＤＨの出力する基準電位レベルを、電源電位検出
回路ＤＤＫの出力する電源電位レベル以下に設定し、電
源電圧が立ち上がる間または立ち上がり後に、基準電位
発生回路ＫＤＨの出力する基準電位レベルは、電源電位
検出回路ＤＤＫの出力する電源電位レベル以上の電位レ
ベルになるように設定する。
る場合、電源供給の開始状態では、つねに基準電位発生
回路ＫＤＨの出力する基準電位レベルを、電源電位検出
回路ＤＤＫの出力する電源電位レベル以下に設定し、電
源電圧が立ち上がる間または立ち上がり後に、基準電位
発生回路ＫＤＨの出力する基準電位レベルは、電源電位
検出回路ＤＤＫの出力する電源電位レベル以上の電位レ
ベルになるように設定する。
【００９５】電位レベル比較回路ＤＬＨは、基準電位発
生回路ＫＤＨの出力する基準電位レベルが電源電位検出
回路ＤＤＫの出力する電源電位レベル以下のあいだに、
信号出力部ＯＵＴからある電位レベルの出力信号を出力
して回路システムの初期状態を設定し、基準電位発生回
路ＫＤＨの出力する基準電位レベルは電源電位検出回路
ＤＤＫの出力する電源電位レベル以上の電位レベルにな
ると回路システムの初期状態の設定を終了する。
生回路ＫＤＨの出力する基準電位レベルが電源電位検出
回路ＤＤＫの出力する電源電位レベル以下のあいだに、
信号出力部ＯＵＴからある電位レベルの出力信号を出力
して回路システムの初期状態を設定し、基準電位発生回
路ＫＤＨの出力する基準電位レベルは電源電位検出回路
ＤＤＫの出力する電源電位レベル以上の電位レベルにな
ると回路システムの初期状態の設定を終了する。
【００９６】また、グランドレベルが低電位側電源ＶＳ
Ｓである場合、電源供給の開始状態では常に基準電位発
生回路ＫＤＨの出力する基準電位レベルを電源電位検出
回路ＤＤＫの出力する電源電位レベル以上に設定し、電
源電圧が立ち上がる間または立ち上がり後に基準電位発
生回路ＫＤＨの出力する基準電位レベルは、電源電位検
出回路ＤＤＫの出力する電源電位レベルより低い電位レ
ベルになるように設定する。
Ｓである場合、電源供給の開始状態では常に基準電位発
生回路ＫＤＨの出力する基準電位レベルを電源電位検出
回路ＤＤＫの出力する電源電位レベル以上に設定し、電
源電圧が立ち上がる間または立ち上がり後に基準電位発
生回路ＫＤＨの出力する基準電位レベルは、電源電位検
出回路ＤＤＫの出力する電源電位レベルより低い電位レ
ベルになるように設定する。
【００９７】電位レベル比較回路ＤＬＨは、基準電位発
生回路ＫＤＨの出力する基準電位レベルが電源電位検出
回路ＤＤＫの出力する電源電位レベル以上のあいだに、
信号出力部ＯＵＴからある電位レベルの出力信号を出力
し回路システムの初期状態を設定し、基準電位発生回路
ＫＤＨの出力する基準電位レベルは電源電位検出回路Ｄ
ＤＫの出力する電源電位レベルより低い電位レベルにな
ると回路システムの初期状態の設定を終了する。
生回路ＫＤＨの出力する基準電位レベルが電源電位検出
回路ＤＤＫの出力する電源電位レベル以上のあいだに、
信号出力部ＯＵＴからある電位レベルの出力信号を出力
し回路システムの初期状態を設定し、基準電位発生回路
ＫＤＨの出力する基準電位レベルは電源電位検出回路Ｄ
ＤＫの出力する電源電位レベルより低い電位レベルにな
ると回路システムの初期状態の設定を終了する。
【００９８】携帯電話やＰＨＳなどの移動体通信機器で
消費電流を下げる場合、待ち受け時間の消費電力を下げ
るために、待ち受け時間内において、待ち受け待機時間
では電子機器部品への電源電圧供給を停止することと待
ち受け動作時間では電子機器部品への電源電圧供給を開
始することを繰り返しおこない、消費電力を可能な限り
少なくしている。
消費電流を下げる場合、待ち受け時間の消費電力を下げ
るために、待ち受け時間内において、待ち受け待機時間
では電子機器部品への電源電圧供給を停止することと待
ち受け動作時間では電子機器部品への電源電圧供給を開
始することを繰り返しおこない、消費電力を可能な限り
少なくしている。
【００９９】このため、移動体通信機器に使用する電子
機器部品に対し電源投入後に短時間で安定した状態にな
る仕様に対して、電源電圧の立ち上がり速度がバラ付い
たり変化しても図１に示す本発明の第１の実施形態のパ
ワーオンリセット回路Ｐは、電位レベル比較回路ＤＬＨ
が電源電圧の立ち上がり速度に依存せずに、電位レベル
比較回路ＤＬＨが電源電位レベルと基準電位レベルの電
位レベルを比較するので、出力信号が電源電圧の立ち上
がり速度のばらつきや大きな変化にまったく依存しな
い。
機器部品に対し電源投入後に短時間で安定した状態にな
る仕様に対して、電源電圧の立ち上がり速度がバラ付い
たり変化しても図１に示す本発明の第１の実施形態のパ
ワーオンリセット回路Ｐは、電位レベル比較回路ＤＬＨ
が電源電圧の立ち上がり速度に依存せずに、電位レベル
比較回路ＤＬＨが電源電位レベルと基準電位レベルの電
位レベルを比較するので、出力信号が電源電圧の立ち上
がり速度のばらつきや大きな変化にまったく依存しな
い。
【０１００】また、電源電圧の大きさがバラ付いたり変
化しても図１に示す本発明の第１の実施形態のパワーオ
ンリセット回路Ｐは、電源電位検出回路ＤＤＫと基準電
位発生回路ＫＤＨはそれぞれグランドレベルに対する電
位レベルの信号を出力しているので、電位レベル比較回
路ＤＬＨが出力する出力信号は電源電圧の大きさのばら
つきや大きな変化にまったく依存しない。
化しても図１に示す本発明の第１の実施形態のパワーオ
ンリセット回路Ｐは、電源電位検出回路ＤＤＫと基準電
位発生回路ＫＤＨはそれぞれグランドレベルに対する電
位レベルの信号を出力しているので、電位レベル比較回
路ＤＬＨが出力する出力信号は電源電圧の大きさのばら
つきや大きな変化にまったく依存しない。
【０１０１】図１に示す本発明の第１の実施形態のパワ
ーオンリセット回路Ｐを用いれば、移動体通信機器に使
用する電子機器部品に対する電源電圧供給を開始した後
に短時間で安定した状態になるという要求を満足し、し
かも電源電圧の立ち上がり速度や電源電圧の大きさがバ
ラ付いたり変化しても安定した動作を行なえる回路シス
テムを提供できる。
ーオンリセット回路Ｐを用いれば、移動体通信機器に使
用する電子機器部品に対する電源電圧供給を開始した後
に短時間で安定した状態になるという要求を満足し、し
かも電源電圧の立ち上がり速度や電源電圧の大きさがバ
ラ付いたり変化しても安定した動作を行なえる回路シス
テムを提供できる。
【０１０２】
［本発明の第１の実施例の説明：図３、図４、図５］つ
ぎに図面を用いて、本発明の第１の実施例を詳述する。
図３は、本発明の第１の実施例におけるパワーオンリセ
ット回路Ｐの構成を示す回路図である。
ぎに図面を用いて、本発明の第１の実施例を詳述する。
図３は、本発明の第１の実施例におけるパワーオンリセ
ット回路Ｐの構成を示す回路図である。
【０１０３】図３に示す本発明の第１の実施例のパワー
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
【０１０４】電源電位検出回路ＤＤＫの構成は、第１の
抵抗Ｒ１と第２の抵抗Ｒ２を高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第１の抵抗Ｒ１と
第２の抵抗Ｒ２の接続点を電源電位検出回路ＤＤＫの出
力として電位レベル比較回路ＤＬＨに接続する。
抵抗Ｒ１と第２の抵抗Ｒ２を高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第１の抵抗Ｒ１と
第２の抵抗Ｒ２の接続点を電源電位検出回路ＤＤＫの出
力として電位レベル比較回路ＤＬＨに接続する。
【０１０５】電位レベル比較回路ＤＬＨは、第１のＰチ
ャネル型ＭＯＳトランジスタＭＰ１と第１のＮチャネル
型ＭＯＳトランジスタＭＮ１が高電位側電源ＶＤＤと低
電位側電源ＶＳＳのあいだで直列に接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２と第２のＮチャネル
型ＭＯＳトランジスタＭＮ２が高電位側電源ＶＤＤと低
電位側電源ＶＳＳのあいだで直列に接続し、第１のＰチ
ャネル型ＭＯＳトランジスタＭＰ１のドレインが第１の
Ｎチャネル型ＭＯＳトランジスタＭＮ１と第２のＮチャ
ネル型ＭＯＳトランジスタＭＮ２のゲートに接続し、さ
らに、高電位側電源ＶＤＤが第２のＰチャネルＭＯＳト
ランジスタＭＰ２のゲートに接続する。
ャネル型ＭＯＳトランジスタＭＰ１と第１のＮチャネル
型ＭＯＳトランジスタＭＮ１が高電位側電源ＶＤＤと低
電位側電源ＶＳＳのあいだで直列に接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２と第２のＮチャネル
型ＭＯＳトランジスタＭＮ２が高電位側電源ＶＤＤと低
電位側電源ＶＳＳのあいだで直列に接続し、第１のＰチ
ャネル型ＭＯＳトランジスタＭＰ１のドレインが第１の
Ｎチャネル型ＭＯＳトランジスタＭＮ１と第２のＮチャ
ネル型ＭＯＳトランジスタＭＮ２のゲートに接続し、さ
らに、高電位側電源ＶＤＤが第２のＰチャネルＭＯＳト
ランジスタＭＰ２のゲートに接続する。
【０１０６】ただし、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
【０１０７】つぎに図４を用いて、スレッショルド電圧
が異なる第１のＰチャネルＭＯＳトランジスタＭＰ１と
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造の例
を説明する。第１のＰチャネルＭＯＳトランジスタＭＰ
１と第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
について説明する。図４は、本発明の第１の実施例にお
ける第１のＰチャネルＭＯＳトランジスタＭＰ１の構造
を示す断面図である。
が異なる第１のＰチャネルＭＯＳトランジスタＭＰ１と
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造の例
を説明する。第１のＰチャネルＭＯＳトランジスタＭＰ
１と第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
について説明する。図４は、本発明の第１の実施例にお
ける第１のＰチャネルＭＯＳトランジスタＭＰ１の構造
を示す断面図である。
【０１０８】図４に示す本発明の第１の実施例における
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０１０９】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
【０１１０】また、図５は、本発明の第１の実施例にお
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
【０１１１】図５に示す本発明の第１の実施例における
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０１１２】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
【０１１３】ここで、図４に示す本発明の第１の実施例
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
【０１１４】ただし、第１のＰチャネルＭＯＳトランジ
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
【０１１５】ここで、ゲート電極Ｇに用いる金属の仕事
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
【０１１６】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラン
ジスタＭＰ１のゲートに接続し、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のドレインに信号出力部ＯＵＴ
を設ける。
ベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラン
ジスタＭＰ１のゲートに接続し、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のドレインに信号出力部ＯＵＴ
を設ける。
【０１１７】つぎに図３に示す本発明の第１の実施例の
パワーオンリセット回路Ｐの動作について説明する。
パワーオンリセット回路Ｐの動作について説明する。
【０１１８】電源供給を開始後時間の経過とともに電源
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、第１の抵抗Ｒ１と第２の抵抗Ｒ
２により電源電圧を分圧し単調に増加または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、第１の抵抗Ｒ１と第２の抵抗Ｒ
２により電源電圧を分圧し単調に増加または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
【０１１９】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
【０１２０】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【０１２１】電位レベル比較回路ＤＬＨは、ＭＯＳトラ
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
【０１２２】また、電位レベル比較回路ＤＬＨにおける
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
【０１２３】ここで、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
【０１２４】このため、電位レベル比較回路ＤＬＨは第
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
【０１２５】ここで、第１の抵抗Ｒ１の抵抗値と第２の
抵抗Ｒ２の抵抗値の比、および第１のＰチャネルＭＯＳ
トランジスタＭＰ１と第２のＰチャネルＭＯＳトランジ
スタＭＰ２とのスレショルド電圧の差を調整し、電源電
圧に対する電位レベル比較回路ＤＬＨの出力する信号電
位レベルの切り換わりを制御する。
抵抗Ｒ２の抵抗値の比、および第１のＰチャネルＭＯＳ
トランジスタＭＰ１と第２のＰチャネルＭＯＳトランジ
スタＭＰ２とのスレショルド電圧の差を調整し、電源電
圧に対する電位レベル比較回路ＤＬＨの出力する信号電
位レベルの切り換わりを制御する。
【０１２６】たとえば、第１のＰチャネルＭＯＳトラン
ジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２とのスレショルド電圧の差は、第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
ジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２とのスレショルド電圧の差は、第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
【０１２７】この場合、ゲート電極Ｇに使用する金属の
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
【０１２８】電源供給の開始状態では常に電源電位検出
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
【０１２９】そして、電源電圧が立ち上がるあいだまた
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
【０１３０】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に、信号出力部ＯＵＴから高電位側電源ＶＤＤに
近い信号電位レベルを出力し回路システムの初期状態を
設定する。
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に、信号出力部ＯＵＴから高電位側電源ＶＤＤに
近い信号電位レベルを出力し回路システムの初期状態を
設定する。
【０１３１】そして、電位レベル比較回路ＤＬＨは、電
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
【０１３２】また、図３に示す本発明の第１の実施例の
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
【０１３３】さらに、図３に示す本発明の第１の実施例
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成で、電源電位検出回路ＤＤＫの出力と高電位側電
源ＶＤＤと低電位側電源ＶＳＳの両方または一方の電源
の間にコンデンサを設けて、電源電圧の立ちあがりに対
して電源電位検出回路ＤＤＫの出力を時間的に遅らせる
ことも可能である。
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成で、電源電位検出回路ＤＤＫの出力と高電位側電
源ＶＤＤと低電位側電源ＶＳＳの両方または一方の電源
の間にコンデンサを設けて、電源電圧の立ちあがりに対
して電源電位検出回路ＤＤＫの出力を時間的に遅らせる
ことも可能である。
【０１３４】［本発明の第２の実施例の説明：図４、図
５、図６］つぎに図面を用いて、本発明の第２の実施例
を詳述する。図６は、本発明の第２の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
５、図６］つぎに図面を用いて、本発明の第２の実施例
を詳述する。図６は、本発明の第２の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
【０１３５】図６に示す本発明の第２の実施例のパワー
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
【０１３６】電源電位検出回路ＤＤＫは、電源電圧を電
源電位レベルとして電位レベル比較回路ＤＬＨに出力
し、電位レベル比較回路ＤＬＨは第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第１のＮチャネル型ＭＯＳト
ランジスタＭＮ１が高電位側電源ＶＤＤと低電位側電源
ＶＳＳの間で直列に接続し、第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２と第２のＮチャネル型ＭＯＳトラン
ジスタＭＮ２が高電位側電源ＶＤＤと低電位側電源ＶＳ
Ｓのあいだで直列に接続し、第１のＰチャネル型ＭＯＳ
トランジスタＭＰ１のドレインが第１のＮチャネル型Ｍ
ＯＳトランジスタＭＮ１と第２のＮチャネル型ＭＯＳト
ランジスタＭＮ２のゲートに接続し、高電位側電源ＶＤ
Ｄが第２のＰチャネルＭＯＳトランジスタＭＰ２のゲー
トに接続する。
源電位レベルとして電位レベル比較回路ＤＬＨに出力
し、電位レベル比較回路ＤＬＨは第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第１のＮチャネル型ＭＯＳト
ランジスタＭＮ１が高電位側電源ＶＤＤと低電位側電源
ＶＳＳの間で直列に接続し、第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２と第２のＮチャネル型ＭＯＳトラン
ジスタＭＮ２が高電位側電源ＶＤＤと低電位側電源ＶＳ
Ｓのあいだで直列に接続し、第１のＰチャネル型ＭＯＳ
トランジスタＭＰ１のドレインが第１のＮチャネル型Ｍ
ＯＳトランジスタＭＮ１と第２のＮチャネル型ＭＯＳト
ランジスタＭＮ２のゲートに接続し、高電位側電源ＶＤ
Ｄが第２のＰチャネルＭＯＳトランジスタＭＰ２のゲー
トに接続する。
【０１３７】ただし、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
【０１３８】つぎにスレッショルド電圧が異なる第１の
ＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネ
ルＭＯＳトランジスタＭＰ２の構造の例を説明する。第
１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチ
ャネルＭＯＳトランジスタＭＰ２の構造について説明す
る。図４は、本発明の第１の実施例における第１のＰチ
ャネルＭＯＳトランジスタＭＰ１の構造を示す断面図で
ある。
ＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネ
ルＭＯＳトランジスタＭＰ２の構造の例を説明する。第
１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチ
ャネルＭＯＳトランジスタＭＰ２の構造について説明す
る。図４は、本発明の第１の実施例における第１のＰチ
ャネルＭＯＳトランジスタＭＰ１の構造を示す断面図で
ある。
【０１３９】図４に示す本発明の第２の実施例における
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０１４０】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
【０１４１】また、図５は、本発明の第２の実施例にお
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
【０１４２】図５に示す本発明の第２の実施例における
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０１４３】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
【０１４４】ここで、図４に示す本発明の第２の実施例
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
【０１４５】ただし、第１のＰチャネルＭＯＳトランジ
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
【０１４６】ここで、ゲート電極Ｇに用いる金属の仕事
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
【０１４７】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラン
ジスタＭＰ１のゲートに接続し、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のドレインに信号出力部ＯＵＴ
を設ける。
ベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラン
ジスタＭＰ１のゲートに接続し、第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のドレインに信号出力部ＯＵＴ
を設ける。
【０１４８】つぎに図６に示す本発明の第２の実施例の
パワーオンリセット回路Ｐの動作について説明する。
パワーオンリセット回路Ｐの動作について説明する。
【０１４９】電源供給を開始後時間の経過とともに電源
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、単調に増加または減少する電源
電位レベルを電位レベル比較回路ＤＬＨに出力する。
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、単調に増加または減少する電源
電位レベルを電位レベル比較回路ＤＬＨに出力する。
【０１５０】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
【０１５１】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【０１５２】電位レベル比較回路ＤＬＨは、ＭＯＳトラ
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
【０１５３】また、電位レベル比較回路ＤＬＨにおける
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
【０１５４】ここで、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
【０１５５】このため、電位レベル比較回路ＤＬＨは第
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
【０１５６】ここで、第１の抵抗Ｒ１の抵抗値と第２の
抵抗Ｒ２の抵抗値の比と、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
抵抗Ｒ２の抵抗値の比と、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
【０１５７】ここでたとえば、第１のＰチャネルＭＯＳ
トランジスタＭＰ１と第２のＰチャネルＭＯＳトランジ
スタＭＰ２とのスレショルド電圧の差は、第１のＰチャ
ネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯ
ＳトランジスタＭＰ２の構造はゲート電極Ｇに用いる金
属の仕事関数だけ異なる方法を用いる。
トランジスタＭＰ１と第２のＰチャネルＭＯＳトランジ
スタＭＰ２とのスレショルド電圧の差は、第１のＰチャ
ネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭＯ
ＳトランジスタＭＰ２の構造はゲート電極Ｇに用いる金
属の仕事関数だけ異なる方法を用いる。
【０１５８】この場合、ゲート電極Ｇに使用する金属の
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
【０１５９】電源供給の開始状態では常に電源電位検出
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
【０１６０】そして、電源電圧が立ち上がるあいだまた
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
【０１６１】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
【０１６２】そして、電位レベル比較回路ＤＬＨは、電
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
【０１６３】また、図６に示す本発明の第２の実施例の
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
【０１６４】さらに、図６に示す本発明の第２の実施例
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成において、電源電位検出回路ＤＤＫの出力と高電
位側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方
の電源の間にコンデンサを設けて、電源電圧の立ちあが
りに対して電源電位検出回路ＤＤＫの出力を時間的に遅
らせることも可能である。
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成において、電源電位検出回路ＤＤＫの出力と高電
位側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方
の電源の間にコンデンサを設けて、電源電圧の立ちあが
りに対して電源電位検出回路ＤＤＫの出力を時間的に遅
らせることも可能である。
【０１６５】［本発明の第３の実施例の説明：図４、図
５、図７］つぎに図面を用いて、本発明の第３の実施例
を詳述する。図７は、本発明の第３の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
５、図７］つぎに図面を用いて、本発明の第３の実施例
を詳述する。図７は、本発明の第３の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
【０１６６】図７に示す本発明の第３の実施例のパワー
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
【０１６７】電源電位検出回路ＤＤＫの構成は、第１の
抵抗Ｒ１と第２の抵抗Ｒ２を高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第１の抵抗Ｒ１と
第２の抵抗Ｒ２の接続点を電源電位検出回路ＤＤＫの出
力として電位レベル比較回路ＤＬＨに接続する。
抵抗Ｒ１と第２の抵抗Ｒ２を高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第１の抵抗Ｒ１と
第２の抵抗Ｒ２の接続点を電源電位検出回路ＤＤＫの出
力として電位レベル比較回路ＤＬＨに接続する。
【０１６８】電位レベル比較回路ＤＬＨは第１のＰチャ
ネル型ＭＯＳトランジスタＭＰ１と第１のＮチャネル型
ＭＯＳトランジスタＭＮ１が高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第２のＰチャネル
型ＭＯＳトランジスタＭＰ２と第２のＮチャネル型ＭＯ
ＳトランジスタＭＮ２が高電位側電源ＶＤＤと低電位側
電源ＶＳＳのあいだで直列に接続し、第１のＮチャネル
型ＭＯＳトランジスタＭＮ１のドレインが第１のＰチャ
ネル型ＭＯＳトランジスタＭＰ１と第２のＰチャネル型
ＭＯＳトランジスタＭＰ２のゲートに接続する。
ネル型ＭＯＳトランジスタＭＰ１と第１のＮチャネル型
ＭＯＳトランジスタＭＮ１が高電位側電源ＶＤＤと低電
位側電源ＶＳＳの間で直列に接続し、第２のＰチャネル
型ＭＯＳトランジスタＭＰ２と第２のＮチャネル型ＭＯ
ＳトランジスタＭＮ２が高電位側電源ＶＤＤと低電位側
電源ＶＳＳのあいだで直列に接続し、第１のＮチャネル
型ＭＯＳトランジスタＭＮ１のドレインが第１のＰチャ
ネル型ＭＯＳトランジスタＭＰ１と第２のＰチャネル型
ＭＯＳトランジスタＭＰ２のゲートに接続する。
【０１６９】ただし、第２のＮチャネルＭＯＳトランジ
スタＭＮ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＮチャネルＭＯＳトランジスタを用
い、第１のＮチャネルＭＯＳトランジスタＭＮ１のスレ
ショルド電圧は第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２のスレショルド電圧より高ければ、デプレッション
型ＮチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＮチャネルＭＯＳトランジスタを用いる。
スタＭＮ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＮチャネルＭＯＳトランジスタを用
い、第１のＮチャネルＭＯＳトランジスタＭＮ１のスレ
ショルド電圧は第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２のスレショルド電圧より高ければ、デプレッション
型ＮチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＮチャネルＭＯＳトランジスタを用いる。
【０１７０】つぎに、スレッショルド電圧が異なる第１
のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャ
ネルＭＯＳトランジスタＭＮ２の構造の例を説明する。
第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮ
チャネルＭＯＳトランジスタＭＮ２の構造について説明
する。図４は、本発明の第３の実施例における第１のＮ
チャネルＭＯＳトランジスタＭＮ１の構造を示す断面図
である。
のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャ
ネルＭＯＳトランジスタＭＮ２の構造の例を説明する。
第１のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮ
チャネルＭＯＳトランジスタＭＮ２の構造について説明
する。図４は、本発明の第３の実施例における第１のＮ
チャネルＭＯＳトランジスタＭＮ１の構造を示す断面図
である。
【０１７１】図４に示す本発明の第３の実施例における
第１のＮチャネルＭＯＳトランジスタＭＮ１の構造は、
バルク領域Ｂを低濃度Ｐ型半導体で形成し、このバルク
領域Ｂに高濃度Ｎ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｎ型半導体でチャネル領域Ｃを形成する。
第１のＮチャネルＭＯＳトランジスタＭＮ１の構造は、
バルク領域Ｂを低濃度Ｐ型半導体で形成し、このバルク
領域Ｂに高濃度Ｎ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｎ型半導体でチャネル領域Ｃを形成する。
【０１７２】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１のゲートとソースとドレインとバルクと
する。
【０１７３】また、図５は、本発明の第３の実施例にお
ける第２のＮチャネルＭＯＳトランジスタＭＮ２の構造
を示す断面図である。
ける第２のＮチャネルＭＯＳトランジスタＭＮ２の構造
を示す断面図である。
【０１７４】図５に示す本発明の第３の実施例における
第２のＮチャネルＭＯＳトランジスタＭＮ２の構造は、
バルク領域Ｂを低濃度Ｐ型半導体で形成し、このバルク
領域Ｂに高濃度Ｎ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｎ型半導体でチャネル領域Ｃを形成する。
第２のＮチャネルＭＯＳトランジスタＭＮ２の構造は、
バルク領域Ｂを低濃度Ｐ型半導体で形成し、このバルク
領域Ｂに高濃度Ｎ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｎ型半導体でチャネル領域Ｃを形成する。
【０１７５】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のゲートとソースとドレインとバルクと
する。
【０１７６】ここで、図４に示す本発明の第３の実施例
における第１のＮチャネルＭＯＳトランジスタＭＮ１の
構造と図５に示す本発明の第３の実施例における第２の
ＮチャネルＭＯＳトランジスタＭＮ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
における第１のＮチャネルＭＯＳトランジスタＭＮ１の
構造と図５に示す本発明の第３の実施例における第２の
ＮチャネルＭＯＳトランジスタＭＮ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
【０１７７】ただし、第１のＮチャネルＭＯＳトランジ
スタＭＮ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＮチャネルＭＯＳトランジスタＭＮ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより低いエネルギー
準位をもつとする。
スタＭＮ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＮチャネルＭＯＳトランジスタＭＮ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより低いエネルギー
準位をもつとする。
【０１７８】ここで、ゲート電極Ｇに用いる金属の仕事
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、例えば、アルミニウ
ムなどを用いたり、モリブデンやタングステンなどの高
融点金属から組み合わせることで可能である。
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、例えば、アルミニウ
ムなどを用いたり、モリブデンやタングステンなどの高
融点金属から組み合わせることで可能である。
【０１７９】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラン
ジスタＭＮ１のゲートに接続し、基準電位発生回路ＫＤ
Ｈが電位レベル比較回路ＤＬＨの第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲートに接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２のドレインに信号出
力部ＯＵＴを設ける。
ベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラン
ジスタＭＮ１のゲートに接続し、基準電位発生回路ＫＤ
Ｈが電位レベル比較回路ＤＬＨの第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲートに接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２のドレインに信号出
力部ＯＵＴを設ける。
【０１８０】つぎに図７に示す本発明の第３の実施例の
パワーオンリセット回路Ｐの動作について説明する。
パワーオンリセット回路Ｐの動作について説明する。
【０１８１】電源供給を開始後時間の経過とともに電源
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、第１の抵抗Ｒ１と第２の抵抗Ｒ
２により電源電圧を分圧し単調に増加または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、第１の抵抗Ｒ１と第２の抵抗Ｒ
２により電源電圧を分圧し単調に増加または減少する電
源電位レベルを電位レベル比較回路ＤＬＨに出力する。
【０１８２】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
【０１８３】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【０１８４】電位レベル比較回路ＤＬＨは、ＭＯＳトラ
ンジスタを用いるコンパレータ回路の構成になっており
第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートと
第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
ンジスタを用いるコンパレータ回路の構成になっており
第１のＮチャネルＭＯＳトランジスタＭＮ１のゲートと
第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
【０１８５】また、電位レベル比較回路ＤＬＨにおける
第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないように、ソースの高電位側電源ＶＤＤの
電位レベルを入力する。
第２のＮチャネルＭＯＳトランジスタＭＮ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないように、ソースの高電位側電源ＶＤＤの
電位レベルを入力する。
【０１８６】ここで、第２のＮチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＮチャネルＭＯＳトラン
ジスタを用い、第１のＮチャネルＭＯＳトランジスタＭ
Ｎ１のスレショルド電圧は第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のスレショルド電圧より高いＮチャネル
ＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＮチャネルＭＯＳトラン
ジスタを用い、第１のＮチャネルＭＯＳトランジスタＭ
Ｎ１のスレショルド電圧は第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のスレショルド電圧より高いＮチャネル
ＭＯＳトランジスタを用いる。
【０１８７】このため、電位レベル比較回路ＤＬＨは第
１のＮチャネルＭＯＳトランジスタＭＮ１のゲートに入
力するゲート電圧が、第１のＮチャネルＭＯＳトランジ
スタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＮチャネルＭＯＳトランジスタＭＮ１のゲー
トに入力するゲート電圧が第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のゲートに入力するゲート電圧が、第１
のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャ
ネルＭＯＳトランジスタＭＮ２のスレショルド電圧の差
より高い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
１のＮチャネルＭＯＳトランジスタＭＮ１のゲートに入
力するゲート電圧が、第１のＮチャネルＭＯＳトランジ
スタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭＮ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＮチャネルＭＯＳトランジスタＭＮ１のゲー
トに入力するゲート電圧が第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２のゲートに入力するゲート電圧が、第１
のＮチャネルＭＯＳトランジスタＭＮ１と第２のＮチャ
ネルＭＯＳトランジスタＭＮ２のスレショルド電圧の差
より高い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
【０１８８】ここで、第１の抵抗Ｒ１の抵抗値と第２の
抵抗Ｒ２の抵抗値の比と、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
抵抗Ｒ２の抵抗値の比と、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
【０１８９】たとえば、第１のＮチャネルＭＯＳトラン
ジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２とのスレショルド電圧の差は、第１のＮチャネルＭ
ＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
ジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタＭ
Ｎ２とのスレショルド電圧の差は、第１のＮチャネルＭ
ＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
【０１９０】この場合、ゲート電極Ｇに使用する金属の
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＮチ
ャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭ
ＯＳトランジスタＭＮ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＮチ
ャネルＭＯＳトランジスタＭＮ１と第２のＮチャネルＭ
ＯＳトランジスタＭＮ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
【０１９１】電源供給の開始状態では常に電源電位検出
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差だけ高い電位レベル以
上に設定する。
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差だけ高い電位レベル以
上に設定する。
【０１９２】そして、電源電圧が立ち上がるあいだまた
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＮチャネルＭＯＳトランジスタＭＮ１と第２の
ＮチャネルＭＯＳトランジスタＭＮ２とのスレショルド
電圧の差だけ高い電位レベル以下の電位レベルになるよ
うに設定する。
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＮチャネルＭＯＳトランジスタＭＮ１と第２の
ＮチャネルＭＯＳトランジスタＭＮ２とのスレショルド
電圧の差だけ高い電位レベル以下の電位レベルになるよ
うに設定する。
【０１９３】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差だけ高い電位レベル以
上の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＮチャネルＭＯＳトラ
ンジスタＭＮ１と第２のＮチャネルＭＯＳトランジスタ
ＭＮ２とのスレショルド電圧の差だけ高い電位レベル以
上の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
【０１９４】そして、電位レベル比較回路ＤＬＨは、電
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＮチャネルＭ
ＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２とのスレショルド電圧の差だけ高い電位
レベル以下の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＮチャネルＭ
ＯＳトランジスタＭＮ１と第２のＮチャネルＭＯＳトラ
ンジスタＭＮ２とのスレショルド電圧の差だけ高い電位
レベル以下の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
【０１９５】また、図７に示す本発明の第３の実施例の
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＮチャネル型ＭＯＳ
トランジスタＭＮ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラ
ンジスタＭＮ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＮチャネル型ＭＯＳ
トランジスタＭＮ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラ
ンジスタＭＮ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
【０１９６】さらに、図７に示す本発明の第３の実施例
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成において、電源電位検出回路ＤＤＫの出力と高電
位側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方
の電源の間にコンデンサを設けて、電源電圧の立ちあが
りに対して電源電位検出回路ＤＤＫの出力を時間的に遅
らせることも可能である。
のパワーオンリセット回路Ｐの電源電位検出回路ＤＤＫ
の構成において、電源電位検出回路ＤＤＫの出力と高電
位側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方
の電源の間にコンデンサを設けて、電源電圧の立ちあが
りに対して電源電位検出回路ＤＤＫの出力を時間的に遅
らせることも可能である。
【０１９７】［本発明の第４の実施例の説明：図４、図
５、図８］つぎに図面を用いて、本発明の第４の実施例
を詳述する。図８は、本発明の第４の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
５、図８］つぎに図面を用いて、本発明の第４の実施例
を詳述する。図８は、本発明の第４の実施例におけるパ
ワーオンリセット回路Ｐの構成を示す回路図である。
【０１９８】図８に示す本発明の第４の実施例のパワー
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
オンリセット回路Ｐは、電源電圧の増加とともに単調に
変化する電源電位レベルを出力する電源電位検出回路Ｄ
ＤＫと電源電位検出回路ＤＤＫが出力する電源電位レベ
ルを比較し高低関係を信号電位レベルとして出力する電
位レベル比較回路ＤＬＨとで構成する。
【０１９９】電源電位検出回路ＤＤＫは、電源電圧を電
源電位レベルとして電位レベル比較回路ＤＬＨに出力
し、電位レベル比較回路ＤＬＨは第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第１のＮチャネル型ＭＯＳト
ランジスタＭＮ１が高電位側電源ＶＤＤと低電位側電源
ＶＳＳの間で直列に接続し、第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２と第２のＮチャネル型ＭＯＳトラン
ジスタＭＮ２が高電位側電源ＶＤＤと低電位側電源ＶＳ
Ｓのあいだで直列に接続し、第１のＮチャネル型ＭＯＳ
トランジスタＭＮ１のドレインが第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第２のＰチャネル型ＭＯＳト
ランジスタＭＰ２のゲートに接続する。
源電位レベルとして電位レベル比較回路ＤＬＨに出力
し、電位レベル比較回路ＤＬＨは第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第１のＮチャネル型ＭＯＳト
ランジスタＭＮ１が高電位側電源ＶＤＤと低電位側電源
ＶＳＳの間で直列に接続し、第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２と第２のＮチャネル型ＭＯＳトラン
ジスタＭＮ２が高電位側電源ＶＤＤと低電位側電源ＶＳ
Ｓのあいだで直列に接続し、第１のＮチャネル型ＭＯＳ
トランジスタＭＮ１のドレインが第１のＰチャネル型Ｍ
ＯＳトランジスタＭＰ１と第２のＰチャネル型ＭＯＳト
ランジスタＭＰ２のゲートに接続する。
【０２００】ただし、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧がゼロＶでも“オン”す
るデプレッション型ＰチャネルＭＯＳトランジスタを用
い、第１のＰチャネルＭＯＳトランジスタＭＰ１のスレ
ショルド電圧は第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２のスレショルド電圧より低ければ、デプレッション
型ＰチャネルＭＯＳトランジスタまたはエンハンスメン
ト型ＰチャネルＭＯＳトランジスタを用いる。
【０２０１】つぎにスレッショルド電圧が異なる第１の
ＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネ
ルＭＯＳトランジスタＭＰ２の構造の例を説明する。第
１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチ
ャネルＭＯＳトランジスタＭＰ２の構造について説明す
る。図４は、本発明の第１の実施例における第１のＰチ
ャネルＭＯＳトランジスタＭＰ１の構造を示す断面図で
ある。
ＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャネ
ルＭＯＳトランジスタＭＰ２の構造の例を説明する。第
１のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチ
ャネルＭＯＳトランジスタＭＰ２の構造について説明す
る。図４は、本発明の第１の実施例における第１のＰチ
ャネルＭＯＳトランジスタＭＰ１の構造を示す断面図で
ある。
【０２０２】図８に示す本発明の第４の実施例における
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第１のＰチャネルＭＯＳトランジスタＭＰ１の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０２０３】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＡである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１のゲートとソースとドレインとバルクと
する。
【０２０４】また、図５は、本発明の第４の実施例にお
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
ける第２のＰチャネルＭＯＳトランジスタＭＰ２の構造
を示す断面図である。
【０２０５】図５に示す本発明の第４の実施例における
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
第２のＰチャネルＭＯＳトランジスタＭＰ２の構造は、
バルク領域Ｂを低濃度Ｎ型半導体で形成し、このバルク
領域Ｂに高濃度Ｐ型半導体でソース領域Ｓとドレイン領
域Ｄを形成し、ソース領域Ｓとドレイン領域Ｄの間に低
濃度Ｐ型半導体でチャネル領域Ｃを形成する。
【０２０６】そして、チャネル領域Ｃの上に絶縁物Ｏを
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
介して仕事関数がΦＢである金属でゲート電極Ｇを形成
し、ゲート電極Ｇとソース領域Ｓとドレイン領域Ｄとバ
ルク領域Ｂのそれぞれを、第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートとソースとドレインとバルクと
する。
【０２０７】ここで、図４に示す本発明の第４の実施例
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
における第１のＰチャネルＭＯＳトランジスタＭＰ１の
構造と図５に示す本発明の第１の実施例における第２の
ＰチャネルＭＯＳトランジスタＭＰ２の構造はゲート電
極Ｇに用いる金属の仕事関数が異なり、チャネル領域の
不純物濃度分布を等しい。
【０２０８】ただし、第１のＰチャネルＭＯＳトランジ
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
スタＭＰ１のゲート電極Ｇに用いる金属の仕事関数ΦＡ
は第２のＰチャネルＭＯＳトランジスタＭＰ２のゲート
電極Ｇに用いる金属の仕事関数ΦＢより高いエネルギー
準位をもつとする。
【０２０９】ここで、ゲート電極Ｇに用いる金属の仕事
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
関数を異ならせるためには、異なる仕事関数を有する金
属を２種類選択して用いればよく、たとえば、アルミニ
ウムなどを用いたり、モリブデンやタングステンなどの
高融点金属から組み合わせることで可能である。
【０２１０】そして、電源電位検出回路ＤＤＫが電位レ
ベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラン
ジスタＭＮ１のゲートに接続し、基準電位発生回路ＫＤ
Ｈが電位レベル比較回路ＤＬＨの第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲートに接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２のドレインに信号出
力部ＯＵＴを設ける。
ベル比較回路ＤＬＨの第１のＮチャネル型ＭＯＳトラン
ジスタＭＮ１のゲートに接続し、基準電位発生回路ＫＤ
Ｈが電位レベル比較回路ＤＬＨの第２のＮチャネル型Ｍ
ＯＳトランジスタＭＮ２のゲートに接続し、第２のＰチ
ャネル型ＭＯＳトランジスタＭＰ２のドレインに信号出
力部ＯＵＴを設ける。
【０２１１】つぎに図６に示す本発明の第２の実施例の
パワーオンリセット回路Ｐの動作について説明する。
パワーオンリセット回路Ｐの動作について説明する。
【０２１２】電源供給を開始後時間の経過とともに電源
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、単調に増加または減少する電源
電位レベルを電位レベル比較回路ＤＬＨに出力する。
電圧は増加するこのとき電源電位検出回路ＤＤＫは電源
電圧の増加に対応して、単調に増加または減少する電源
電位レベルを電位レベル比較回路ＤＬＨに出力する。
【０２１３】電源電位レベルの増加と減少とは、本発明
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
のパワーオンリセット回路Ｐを用いる回路システムの基
準レベルであるグランドレベルが高電位側電源ＶＤＤで
あるか低電位側電源ＶＳＳであるかによって異なり、グ
ランドレベルが高電位側電源ＶＤＤである場合電源電圧
の増加とともに電源電位レベルは減少し、グランドレベ
ルが低電位側電源ＶＳＳである場合、電源電圧の増加と
ともに電源電位レベルは増加をする。
【０２１４】そして、電源電圧が立ち上がる間は電源電
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
位検出回路ＤＤＫが出力する電源電位レベルは単調増加
または単調減少し、電源電圧が立ち上がりある一定の電
圧になると電源電位検出回路ＤＤＫも電源電圧に対応し
てある一定の電源電位レベルを出力する。
【０２１５】電位レベル比較回路ＤＬＨは、ＭＯＳトラ
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
ンジスタを用いるコンパレータ回路の構成になっており
第１のＰチャネルＭＯＳトランジスタＭＰ１のゲートと
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力するゲート電圧の高低により、信号出力部ＯＵＴか
ら出力する信号電位レベルが大きく変わる。
【０２１６】また、電位レベル比較回路ＤＬＨにおける
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
第２のＰチャネルＭＯＳトランジスタＭＰ２のゲートに
入力する電位レベルは、ゲート−ソース間電圧が電源電
圧に依存しないようにソースの高電位側電源ＶＤＤの電
位レベルを入力する。
【０２１７】ここで、第２のＰチャネルＭＯＳトランジ
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
スタＭＰ２はスレショルド電圧が少なくともゼロＶで
“オン”するデプレッション型ＰチャネルＭＯＳトラン
ジスタを用い、第１のＰチャネルＭＯＳトランジスタＭ
Ｐ１のスレショルド電圧は第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のスレショルド電圧より低いＰチャネル
ＭＯＳトランジスタを用いる。
【０２１８】このため、電位レベル比較回路ＤＬＨは第
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
１のＰチャネルＭＯＳトランジスタＭＰ１のゲートに入
力するゲート電圧が、第１のＰチャネルＭＯＳトランジ
スタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭＰ
２のスレショルド電圧の差より高い場合は信号出力部Ｏ
ＵＴの出力信号は高電位側電源ＶＤＤに近い電位を出力
し、第１のＰチャネルＭＯＳトランジスタＭＰ１のゲー
トに入力するゲート電圧が第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２のゲートに入力するゲート電圧が、第１
のＰチャネルＭＯＳトランジスタＭＰ１と第２のＰチャ
ネルＭＯＳトランジスタＭＰ２のスレショルド電圧の差
より低い場合は信号出力部ＯＵＴの出力信号は低電位側
電源ＶＳＳに近い電位を出力する。
【０２１９】ここで、第１の抵抗Ｒ１の抵抗値と第２の
抵抗Ｒ２の抵抗値の比と、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
抵抗Ｒ２の抵抗値の比と、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差を調整して、電源電圧
に対する電位レベル比較回路ＤＬＨの出力する信号電位
レベルの切り換わりを制御する。
【０２２０】たとえば、第１のＰチャネルＭＯＳトラン
ジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２とのスレショルド電圧の差は、第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
ジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタＭ
Ｐ２とのスレショルド電圧の差は、第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２の構造はゲート電極Ｇに用いる金属の仕
事関数だけ異なる方法を用いる。
【０２２１】この場合、ゲート電極Ｇに使用する金属の
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
仕事関数は金属そのものが有する値であり、プロセスバ
ラつきなど製造工程による影響を受けなく、第１のＰチ
ャネルＭＯＳトランジスタＭＰ１と第２のＰチャネルＭ
ＯＳトランジスタＭＰ２とのスレショルド電圧の差がプ
ロセスばらつきなど製造工程による影響を受けなくな
る。
【０２２２】電源供給の開始状態では常に電源電位検出
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
回路ＤＤＫの出力する電源電位レベルを、高電位側電源
ＶＤＤの電位レベルから、第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下に設定する。
【０２２３】そして、電源電圧が立ち上がるあいだまた
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
は立ち上がり後に、電源電位検出回路ＤＤＫの出力する
電源電位レベルを、高電位側電源ＶＤＤの電位レベルか
ら第１のＰチャネルＭＯＳトランジスタＭＰ１と第２の
ＰチャネルＭＯＳトランジスタＭＰ２とのスレショルド
電圧の差だけ低い電位レベル以上の電位レベルになるよ
うに設定する。
【０２２４】電位レベル比較回路ＤＬＨは、電源電位検
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
出回路ＤＤＫの出力する電源電位レベルを、高電位側電
源ＶＤＤの電位レベルから第１のＰチャネルＭＯＳトラ
ンジスタＭＰ１と第２のＰチャネルＭＯＳトランジスタ
ＭＰ２とのスレショルド電圧の差だけ低い電位レベル以
下の間に信号出力部ＯＵＴから高電位側電源ＶＤＤに近
い信号電位レベルを出力し回路システムの初期状態を設
定する。
【０２２５】そして、電位レベル比較回路ＤＬＨは、電
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
源電位検出回路ＤＤＫの出力する電源電位レベルを、高
電位側電源ＶＤＤの電位レベルから第１のＰチャネルＭ
ＯＳトランジスタＭＰ１と第２のＰチャネルＭＯＳトラ
ンジスタＭＰ２とのスレショルド電圧の差だけ低い電位
レベル以上の電位レベルになると低電位側電源ＶＳＳに
近い信号電位レベルを出力し回路システムの初期状態の
設定を終了する。
【０２２６】また、図８に示す本発明の第４の実施例の
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
パワーオンリセット回路Ｐで電源電位検出回路ＤＤＫを
電位レベル比較回路ＤＬＨの第２のＰチャネル型ＭＯＳ
トランジスタＭＰ２に接続し、基準電位検出回路を電位
レベル比較回路ＤＬＨの第１のＰチャネル型ＭＯＳトラ
ンジスタＭＰ１に接続する構成も考えられ、この構成の
場合は、信号出力部ＯＵＴから出力する信号の電位レベ
ル変化が上記の関係と反対になる。
【０２２７】さらにまた、図８に示す本発明の第４の実
施例のパワーオンリセット回路Ｐの電源電位検出回路Ｄ
ＤＫの構成で、電源電位検出回路ＤＤＫの出力と高電位
側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方の
電源の間にコンデンサを設けて、電源電圧の立ちあがり
に対して電源電位検出回路ＤＤＫの出力を時間的に遅ら
せることも可能である。
施例のパワーオンリセット回路Ｐの電源電位検出回路Ｄ
ＤＫの構成で、電源電位検出回路ＤＤＫの出力と高電位
側電源ＶＤＤと低電位側電源ＶＳＳの両方または一方の
電源の間にコンデンサを設けて、電源電圧の立ちあがり
に対して電源電位検出回路ＤＤＫの出力を時間的に遅ら
せることも可能である。
【０２２８】
【発明の効果】以上の説明から明らかなように、本発明
のパワーオンリセット回路は、電源電圧依存性のない電
位レベルと電位レベル比較回路を有し、電源電圧の大き
さにより出力信号の電位レベルを切り換えることができ
る。
のパワーオンリセット回路は、電源電圧依存性のない電
位レベルと電位レベル比較回路を有し、電源電圧の大き
さにより出力信号の電位レベルを切り換えることができ
る。
【０２２９】このようなパワーオンリセット回路構成に
より、本発明においては、電源電圧の立ち上がり速度と
電源電圧の大きさにばらつきや変動があっても回路シス
テムの初期状態を設定することが安定して行うことが可
能となる。
より、本発明においては、電源電圧の立ち上がり速度と
電源電圧の大きさにばらつきや変動があっても回路シス
テムの初期状態を設定することが安定して行うことが可
能となる。
【図１】本発明の第１の実施形態におけるパワーオンリ
セット回路の構成を示すブロック回路図である。
セット回路の構成を示すブロック回路図である。
【図２】本発明の第２の実施形態におけるパワーオンリ
セット回路の構成を示すブロック回路図である。
セット回路の構成を示すブロック回路図である。
【図３】本発明の第１の実施例におけるパワーオンリセ
ット回路の構成を示す回路図である。
ット回路の構成を示す回路図である。
【図４】本発明の実施例における第１のＰチャネルＭＯ
Ｓトランジスタまたは第１のＮチャネルＭＯＳトランジ
スタの構造を示す断面図である。
Ｓトランジスタまたは第１のＮチャネルＭＯＳトランジ
スタの構造を示す断面図である。
【図５】本発明の実施例における第２のＰチャネルＭＯ
Ｓトランジスタまたは第２のＮチャネルＭＯＳトランジ
スタの構造を示す断面図である。
Ｓトランジスタまたは第２のＮチャネルＭＯＳトランジ
スタの構造を示す断面図である。
【図６】本発明の第２の実施例におけるパワーオンリセ
ット回路の構成を示す回路図である。
ット回路の構成を示す回路図である。
【図７】本発明の第３の実施例におけるパワーオンリセ
ット回路の構成を示す回路図である。
ット回路の構成を示す回路図である。
【図８】本発明の第４の実施例におけるパワーオンリセ
ット回路の構成を示す回路図である。
ット回路の構成を示す回路図である。
【図９】従来技術におけるパワーオンリセット回路の構
成を示す回路図である。
成を示す回路図である。
【図１０】第２の従来技術におけるパワーオンリセット
回路の構成を示す回路図である。
回路の構成を示す回路図である。
Ｐ パワーオンリセット回路 ＭＰ１ 第１のＰチャンネルＭＯＳトランジスタ ＭＰ２ 第２のＰチャンネルＭＯＳトランジスタ ＮＰ１ 第１のＮチャンネルＭＯＳトランジスタ ＮＰ２ 第２のＮチャンネルＭＯＳトランジスタ ＯＵＴ 信号出力部
Claims (7)
- 【請求項１】 電源電圧依存性のない電位レベルと電位
レベル比較回路とを有することを特徴とするパワーオン
リセット回路。 - 【請求項２】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有することを特徴とするパワーオン
リセット回路。 - 【請求項３】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有し、 電位レベル比較回路はオフセット型コンパレータ回路で
構成することを特徴とするパワーオンリセット回路。 - 【請求項４】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有し、 電位レベル比較回路はオフセット型コンパレータ回路で
構成し、オフセット型コンパレータ回路はスレッショル
ド電圧が異なるＭＯＳトランジスタで構成することを特
徴とするパワーオンリセット回路。 - 【請求項５】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有し、 電位レベル比較回路はオフセット型コンパレータ回路で
構成し、オフセット型コンパレータ回路はチャネル領域
の不純物濃度分布が異なるＭＯＳトランジスタで構成す
ることを特徴とするパワーオンリセット回路。 - 【請求項６】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有し、 電位レベル比較回路はオフセット型コンパレータ回路で
構成し、 オフセット型コンパレータ回路はゲートの仕事関数が異
なるＭＯＳトランジスタで構成することを特徴とするパ
ワーオンリセット回路。 - 【請求項７】 電源電圧依存性のない電位レベルと、電
源電圧の増加とともに単調に変化する電位レベルとの電
位レベル比較回路を有し、 電位レベル比較回路は第１の第１導電型ＭＯＳトランジ
スタと第１の第２導電型ＭＯＳトランジスタが第１の電
源と第２の電源の間で直列に接続し、 第２の第１導電型ＭＯＳトランジスタと第２の第２導電
型ＭＯＳトランジスタが第１の電源と第２の電源の間で
直列に接続し、 第１の第１導電型ＭＯＳトランジスタのドレインが第１
の第２導電型ＭＯＳトランジスタと第２の第２導電型Ｍ
ＯＳトランジスタのゲートに接続することを特徴とする
パワーオンリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164157A JPH1117509A (ja) | 1997-06-20 | 1997-06-20 | パワーオンリセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9164157A JPH1117509A (ja) | 1997-06-20 | 1997-06-20 | パワーオンリセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117509A true JPH1117509A (ja) | 1999-01-22 |
Family
ID=15787830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9164157A Pending JPH1117509A (ja) | 1997-06-20 | 1997-06-20 | パワーオンリセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117509A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208303A (ja) * | 2002-12-23 | 2004-07-22 | Lg Phillips Lcd Co Ltd | タイミングコントローラ用リセット回路 |
| JP2006236579A (ja) * | 1993-11-08 | 2006-09-07 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2010041818A (ja) * | 2008-08-05 | 2010-02-18 | Hitachi Ltd | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
-
1997
- 1997-06-20 JP JP9164157A patent/JPH1117509A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006236579A (ja) * | 1993-11-08 | 2006-09-07 | Samsung Electronics Co Ltd | 半導体メモリ装置 |
| JP2004208303A (ja) * | 2002-12-23 | 2004-07-22 | Lg Phillips Lcd Co Ltd | タイミングコントローラ用リセット回路 |
| US7256778B1 (en) | 2002-12-23 | 2007-08-14 | Lg. Philips Lcd Co. Ltd. | Reset circuit for timing controller |
| KR100891122B1 (ko) | 2002-12-23 | 2009-04-06 | 엘지디스플레이 주식회사 | 전압유기 방지회로를 구비한 타이밍컨트롤러 리셋회로 |
| US8009160B2 (en) | 2002-12-23 | 2011-08-30 | Lg Display Co. Ltd. | Circuit for timing controller |
| JP2010041818A (ja) * | 2008-08-05 | 2010-02-18 | Hitachi Ltd | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
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