JP2010041818A - レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 - Google Patents
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Abstract
【解決手段】レベルシフト回路のオフセットが設けられたセット用負荷の信号レベルとリセット用負荷との信号レベルとを比較し、セット用負荷のレベルがリセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出する
【選択図】図1
Description
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのVF分下がったレベルからクランプ回路24,25のクランプ電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
2 上アームIGBT
3 FWD(フリーホイールダイオード)
4 FWD
5 接続点
6 負荷
10 レベルシフト用IGBT
11 レベルシフト用IGBT
12 レベルシフト用MOSFET
13 レベルシフト用MOSFET
18 上アーム側のレベルシフト用負荷
19 上アーム側のレベルシフト用負荷
20 上アーム側のレベルシフト用負荷
21 上アーム側のレベルシフト用負荷
22 上アーム側のレベルシフト用負荷
23 上アーム側のレベルシフト用負荷
24 クランプ回路
25 クランプ回路
30 パルス発生回路
31 パルス発生回路
50 セットパルス検出用コンパレータ
51 リセットパルス検出用コンパレータ
52 セットパルス検出用コンパレータ
53 リセットパルス検出用コンパレータ
60 LPF(ローパスフィルタ)
61 LPF(ローパスフィルタ)
62 RSフリップフロップ
63 バッファ回路(DRV)
64 バッファ回路(DRV)
70 PMOSFET
71 PMOSFET
72 負荷MOS
73 負荷MOS
74 定電流源
75 定電流源
76 抵抗
77 抵抗
78 ダイオード
79 ダイオード
80 定電流源
81 NMOSFET
82 定電流源
90 差電対
91 スタンバイバイアス部
92 インタフェイス部
93 レベル変換部
100 スイッチング素子駆動回路
101 スイッチング素子駆動回路
200 下アーム制御回路
201 上アーム制御回路
300 パワーモジュール
301 下アーム用電力用スイッチング素子(下アーム素子)
302 上アーム用電力用スイッチング素子(上アーム素子)
910 レベルシフト回路
911 電位差付加回路
912 電位差付加回路
930 伝達回路
931 RSフリップフロップ
933 NORゲート
934 NORゲート
935 NANDゲート
936 NANDゲート
937 インバータゲート
938 インバータゲート
9R1 セット抵抗
9R2 リセット抵抗
9T1 HNMOSトランジスタ(高耐圧電界効果トランジスタ)
9T2 HNMOSトランジスタ(高耐圧電界効果トランジスタ)
Claims (10)
- 第1の基準電位及び前記第1の基準電位に対し浮動電位となる第2の基準電位と、
前記第1の基準電位側にあり、前記第1の基準電位側から前記第2の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第1のスイッチング素子及び前記リセットパルスを電流に変換する第2のスイッチング素子と、
前記第2の基準電位側にあり、前記第1のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第2のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記第1および第2の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを判定して前記セットパルスを検出することを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷及び前記リセット用負荷のそれぞれのレベルが異なる2箇所以上のタップにより形成され、
前記セットパルス検出回路は、前記セット用負荷のレベルが高い側のタップと前記リセット用負荷のレベルが低い側のタップとの信号レベルを比較して前記セットパルスを検出することを特徴とするレベルシフト回路。 - 請求項1に記載のレベルシフト回路において、
前記オフセットは、前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較するコンパレータ内に設けられたオフセットにより形成され、
前記セット用負荷のレベルが前記リセット用負荷のレベルに比べ前記オフセットより低くなったことを前記オフセットが設けられたコンパレータが判定して前記セットパルスを検出することを特徴とするレベルシフト回路。 - 請求項3に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ設けられた異なる段数のダイオードにより形成されることを特徴とするレベルシフト回路。 - 請求項3に記載のレベルシフト回路において、
前記コンパレータに設けられたオフセットは、前記コンパレータの前記セット用負荷側と前記リセット用負荷側の入力端にそれぞれ接続された異なるバイアス値により形成されることを特徴とするレベルシフト回路。 - 主電源端子間に直列に接続された第1及び第2の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第1の電力用スイッチング素子の接地側電位を基準とする第1の基準電位側から前記第1及び第2の電力用スイッチング素子の接続点を基準とする第2の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路が請求項1に記載のレベルシフト回路であることを特徴とするスイッチング素子駆動回路。 - 請求項6に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードを設けたことを特徴とするスイッチング素子駆動回路。 - 請求項6に記載のスイッチング素子駆動回路において、
前記レベルシフト回路の前記セットパルス検出用回路と、前記セット用負荷及びリセット用負荷との間にダイオードとバイアス回路を設けたことを特徴とするスイッチング素子駆動回路。 - 請求項6に記載のスイッチング素子駆動回路において、
前記レベルシフト用スイッチング素子がIGBTまたはMOSFETであることを特徴とするスイッチング素子駆動回路。 - 主電源端子間に直列に接続された第1及び第2のスイッチング素子と、前記第1のスイッチング素子の接地側電位を基準とする第1の制御電源と、前記第1及び第2のスイッチング素子の接続点電位を基準電位とする第2の制御電源と、前記第2のスイッチング素子駆動制御信号を前記第1のスイッチング素子の接地電位を基準電位から、前記第1及び第2の電力用スイッチング素子の接続点電位を基準とする電位側へ伝達するレベルシフト回路と、前記第1及び第2のスイッチング素子を駆動するバッファ回路を備えるインバータ装置において、請求項1に記載のレベルシフト回路を用いたことを特徴とするインバータ装置。
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