JP5475970B2 - レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 - Google Patents
レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 Download PDFInfo
- Publication number
- JP5475970B2 JP5475970B2 JP2008201809A JP2008201809A JP5475970B2 JP 5475970 B2 JP5475970 B2 JP 5475970B2 JP 2008201809 A JP2008201809 A JP 2008201809A JP 2008201809 A JP2008201809 A JP 2008201809A JP 5475970 B2 JP5475970 B2 JP 5475970B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- load
- switching element
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
本発明は、電力変換装置に用いられるレベルシフト回路、半導体スイッチング素子の駆動回路及びインバータ装置などの電力変換装置に関する。
インバータなどの電力変換装置において、負荷を駆動するための電力用スイッチング素子は、主電源端子間に直列に接続されている。低い側の電力用スイッチング素子（以下、下アームスイッチング素子と称す）と、高い側の電力用スイッチング素子（以下、上アームスイッチング素子と称す）との中点が負荷に接続されている。このような装置においては、上アームスイッチング素子の基準電位は、電位的に浮動の状態で駆動される。このため、上アームスイッチング素子の駆動制御は、下アームスイッチング素子の基準電位側からレベルシフトと呼ばれる回路により伝達される。
図７に、特許文献１で示された従来技術のスイッチング素子駆動回路のレベルシフト部を示す。下アームから電流変換され伝達された、セットパルス信号及びリセットパルス信号は、セット抵抗９Ｒ１及びリセット抵抗９Ｒ２で電圧変換され、インバータゲート９３７、９３８を介してＲＳフリップフロップ９３１に伝達される。また、上アーム基準電位の電圧変動（ｄｖ／ｄｔ）などにより、前記インバータゲート９３７，９３８が同相モードで誤動作した場合に後段のＲＳフリップフロップ９３１に誤信号の伝達を阻止するためにマスク信号回路９４０の出力との論理をとることで実現している。
特許文献１によれば、同相モードによる誤動作を回避するために、マスク信号回路９４０の入力信号レベルをセット抵抗９Ｒ１及びリセット抵抗９Ｒ２より電位差ΔＶ低くすることにより、マスク信号回路側のインバータゲートのしきい値など高くなってもマスク信号がパルス信号より狭くならないようにしている。
更に、特許文献２によれば、マスク信号との論理でも除去できない狭いパルスをＲＳフリップフロップの前段に設けたアナログのローパスフィルタで除去して誤動作を防止している。
また、特許文献３によれば、セット信号とリセット信号との差を出力する比較回路を備え、その差が設定値以上のときに正規の信号とみなす技術が開示されている。
特開２００３−２７３７１５号公報
特開２００７−２３５２４５号公報
特開２００５−３０４１１３号公報
特許文献３に開示された実施例によれば、セットパルス信号とリセットパルス信号との差を出力するオペアンプを設けて、前記オペアンプの出力を比較回路で比較する構成になっているために回路構成が複雑になってしまう。
本発明では、ｄｖ／ｄｔによる誤動作の排除と、これを実現する回路を簡素化したレベルシフト回路、また、これを備えるスイッチング素子駆動回路、更には、これを用いたインバータ装置の提供を目的とする。
上記の課題を解決するために、本発明のレベルシフト回路は、第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えており、前記セットパルス検出回路の非反転入力側には、セット用負荷の高レベル側の信号が入力され、反転入力側には、リセット用負荷の低レベル側の信号が入力され、同様に、前記リセットパルス検出回路の非反転入力側には、リセット用負荷の高レベル側の信号が入力され、反転入力側には、セット用負荷の低レベル側の信号が入力され、前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、前記オフセットは、前記セット用負荷及び前記リセット用負荷のそれぞれのレベルが異なる２箇所以上のタップにより形成され、前記２箇所以上のタップのレベル比が、上下アーム間基準電位の変動時に、前記セット用負荷及び前記リセット用負荷の抵抗値のバラツキによりレベルシフト回路のセット側とリセット側に発生する電圧低下の振幅バラツキの比より大きく設定され、前記セットパルス検出回路は、前記セット用負荷のレベルが高い側のタップと前記リセット用負荷のレベルが低い側のタップとの信号レベルを比較して、前記セットパルス検出回路の非反転入力側に入力されたセット用負荷の高レベル側の信号が、前記セットパルス検出回路のバイアスレベルからダイオードの順電圧降下を差し引いたレベルであるしきい値より低くなると前記セットパルスを検出することを特徴とする。
本発明によれば、ｄｖ／ｄｔなどによるコモンモードによる誤作動を防止できるため、レベルシフト回路動作のロバスト性を本質的に向上できる。また、回路構成を簡素化できるため、コストを低減できる。
以下、本発明の実施の形態について図面を使用して詳細に説明する。
図１に本実施例の３相インバータ装置の１相分を示す。他の２相分も同様である。主電源ＨＶ間に上アーム用電力用スイッチング素子（以下、「上アーム素子」と称す。）３０２と、下アーム用電力用スイッチング素子（以下、「下アーム素子」と称す。）３０１と、がトーテムポール接続（直列接続）され、ハーフブリッジを構成している。上アーム素子３０２と下アーム素子３０１の接続点５は、負荷６に接続されると共に、上アーム素子３０２を駆動する基準電位となる。
上アーム素子３０２、および下アーム素子３０１は、それぞれ、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）２とＦＷＤ（フリーホイールダイオード）４およびＩＧＢＴ１とＦＷＤ３で構成される。本実施例では、１相分の上下アーム素子３０１，３０２はパワーモジュール３００に収められている。
１相分の上下アームのスイッチング素子駆動回路１００は、下アーム制御回路２００、上アーム制御回路２０１、およびレベルシフト用ＩＧＢＴ１０，１１で構成される。ＶＤ１は下アーム制御回路２００用の電源である。ＶＤ２は上アーム制御回路２０１の電源であり、ＶＤ１とはトランスにより絶縁されている。
次に、駆動制御の流れを説明する。入力信号Ｐ_ＩＮは上位コントローラ（図示しない）から与えられる。本実施例では、入力信号Ｐ_ＩＮは下アーム駆動制御信号のみで、上下アームパルス発生回路３０により上アーム用駆動制御信号を生成する。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３０で生成する。
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＩＧＢＴ１０，１１を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷２０〜２３により電圧変換される。また、レベルシフト用負荷にはクランプ回路２４，２５が並列に接続される。
セットパルス検出用コンパレータ５０の非反転入力側には、セットパルス用負荷抵抗の高レベル側Ｖ_Ｓ（Ｈ）の信号を入力し、反転入力側には、リセットパルス用負荷抵抗の低レベル側Ｖ_Ｒ（Ｌ）の信号を入力する。同様に、リセットパルス検出用コンパレータ５１の非反転入力側には、リセットパルス用負荷抵抗の高レベル側Ｖ_Ｒ（Ｈ）の信号を入力し、反転入力側には、セットパルス用負荷抵抗の低レベル側Ｖ_Ｓ（Ｌ）の信号を入力する。
コンパレータ５０，５１の出力は、ＬＰＦ（ローパスフィルタ）６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
従来のレベルシフト回路は、セットパルス信号及びリセットパルス信号の何れにおいても、パルス信号をシングルエンドで検出するのが一般的であった。ここからは、本発明のポイントであるパルス信号検出の差動化について説明する。
図２は、本実施例のコンパレータ５０の一例を示す回路図である。セットパルス検出用コンパレータ５０は、インタフェイス部９２、スタンバイバイアス部９１、差動対９０、及びレベル変換部９３から構成される。ＶＤ２は上アーム駆動用電源、ＶＤ３は上アーム制御回路用電源であり、ＶＤ２＞ＶＤ３の関係にある。７４と７５及び８０は定電流源である。
差動対は、ＰＭＯＳＦＥＴ７０，７１と定電流源８０及び負荷ＭＯＳ７２，７３とで構成される。差動対入力レベルは、通常、抵抗７６，７７及び定電流源７４，７５とから成るバイアス回路により、所望のレベルにバイアスされている。差動対の入力レベルが同一の場合は、差動対の出力が”Ｌｏ”になるように負荷ＭＯＳ７２，７３の定数などで不感帯を設定する。
レベルシフト回路動作時の動作を説明する。レベルシフト駆動パルスＰ_Ｓにより、レベルシフト用ＩＧＢＴ１０がオンすると、Ｖ_Ｓ（Ｈ）レベルが低下する。Ｖ_Ｓ（Ｈ）のレベルが、バイアスレベルからダイオード７８のＶＦ（順電圧降下）を差し引いたレベルより低くなるとＰＭＯＳＦＥＴ７０のＶｇｓが増大し、負荷ＭＯＳ７２のドレイン電圧が上昇し、次段のレベル変換回路のＮＭＯＳＦＥＴ８１がオンして、更に次段のＬＰＦ６０に”Ｌｏ”パルスが伝達される。
インタフェイス部９２をダイオードで構成することにより、コンパレータの入力レベルの範囲を適切に制限し、コンパレータの安定動作に寄与している。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルからクランプ回路２４，２５のクランプ電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
入力レベルは、負荷抵抗の電圧レベルが、スタンバイバイアスレベルよりダイオードのＶＦ分下がったレベルからクランプ回路２４，２５のクランプ電圧までの範囲に制限される。このため、上下アーム間逆サージ発生時の電流の逆流を阻止する効果もある。
次にｄｖ／ｄｔなどのコモンモードノイズによる誤信号発生時の動作を説明する。上下アーム間基準電位が変動する時に、ｄｖ／ｄｔと、レベルシフト用ＩＧＢＴなどの寄生容量との積の電流がレベルシフト部に流れる。これにより、レベルシフト負荷には、セット側及びリセット側の何れにも電圧が生じる。
本発明では、セットパルス検出用コンパレータ５０では、非反転側の入力に反転側の入力より高い側のタップから入力しているため、同相モードでは、差動対の非反転入力のレベルが反転入力のレベルより低くならないため、誤検知を抑制できる。
図６に差動化したレベルシフト回路動作を示す波形のイメージ図を示す。上アーム制御パルス信号の遷移タイミングからレベルシフトＩＧＢＴ１０，１１駆動用のワンショットパルス信号を生成する。セットパルスはライズエッジから、また、リセットパルスはフォールから生成される。レベルシフト受信信号の高レベル側（Ｖ_Ｓ（Ｈ）及びＶ_Ｒ（Ｈ））を実線で、また低レベル側（Ｖ_Ｓ（Ｌ）及びＶ_Ｒ（Ｌ））を点線で示す。セットパルス検出用コンパレータ５０の入力電位差は、Ｖ_Ｓ（Ｈ）−Ｖ_Ｒ（Ｌ）となる。同様に、リセットパルス検出用コンパレータ５１の入力電位差は、Ｖ_Ｒ（Ｈ）−Ｖ_Ｓ（Ｌ）となる。
通常のレベルシフト駆動パルス発生時には、レベルシフト用負荷のセット側、もしくは、リセット側のいずれかにのみ信号が発生するため、コンパレータの非反転入力レベルが反転入力レベルより低くなりコンパレータ出力が反転する。
一方、ｄｖ／ｄｔ発生時にはコモンモードで、セット側及びリセット側の双方のレベルシフト用負荷に信号が発生する。しかしながら、コンパレータの入力差分がしきい値側には振れないため、誤判定を防止できる。
本波形イメージ図では、レベルシフト負荷のバラツキを考慮して、セット側に誤判定し易い場合（セット側負荷＞リセット側負荷）を示している。このため、同相モード発生時のコンパレータ入力差分が、セット側とリセット側とで異なっている。
このように、レベルシフト用負荷に設ける２つのタップのレベル比を抵抗や寄生容量のバラツキで発生する振幅バラツキの比より大きく設定することでコモンモード発生時の誤動作を防止できる。
本発明の実施例１では、同相モードにおいて、従来のシングルエンドの検出では、セット側及びリセット側の双方とも誤って信号と判定していた問題を解決できる。
図３に、本実施例の３相インバータ装置の１相分を示す。概要は実施例１に類似するため、異なる部分について説明する。１相分上下アームのスイッチング素子駆動回路１０１は、１チップ化されている。
駆動制御の流れを説明する。入力信号Ｐ_ＰＩＮ，Ｐ_ＮＩＮは、上位コントローラ（図示しない）から与えられる。上アーム用駆動パルス信号は、パルスの立ち上がりタイミングに対応するセットパルス信号Ｐ_Ｓと、立ち下がりタイミングに対応するリセットパルス信号Ｐ_Ｒとをパルス発生回路３１で生成する。
セットパルス信号Ｐ_Ｓ及びリセットパルス信号Ｐ_Ｒにより、レベルシフト用ＭＯＳＦＥＴ１２，１３を駆動し、パルス信号を電流変換して、上アーム側のレベルシフト用負荷１８，１９により電圧変換される。セットパルス検出用コンパレータ５２の非反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力し、反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力する。
同様に、リセットパルス検出用コンパレータ５３の非反転入力側には、リセットパルス用負荷抵抗のＶ_Ｒ信号を入力し、反転入力側には、セットパルス用負荷抵抗のＶ_Ｓ信号を入力する。コンパレータ５２，５３の出力は、ＬＰＦ６０，６１を介して、ＲＳフリップフロップ６２に入力される。上アーム素子３０２はバッファ回路（ＤＲＶ）６３により駆動される。
本実施例では、レベルシフト駆動素子にＭＯＳＦＥＴを用いているため、上下アーム間に逆サージが発生に伴う電流の逆流を阻止する目的から、ダイオード１４，１５を設けている、
図４は、本実施例のコンパレータ５２の一例を示す回路図である。本実施例では、レベルシフト用負荷抵抗からの入力信号レベルは１レベルのみで、セットパルス側Ｖ_Ｓ、リセットパルス側Ｖ_Ｒである。コンパレータ５２はインタフェイス部の非反転入力側のダイオード７８’の段数が反転入力側のダイオード７９の段数より多いという点が特徴である。コモンモードノイズによる誤信号発生時には、ダイオード段数差のＶＦ分だけ、非反転入力のレベルが高くなるため、負荷抵抗に発生するバラツキ等による差電圧が前記ＶＦ分より小さければ誤判定を抑制できる。
図５は、本発明の実施例３のレベルシフト動作を示す回路構成図である。図５のコンパレータでは、定電流源７５’を並列に構成し、スタンバイバイアスの設定値を、反転入力側が非反転入力側より低くなるように設定することで同相モード時の誤判定を抑制できる。
１ 下アームＩＧＢＴ（絶縁ゲート形バイポーラトランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ クランプ回路
２５ クランプ回路
３０ パルス発生回路
３１ パルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
９１１ 電位差付加回路
９１２ 電位差付加回路
９３０ 伝達回路
９３１ ＲＳフリップフロップ
９３３ ＮＯＲゲート
９３４ ＮＯＲゲート
９３５ ＮＡＮＤゲート
９３６ ＮＡＮＤゲート
９３７ インバータゲート
９３８ インバータゲート
９Ｒ１ セット抵抗
９Ｒ２ リセット抵抗
９Ｔ１ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
９Ｔ２ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
２ 上アームＩＧＢＴ
３ ＦＷＤ（フリーホイールダイオード）
４ ＦＷＤ
５ 接続点
６ 負荷
１０ レベルシフト用ＩＧＢＴ
１１ レベルシフト用ＩＧＢＴ
１２ レベルシフト用ＭＯＳＦＥＴ
１３ レベルシフト用ＭＯＳＦＥＴ
１８ 上アーム側のレベルシフト用負荷
１９ 上アーム側のレベルシフト用負荷
２０ 上アーム側のレベルシフト用負荷
２１ 上アーム側のレベルシフト用負荷
２２ 上アーム側のレベルシフト用負荷
２３ 上アーム側のレベルシフト用負荷
２４ クランプ回路
２５ クランプ回路
３０ パルス発生回路
３１ パルス発生回路
５０ セットパルス検出用コンパレータ
５１ リセットパルス検出用コンパレータ
５２ セットパルス検出用コンパレータ
５３ リセットパルス検出用コンパレータ
６０ ＬＰＦ（ローパスフィルタ）
６１ ＬＰＦ（ローパスフィルタ）
６２ ＲＳフリップフロップ
６３ バッファ回路（ＤＲＶ）
６４ バッファ回路（ＤＲＶ）
７０ ＰＭＯＳＦＥＴ
７１ ＰＭＯＳＦＥＴ
７２ 負荷ＭＯＳ
７３ 負荷ＭＯＳ
７４ 定電流源
７５ 定電流源
７６ 抵抗
７７ 抵抗
７８ ダイオード
７９ ダイオード
８０ 定電流源
８１ ＮＭＯＳＦＥＴ
８２ 定電流源
９０ 差電対
９１ スタンバイバイアス部
９２ インタフェイス部
９３ レベル変換部
１００ スイッチング素子駆動回路
１０１ スイッチング素子駆動回路
２００ 下アーム制御回路
２０１ 上アーム制御回路
３００ パワーモジュール
３０１ 下アーム用電力用スイッチング素子（下アーム素子）
３０２ 上アーム用電力用スイッチング素子（上アーム素子）
９１０ レベルシフト回路
９１１ 電位差付加回路
９１２ 電位差付加回路
９３０ 伝達回路
９３１ ＲＳフリップフロップ
９３３ ＮＯＲゲート
９３４ ＮＯＲゲート
９３５ ＮＡＮＤゲート
９３６ ＮＡＮＤゲート
９３７ インバータゲート
９３８ インバータゲート
９Ｒ１ セット抵抗
９Ｒ２ リセット抵抗
９Ｔ１ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
９Ｔ２ ＨＮＭＯＳトランジスタ（高耐圧電界効果トランジスタ）
Claims (4)
- 第１の基準電位及び前記第１の基準電位に対し浮動電位となる第２の基準電位と、
前記第１の基準電位側にあり、前記第１の基準電位側から前記第２の基準電位側へ伝達する制御パルス信号の立ち上がりエッジに対応するセットパルス及び立ち下がりエッジに対応するリセットパルスを発生するパルス発生回路と、
前記セットパルスを電流に変換する第１のスイッチング素子及び前記リセットパルスを電流に変換する第２のスイッチング素子と、
前記第２の基準電位側にあり、前記第１のスイッチング素子で電流に変換された信号を電圧に変換するセット用負荷及び前記第２のスイッチング素子で電流に変換された信号を電圧に変換するリセット用負荷と、
前記第１および第２の負荷の信号レベルから、前記セットパルスを検出するセットパルス検出回路及び前記リセットパルスを検出するリセットパルス検出回路と、
前記セットパルス検出回路の出力信号及び前記リセットパルス検出回路の出力信号から前記制御パルス信号を再生するパルス再生回路と、を備えるレベルシフト回路において、
前記セットパルス検出回路の非反転入力側には、セット用負荷の高レベル側の信号が入力され、反転入力側には、リセット用負荷の低レベル側の信号が入力され、同様に、前記リセットパルス検出回路の非反転入力側には、リセット用負荷の高レベル側の信号が入力され、反転入力側には、セット用負荷の低レベル側の信号が入力され、
前記セットパルス検出回路は、オフセットが設けられた前記セット用負荷の信号レベルと前記リセット用負荷との信号レベルとを比較し、
前記オフセットは、前記セット用負荷及び前記リセット用負荷のそれぞれのレベルが異なる２箇所以上のタップにより形成され、前記２箇所以上のタップのレベル比が、上下アーム間基準電位の変動時に、前記セット用負荷及び前記リセット用負荷の抵抗値のバラツキによりレベルシフト回路のセット側とリセット側に発生する電圧低下の振幅バラツキの比より大きく設定され、
前記セットパルス検出回路は、前記セット用負荷のレベルが高い側のタップと前記リセット用負荷のレベルが低い側のタップとの信号レベルを比較して、前記セットパルス検出回路の非反転入力側に入力されたセット用負荷の高レベル側の信号が、前記セットパルス検出回路のバイアスレベルからダイオードの順電圧降下を差し引いたレベルであるしきい値より低くなると前記セットパルスを検出することを特徴とするレベルシフト回路。 - 主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子を駆動制御するスイッチング素子駆動回路であり、
前記第１の電力用スイッチング素子の接地側電位を基準とする第１の基準電位側から前記第１及び第２の電力用スイッチング素子の接続点を基準とする第２の基準電位側へ制御パルス信号を伝達するレベルシフト回路を備えるスイッチング素子駆動回路において、
前記レベルシフト回路が請求項１に記載のレベルシフト回路であることを特徴とするスイッチング素子駆動回路。 - 請求項２に記載のスイッチング素子駆動回路において、
前記第１及び第２の電力用スイッチング素子がＩＧＢＴまたはＭＯＳＦＥＴであることを特徴とするスイッチング素子駆動回路。 - 主電源端子間に直列に接続された第１及び第２の電力用スイッチング素子と、前記第１の電力用スイッチング素子の接地側電位を基準とする第１の制御電源と、前記第１及び第２の電力用スイッチング素子の接続点電位を基準電位とする第２の制御電源と、前記第１の電力用スイッチング素子の接地側電位を基準とする電位側から、前記第１及び第２の電力用スイッチング素子の接続点電位を基準とする電位側へ制御パルス信号を伝達するレベルシフト回路と、前記第１及び第２の電力用スイッチング素子を駆動するバッファ回路を備えるインバータ装置において、請求項１に記載のレベルシフト回路を用いたことを特徴とするインバータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008201809A JP5475970B2 (ja) | 2008-08-05 | 2008-08-05 | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008201809A JP5475970B2 (ja) | 2008-08-05 | 2008-08-05 | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2010041818A JP2010041818A (ja) | 2010-02-18 |
| JP5475970B2 true JP5475970B2 (ja) | 2014-04-16 |
Family
ID=42013779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008201809A Expired - Fee Related JP5475970B2 (ja) | 2008-08-05 | 2008-08-05 | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5475970B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5338850B2 (ja) | 2011-05-18 | 2013-11-13 | 株式会社デンソー | スイッチング素子の駆動回路 |
| CN102324925B (zh) * | 2011-06-28 | 2013-06-26 | 广东美的电器股份有限公司 | 用于高压集成电路的电平转换电路 |
| JP5810973B2 (ja) * | 2012-03-05 | 2015-11-11 | 株式会社デンソー | スイッチング素子の駆動回路 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5274274A (en) * | 1992-03-23 | 1993-12-28 | Power Integrations, Inc. | Dual threshold differential discriminator |
| JPH1117509A (ja) * | 1997-06-20 | 1999-01-22 | Citizen Watch Co Ltd | パワーオンリセット回路 |
| JP3773863B2 (ja) * | 2001-07-19 | 2006-05-10 | 三菱電機株式会社 | 半導体装置 |
| JP3711257B2 (ja) * | 2001-10-30 | 2005-11-02 | 三菱電機株式会社 | 電力用半導体装置 |
| JP4088466B2 (ja) * | 2002-03-19 | 2008-05-21 | 三菱電機株式会社 | パワーデバイスの駆動回路 |
| JP2003339151A (ja) * | 2002-05-22 | 2003-11-28 | Hitachi Ltd | Ｍｏｓゲート駆動回路 |
| JP4459689B2 (ja) * | 2004-04-07 | 2010-04-28 | 株式会社日立製作所 | スイッチング素子の駆動回路 |
| JP4360310B2 (ja) * | 2004-10-22 | 2009-11-11 | サンケン電気株式会社 | 駆動装置 |
| JP4929682B2 (ja) * | 2005-11-04 | 2012-05-09 | 株式会社日立製作所 | インバータ回路装置 |
| JP4677928B2 (ja) * | 2006-02-27 | 2011-04-27 | トヨタ自動車株式会社 | スイッチングデバイスの駆動回路 |
| JP4857031B2 (ja) * | 2006-06-07 | 2012-01-18 | 日立オートモティブシステムズ株式会社 | 電力変換装置 |
-
2008
- 2008-08-05 JP JP2008201809A patent/JP5475970B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010041818A (ja) | 2010-02-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4319362B2 (ja) | 逆レベルシフト回路およびパワー用半導体装置 | |
| TWI748662B (zh) | 閘極驅動器積體電路 | |
| US7323912B2 (en) | Half-bridge driver and power conversion system with such driver | |
| JP6498473B2 (ja) | スイッチ駆動回路 | |
| TW201125250A (en) | Power supply and the control method for controlling the same and power supply system incorporating such power supplies | |
| JP2006296119A (ja) | 半導体スイッチング素子の駆動回路 | |
| US9024660B2 (en) | Driving circuit with zero current shutdown and a driving method thereof | |
| US20080315938A1 (en) | Driving circuit for switching elements | |
| JPWO2016204122A1 (ja) | 半導体装置 | |
| JP6723175B2 (ja) | パワー半導体のゲート駆動装置およびゲート駆動方法 | |
| JP5475970B2 (ja) | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 | |
| WO2015064206A1 (ja) | 半導体装置 | |
| KR100680892B1 (ko) | 반도체장치 | |
| JP4459689B2 (ja) | スイッチング素子の駆動回路 | |
| JP6415252B2 (ja) | 周波数検出装置 | |
| JP5321000B2 (ja) | レベルシフト回路 | |
| US20210288571A1 (en) | Power conversion device | |
| JP2010212742A (ja) | レベルシフト回路、スイッチング素子駆動回路及びインバータ装置 | |
| JP2006187101A (ja) | 電圧駆動素子の駆動方法 | |
| JP2015220932A (ja) | 半導体装置 | |
| JP4886023B2 (ja) | スイッチング素子の駆動回路 | |
| JP4218221B2 (ja) | 電力変換器の駆動回路 | |
| JP2010147544A (ja) | 駆動装置 | |
| JP4401593B2 (ja) | レベルシフト回路 | |
| JP2005328609A (ja) | 電圧駆動型半導体素子の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100407 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120926 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20121002 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121128 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130528 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130723 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140107 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140120 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140204 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140207 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5475970 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |