JP4929682B2 - インバータ回路装置 - Google Patents

Description

本発明は、主端子間に直列接続された第１および第２電力スイッチング素子からなる少なくとも１アームを有するインバータ装置に関わり、特に低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を有するインバータ装置に関する。

図２に従来技術のインバータ装置の１アーム分のブロック図を示す。主電源Ｖｄｄの高圧端子と上アームＩＧＢＴ２のコレクタが配線１１によって接続されている。上アームＩＧＢＴ２のエミッタと出力端子１５とが配線１２で接続されている。下アームＩＧＢＴ１のコレクタと出力端子１５とが配線１３で接続されている。主電源Ｖｄｄの接地端子と下アームＩＧＢＴ１のエミッタが配線１４で接続されている。上アームＩＧＢＴ２のコレクタ、エミッタ間にはダイオード４が逆並列に接続されている。下アームＩＧＢＴ１にも逆並列にダイオード３が接続されている。主電源Ｖｄｄの高圧端子と出力端子１５との間には負荷インダクタンス１０が接続されている。上アームＩＧＢＴ２のゲート端子にはｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４で構成される駆動回路が接続されている。上アームＩＧＢＴ２のエミッタは出力端子１５に接続されているため、上アームＩＧＢＴ２は主電源Ｖｄｄの接地端子に対して電位的に浮動の状態で駆動される。従って上アームＩＧＢＴ２がオン状態では主電源Ｖｄｄと同じ高電圧が加わる。このため駆動回路は接地電位に対して絶縁する必要がある。

下アームから電位的に浮動な上アームに対して駆動信号を送る手段としてレベルシフト回路がある。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３２のソースは下アームアース２０に接続されている。ゲートは論理回路３０に接続されている。ドレインには抵抗５２が接続されている。抵抗５２のもう一方は、上アーム駆動用電源４０の高圧側に接続されている。抵抗５２の両端には過電圧を防止するためツエナーダイオード５３が接続されている。

オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３１のソースは下アームアース２０に接続されている。ゲートは論理回路３０に接続されている。ドレインには抵抗５０が接続されている。抵抗５０のもう一方は、上アーム駆動用電源４０の高圧側に接続されている。抵抗５０の両端には過電圧を防止するためツエナーダイオード５１が接続されている。

論理回路３０はマイコン等の上アーム駆動信号から信号の立ち上がりでパルス状にオン信号伝達用の高耐圧ＭＯＳＦＥＴ３２にオン信号を発生する。また信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号を発生する。このように２つのＭＯＳＦＥＴを使うのは低消費電力かつ高速に信号を上アームに伝えるためである。

抵抗５２はフリップフロップ６１のセット側に接続され、抵抗５０はフリップフロップ６１のリセット側に接続されている。論理回路３０で立ち上がりパルスと立下がりパルスに分解された駆動信号は、フリップフロップ６１によりマイコンからの駆動信号と同じパルス幅に復元される。フリップフロップ６１の出力はＮＯＴ回路６２により反転され、マイコンからの指令が“Ｈ”のときはフリップフロップ６１の出力は“Ｈ”、従ってＮＯＴ回路６２の出力は“Ｌ”になり、ｐＭＯＳＦＥＴ６４がオンして上アーム駆動用電源４０から電流が供給され上アームＩＧＢＴ２がオンになる。

図２の回路で、上下アームのＩＧＢＴがオン、オフすると上下アーム間で電圧変化率ｄＶ／ｄｔが発生する。このｄＶ／ｄｔにより高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量を通じて電流が流れる。この電流により抵抗５０、５２に電圧が発生し、この電圧がフリップフロップ６１を誤動作させ上アームＩＧＢＴ２を誤動作させる。

特許文献１では図３に示すように、高耐圧ＭＯＳＦＥＴ３１、３２に流れる電流により電圧を発生する抵抗５０、５２の出力と、フリップフロップ６１の間にロジックフィルタ６０を設けている。ここで、ｄＶ／ｄｔにより抵抗５０、５２に発生する電圧は同じ時間幅を持つので、このロジックフィルタ６０はセット、リセット同時に電圧が発生したときは、セット、リセットとも信号を通さない。これにより、ｄＶ／ｄｔにより上アームＩＧＢＴ２の誤動作を防止している。

特開２００３−２７３７１５号公報（(０００７)段落の記載、図９）

図３に示す従来技術で、下アームＩＧＢＴ１がオフ状態（下アーム駆動信号０Ｖ）からオン信号が入った後、再度オフ信号が入ったときのダイオード４のリカバリ波形と、上アームアース電圧と、下アーム駆動信号と、上アーム駆動信号と、セットパルスと、上アームゲート出力との例を図４に示す。

下アームＩＧＢＴ１がオフ状態では、ダイオード４に電流が還流している。その状態で下アームにオン信号が入ると、ダイオード４はリカバリし、リカバリ電流が流れる。このリカバリ電流と図３に示す配線１１、１２、１３、１４のインダクタンス、ダイオード３、４のアノード、カソード容量により上アームアース電圧に電圧振動が発生する。この電圧振動により高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量を通じて電流が流れる。すると抵抗５０、５２に電圧が同時に発生する。このとき、上アームＩＧＢＴ２をオンするため、上アーム駆動信号が“Ｈ”になったとき、発生するセットパルスは、ロジックフィルタ６０により通過できないために、上アーム信号のオン指令が上アームＩＧＢＴ２に伝わらない。

本発明は、上アームアースの電圧が振動しても安定して出力を出せるインバータ装置を提供することを目的とする。

本発明のインバータ装置は、低圧側回路から高圧側回路に制御信号を伝達する昇圧レベルシフト回路を備え、セット、リセットパルスの幅をダイオードのリカバリ電流のピーク値から電圧振動が収まるまでの時間より長く設定し、ロジックフィルタが動作しているリカバリ時間の間信号が伝わらなくても信号を上アームに伝える。

本発明のインバータ装置は、駆動信号を確実に上アームに伝えることができる。

以下、本発明の詳細を図面を用いながら説明する。

図１に本実施例の３相インバータ装置の１アーム分を示す。他の２つのアームも同様である。主電源Ｖｄｄの高圧端子と上アームＩＧＢＴ２のコレクタとが配線１１により接続されている。上アームＩＧＢＴ２のエミッタと出力端子１５が配線１２で接続されている。下アームＩＧＢＴ１のコレクタと出力端子１５が配線１３で接続されている。主電源Ｖｄｄ接地端子と下アームＩＧＢＴ１のエミッタが配線１４で接続されている。上アームＩＧＢＴ２のコレクタ、エミッタ間にはダイオード４が逆並列に接続されている。下アームＩＧＢＴ１にも逆並列にダイオード３が接続されている。

主電源Ｖｄｄの高圧端子と出力端子１５の間には、例えば３相交流モータなどの負荷インダクタンス１０が接続されている。上アームＩＧＢＴ２のゲート端子にはｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４で構成される駆動回路が接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のソースは下アームアース２０に接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のゲートは論理回路３０の出力に接続されている。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１のドレインには抵抗５０の一方の端子が接続されている。抵抗５０の他方の端子は、上アームアース２１に低圧側を接続した上アーム駆動用電源４０の、高圧側に接続されている。抵抗５０の両端には、過電圧を防止するためツエナーダイオード５１が接続されている。

オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のソースは、下アームアース２０に接続されている。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートは論理回路３０の出力に接続されている。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のドレインには抵抗５２の一方の端子が接続されている。抵抗５２の他方の端子には、上アーム駆動用電源４０の高圧側に接続されている。抵抗５２の両端には過電圧を防止するためツエナーダイオード５３が接続されている。抵抗５０、５２の出力はロジックフィルタ６０に入力されている。ロジックフィルタ６０の出力のセット側出力は、フリップフロップ６１のセット側に接続され、リセット側出力は、フリップフロップ６１のリセット側に接続されている。フリップフロップ６１の出力にはＮＯＴ回路６２が接続され、ＮＯＴ回路６２の出力がｎＭＯＳＦＥＴ６３、ｐＭＯＳＦＥＴ６４のゲートに接続されている。ｎＭＯＳＦＥＴ６３のソースは上アームアース２１に接続されている。ｎＭＯＳＦＥＴ６３のドレインは上アームＩＧＢＴ２のゲートに接続されている。ｐＭＯＳＦＥＴ６４のソースは上アーム駆動用電源４０の高電位側に接続されている。ｐＭＯＳＦＥＴ６４のドレインは上アームＩＧＢＴ２のゲートに接続されている。

本実施例のインバータ装置の動作を図１を用いて説明する。論理回路３０はマイコン等の上アーム駆動信号から信号の立ち上がりでパルス状にオン信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号を発生する。また信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートにオン信号を発生する。オン信号伝達用の高耐圧ＭＯＳＦＥＴ３１がオンになると、抵抗５０端子の両端に電圧が発生し、ロジックフィルタ６０のセット側出力が“Ｈ”になる。この“Ｈ”信号によりフリップフロップ６１の出力が“Ｈ”となる。フリップフロップ６１の“Ｈ”出力はＮＯＴ回路６２で反転され“Ｌ”となり、ｐＭＯＳＦＥＴ６４がオンになる。すると高圧側電源から電流が上アームＩＧＢＴ２のゲートに供給され上アームＩＧＢＴ２がオンになる。

また、信号の立ち下がりでパルス状にオフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２のゲートにオン信号を発生する。オフ信号伝達用の高耐圧ＭＯＳＦＥＴ３２がオンになると抵抗５２の端子両端に電圧が発生し、ロジックフィルタ６０のリセット側出力が“Ｈ”になる。この“Ｈ”信号によりフリップフロップ６１の出力が“Ｌ“となる。このフリップフロップ６１の“Ｌ”出力は、ＮＯＴ回路６２で反転され“Ｈ”となり、ｎＭＯＳＦＥＴ６３がオンになる。すると上アームＩＧＢＴ２のゲートから電荷が引き抜かれ上アームＩＧＢＴ２がオフになる。

このように論理回路３０で立ち上がりパルスと立ち下がりパルスに分解された駆動信号は、上アームで再度マイコンとほぼ同じパルス幅の駆動信号に復元される。

上アームＩＧＢＴ２がオン、オフして下アームアース２０と上アームアース２１間に電圧変化が発生すると、高耐圧ＭＯＳＦＥＴ３１、３２のソース、ドレイン間容量を通じて電流が流れる。この電流により抵抗５０、５２に電圧が発生する。この電圧により、フリップフロップ６１が誤オンしたり、逆に誤オフしたりする。これを防止するため、ロジックフィルタ６０により、抵抗５０、５２の両方に電圧が発生し、セット、リセット両方の信号が発生したときはセット、リセット信号両方を無視するようにしている。

次に、図１で下アームＩＧＢＴ１がオンからオフし再度オンになる動作を説明する。下アームＩＧＢＴ１がオンした状態では主電源Ｖｄｄの高圧側から負荷インダクタンス１０、出力端子１５、配線１３、下アームＩＧＢＴ１、配線１４を通り、主電源Ｖｄｄのアース側に電流が流れる。下アームＩＧＢＴ１がオフすると配線１２、ダイオード４、配線１１を通り負荷インダクタンス１０に電流が回生する。

再度下アームＩＧＢＴ１がオンになると、主電源Ｖｄｄの高圧側から負荷インダクタンス１０、出力端子１５、配線１３、下アームＩＧＢＴ１、配線１４を通り、主電源Ｖｄｄのアース側に流れる電流の他に、ダイオード４に蓄積していた電荷により短時間ではあるが、主電源Ｖｄｄの高圧側から配線１１、ダイオード４、配線１２、配線１３、下アームＩＧＢＴ１、配線１４を通り主電源Ｖｄｄのアース側にリカバリ電流が流れる。

ダイオードのリカバリ電流ｄＩ／ｄｔと、配線１２、１３のインダクタンスにより跳ね上がり電圧が発生する。また、この電圧は配線インダクタンスとＩＧＢＴの容量とによりＣＲ振動を起こす。電圧が振動するとその間はセット、リセット用の高耐圧ＭＯＳＦＥＴ３１、３２両方ともドレイン電圧が振動する。この電圧振動と高耐圧ＭＯＳＦＥＴ３１、３２のドレイン、ソース間容量で電流が流れ、抵抗５０、５２の両方に電圧が発生する。

続いて下アームＩＧＢＴ１をオフにして、上アームＩＧＢＴ２をオンにするため、論理回路３０からオン信号伝達用の高耐圧ＭＯＳＦＥＴ３１にオン信号が加わる。このとき、ダイオード４のリカバリ電流により下アームアース２０と上アームアース２１間に電圧変化ｄＶ／ｄｔが発生している期間は、高耐圧ＭＯＳＦＥＴ３１がオンして抵抗５０に電圧が発生しても、ｄＶ／ｄｔにより抵抗５２にも電圧が発生しているため、ロジックフィルタ６０で信号が除去されるので、このままではオン信号が上アームに伝わらない。

本実施例のインバータ装置ではセット、リセット信号のパルス幅を、リカバリ時間より長くし設定した。これにより、ロジックフィルタ６０により、リカバリ時間の間は信号が伝わらなくても、セット、リセットパルスの幅をダイオードのリカバリ電流のピーク値から電圧振動が収まるまでのリカバリ時間より長く設定したので確実に伝わる。リカバリ時間は一般的に１μｓ以下であるので、セット、リセット信号のパルス幅を１μｓ〜２００μｓに設定した。

なお、セット、リセットパルスを発生している時は、高耐圧ＭＯＳＦＥＴ３１、３２はオン状態である。特に上アームアース２１が高電位にある場合、高耐圧ＭＯＳＦＥＴ３１、３２は高電圧が加わりながら飽和電流が流れる。このため、発熱を生じ、特に高耐圧ＭＯＳＦＥＴ３１、３２を集積化している場合はチップ温度上昇が生じる。そこで、本実施例では、図５に示すように高耐圧ＭＯＳＦＥＴ３１、３２と上アームＩＣチップ１０１と、下アームＩＣチップ１００とを絶縁基板７０に配置した。高耐圧ＭＯＳＦＥＴ３１、３２と、上アームＩＣチップ１０１、下アームＩＣチップ１００との間は、例えばアルミニウムのワイヤボンデング９０で接続されている。このように高耐圧ＭＯＳＦＥＴ３１、３２を別のチップにして絶縁基板７０に搭載したので熱を分散して、インバータ装置全体の温度上昇を抑制できる。

実施例１のインバータ装置の回路の説明図。 従来技術のインバータ装置の説明図。 従来技術の別のインバータ装置の説明図。 従来技術の別のインバータ装置の駆動波形の説明図。 実施例１のインバータ装置のチップ配置の説明図。

符号の説明

１…下アームＩＧＢＴ、２…上アームＩＧＢＴ、３、４…ダイオード、１０…負荷インダクタンス、１１、１２、１３、１４、１６…配線、１５…出力端子、２０…下アームアース、２１…上アームアース、３０…論理回路、３１、３２…高耐圧ＭＯＳＦＥＴ、４０…上アーム駆動用電源、５０、５２…抵抗、５１、５３…ツエナーダイオード、６０…ロジックフィルタ、６１…フリップフロップ、６２…ＮＯＴ回路、６３…ｎＭＯＳＦＥＴ、６４…ｐＭＯＳＦＥＴ、７０…絶縁基板、８０、８１…配線回路パターン、９０…ワイヤボンデング、１００…下アームＩＣチップ、１０１…上アームＩＣチップ。

Claims (5)

1. 主端子間に直列接続された第１の電力半導体スイッチング素子と、第２の電力半導体スイッチング素子からなる少なくとも１つのアームを有するインバータ装置において、
   該インバータ装置が、
   前記第１の電力半導体スイッチング素子と前記第２の電力半導体素子の駆動信号を出力する論理回路部と、
   前記第１の電力半導体スイッチング素子に逆並列に接続された第１のダイオードと、
   前記第２の電力半導体スイッチング素子に逆並列に接続された第２のダイオードと、
   ソースが下アームアースに接続された第１の高耐圧スイッチング素子と該第１の高耐圧スイッチング素子のドレインに一端を接続した第１の抵抗と、ソースが下アームアースに接続された第２の高耐圧スイッチング素子と該第２の高耐圧スイッチング素子のドレインに一端を接続した第２の抵抗と、を備えた昇圧レベルシフト回路と、
   該昇圧レベルシフト回路の出力を入力し、前記第１の抵抗及び第２の抵抗の両方に電圧が発生した場合に当該電圧信号を無視するロジックフィルタ部と、
   該ロジックフィルタ部の出力を入力するフリップフロップと、
   該フリップフロップの出力を受けて前記アームの上アームの電力半導体スイッチング素子のゲートに駆動信号を伝える上アーム駆動回路部とを備え、
   前記昇圧レベルシフト回路の第１の高耐圧スイッチングのオンになる期間と第２の高耐圧スイッチング素子のオンになる期間とが、前記第１のダイオードのリカバリ期間と第２のダイオードのリカバリ期間の何れよりも長いことを特徴とするインバータ装置。
2. 請求項１のインバータ装置において、前記第１の高耐圧スイッチング素子と第２の高耐圧スイッチング素子のオンになる期間とは１μｓ以上であることを特徴とするインバータ装置。
3. 請求項１あるいは請求項２の何れかに記載のインバータ装置において、前記第１の高耐圧スイッチング素子の半導体チップと第２の高耐圧スイッチング素子の半導体チップとが、前記第１の抵抗や第２の抵抗と前記フリップフロップを集積した集積回路とは別の半導体チップであることを特徴とするインバータ装置。
4. 請求項１に記載のインバータ装置において、前記第１の電力半導体スイッチング素子がＩＧＢＴであって、前記第１の高耐圧スイッチング素子と第２の高耐圧スイッチング素子とがＭＯＳＦＥＴであることを特徴とするインバータ装置。
5. 請求項１に記載のインバータ装置において、前記アームを３つ備えた３相インバータ装置であることを特徴とするインバータ装置。
   
   

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