JP2004208303A - タイミングコントローラ用リセット回路 - Google Patents
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Abstract
【解決手段】 デジタル入力電圧(DVCC)が印加される第1ノードに連結されたエミッター(Emitter)と、第2ノードに連結されたコレクタ(Collector)とを備えたトランジスタと;前記第1ノード及び第2ノードに連結された第1抵抗と;前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と;前記第3ノード及び第4ノードの間に連結された第3抵抗と;前記第3ノードとタイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と;前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターを含むタイミングコントローラ用リセット回路を提供する。
【選択図】 図7
Description
信号供給源であるコンピュータ本体10の内部には、グラフィックカード12が構成されて、グラフィックカードは第1LVDS送信部14及び第2LVDS送信部16にTTLレベルのカラー信号である赤色、緑色、青色の信号と、多数のコントロール信号を印加する。
VN2= 0.7 V*(51 kΩ / (100 kΩ + 51 kΩ)) = 0.23V
になり、この時、前記トランジスタ50は動作されないでオフ状態になる。従って、前記リセット抵抗Rにおいて入力される第3ノードの電圧は0Vになり、前記リセット回路30のキャパシターCは全く充電されていない状態である。
VN2 = 3.3 V*(51 kΩ / (100 kΩ + 51 kΩ)) = 1.11V
になり、前記トランジスタ50はオン状態になる。従って、前記リセット抵抗Rにおいて入力される第3ノード130の電圧は約3.3Vとなり、前記リセット回路30のキャパシターCは約3.3Vの印加電圧を通じて充電した後、前記タイミングコントローラ22のリセット信号入力端子32を通じてリセット信号を印加する。
16:LVDS送信部
18:LVDS受信部
20:LVDS受信部
22:タイミングコントローラ
24:LCDモジュール
28:静電気防止回路
30:リセット回路
32:リセット信号入力端子
40:フィルタリング回路
50:トランジスタ
110:第1ノード
120:第2ノード
130:第3ノード
140:第4ノード
150:第5ノード
R,R1,R2,R3:各々リセット抵抗及び第1抵抗、第2抵抗、第3抵抗
C:キャパシター
Claims (19)
- タイミングコントローラ用リセット回路であって、
デジタル入力電圧が印加される第1ノードに連結されたエミッター、第2ノードに連結されたベース、及び第3ノードに連結されたコレクタを備えたトランジスタと;
前記第1ノード及び第2ノードに連結された第1抵抗と;
前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と;
前記第3ノード及び前記第4ノードの間に連結された第3抵抗と;
前記第3ノードとタイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と;
前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターとを含むタイミングコントローラ用リセット回路。 - 前記トランジスタはPNP(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項1に記載のタイミングコントローラ用リセット回路。
- 前記第1抵抗、前記第2抵抗、及び前記第3抵抗が各々100:51:1の抵抗値の比率を持つことを特徴とする請求項1に記載のタイミングコントローラ用リセット回路。
- 液晶表示装置用回路であって、
少なくとも一つの入力端子を備えたタイミングコントローラと;
デジタル入力電圧が印加される第1ノードに連結されたエミッター、第2ノードに連結されたベース、及び第3ノードに連結されたコレクタを備えたトランジスタと、前記第1ノード及び第2ノードに連結された第1抵抗と、前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と、前記第3ノード及び前記第4ノードの間に連結された第3抵抗とからなるフィルタリング回路と;
前記第3ノードと前記タイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と、前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターとからなるタイミングコントローラ用リセット回路とを含み、
前記フィルタリング回路は、前記タイミングコントローラ用リセット回路に連結されて、液晶表示装置のゲートドライバーに印加されるゲート動作イネーブル(GOE)信号のGOEマスク時間を約16msec以上になるように維持させて、前記液晶表示装置のソースドライバーに印加されるクロック信号のノイズを減少させている液晶表示装置用回路。 - 前記トランジスタはPNP(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項4に記載の液晶表示装置用回路。
- 前記第1抵抗、前記第2抵抗、及び前記第3抵抗は各々100:51:1の抵抗値の比率を持つことを特徴とする請求項4に記載の液晶表示装置用回路。
- 液晶表示装置であって、
ゲートドライバー及びソースドライバーの液晶モジュールと;
静電気防止回路を備え、前記ゲートドライバーにゲート動作イネーブル(GOE)信号を供給して、前記ソースドライバーにクロック信号を供給するタイミングコントローラと;
前記GOE信号を作動させるリセット信号を前記タイミングコントローラに供給するリセット回路と;
前記リセット回路に連結されて、前記GOE信号のGOEマスク時間を約16msec以上になるように維持させて、前記クロック信号のノイズを減少させるフィルタリング回路とを含む液晶表示装置。 - 前記静電気防止回路と前記フィルタリング回路にデジタル入力電圧(DVCC)が印加されることを特徴とする請求項7に記載の液晶表示装置。
- 前記フィルタリング回路はトランジスタ、第1抵抗、第2抵抗及び第3抵抗を含むことを特徴とする請求項8に記載の液晶表示装置。
- 前記トランジスタはエミッター、ベース、コレクタを含むバイポーラトランジスタであることを特徴とする請求項9に記載の液晶表示装置。
- 前記第1抵抗の第1端は前記エミッターに連結されて、前記第1抵抗の第2端と前記第2抵抗の第1端は前記ベースに連結されて、前記第3抵抗の第1端は前記コレクタに連結されて、前記第2抵抗の第2端と前記第3抵抗の第2端は接地されて、前記エミッターには前記デジタル入力電圧(DVCC)が印加されることを特徴とする請求項10に記載の液晶表示装置。
- 前記第1抵抗、前記第2抵抗、及び前記第3抵抗は各々100:51:1の抵抗値の比率を持つことを特徴とする請求項11に記載の液晶表示装置。
- 前記リセット回路は第4抵抗と第1電極および第2電極を備えたキャパシターとを含むことを特徴とする請求項12に記載の液晶表示装置。
- 前記第4抵抗の第1端は前記コレクタに連結されて、前記第4抵抗の第2端は前記キャパシターの第1電極と前記タイミングコントローラに連結されて、前記キャパシターの第2電極は接地されることを特徴とする請求項13に記載の液晶表示装置。
- 前記DVCCは外部主電力が前記タイミングコントローラに印加されない場合には、約0.3Vと約0.7Vの間の第1電圧を有し、
前記外部主電力が前記タイミングコントローラに印加される場合には、約3.3Vの第2電圧を有することを特徴とする請求項8に記載の液晶表示装置。 - 液晶表示装置の第1ドライバーに動作信号を供給して、前記液晶表示装置の第2ドライバーにタイミング信号を供給するタイミングコントローラ部と;
前記動作信号が作動(Enable)されるように前記タイミングコントローラ部にリセット信号を供給するリセッティング部と;
実質的に減少された像干渉を伴う第1ドライバーの動作を保証することのできる持続時間の間、前記動作信号のマスキングを維持させて、前記タイミング信号のノイズを減少させるフィルタリング部を含む液晶表示装置用回路。 - 前記動作信号のマスキングの持続時間は約16msec以上になることを特徴とする請求項16に記載の液晶表示装置用回路。
- 液晶表示装置の第1ドライバーに動作信号を供給して、前記液晶表示装置の第2ドライバーにタイミング信号を供給する段階と;
前記動作信号は作動されるようにコントローラにリセット信号を供給する段階と;
実質的に減少した画像干渉を伴う第1ドライバーに動作を誘導できるくらいの持続時間の間、前記動作信号のマスキングを維持されて、前記タイミング信号のノイズが減少されるように前記リセット信号をフィルタリングする段階を含む液晶表示装置の信頼性の改善方法。 - 前記動作信号のマスキングの持続時間は約16msec以上になることを特徴とする請求項18に記載の液晶表示装置の信頼性の改善方法。
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