JP2004208303A - タイミングコントローラ用リセット回路 - Google Patents

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Abstract

【課題】 液晶表示装置において、LVDS出力によってタイミングコントローラ用リセット回路に印加される誘起電圧を除去するための回路を提供する。
【解決手段】 デジタル入力電圧(DVCC)が印加される第1ノードに連結されたエミッター(Emitter)と、第2ノードに連結されたコレクタ(Collector)とを備えたトランジスタと;前記第1ノード及び第2ノードに連結された第1抵抗と;前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と;前記第3ノード及び第4ノードの間に連結された第3抵抗と;前記第3ノードとタイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と;前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターを含むタイミングコントローラ用リセット回路を提供する。
【選択図】 図7

Description

本発明は液晶表示装置に係り、より詳しくは、LVDS信号によって発生される電圧誘起現象を防げる回路を備えたタイミングコントローラ用リセット回路に関する。
最近、平板ディスプレー装置は製品のより満足な画面表示のために高周波数と高解像度を持つように開発されている。
平板ディスプレー装置としての液晶表示装置が、代表的なケースで説明されるが、一般的に、液晶表示装置では、高周波を持つTTL信号でデータの伝送が行われて、このような環境で画像信号がTTL信号に影響を受けて該当周波数で電圧レベルが変わるためEMI問題が起きる。また、前述したTTL信号でデータやクロック信号を伝送する方法は、多数の伝送路線を必要とし、従って、液晶表示装置を構成するケーブルとコネクタが多数必要となる。
前述したような環境で、データやクロック信号はノイズに直接または、間接的に影響を受ける。正常なデータやクロック信号がノイズに影響を受けると画面表示が異常になる問題が起きる。また、フルカラー高解像度を具現するために使用するグラフィックコントローラがサポートするデータ伝送ビット数は限られる。これを解決するためにコンピュータ本体と液晶モジュールの間のインタフェースに低電圧微分信号処理(Low Voltage Differential Signaling、以下LVDS)技術を導入して利用している。
LVDS技術はIEEEで1996年‘IEEE P1596.3’に定義された。LVDS技術は低電圧でデータ伝送を実現するためのものであって、伝送速度が非常に速いという長所がある。
一般的に、LVDS技術は平板ディスプレーシステムに適用されることによって、大きくは、パーソナルコンピュータに実装する液晶モジュールとマザーボード(Mother Board)上のグラフィックコントローラの間の狭帯域高速インタフェースの提供のための技術であって、デスクトップコンピュータのモニターのための長い長さのケーブルを利用したもので区分して使用されている。
以下、添付した図面を参照しながら、一般的な液晶表示装置コントローラについて簡略に説明する。
図1は、一般的な液晶表示装置のコントローラの構成ブロック図である。
信号供給源であるコンピュータ本体10の内部には、グラフィックカード12が構成されて、グラフィックカードは第1LVDS送信部14及び第2LVDS送信部16にTTLレベルのカラー信号である赤色、緑色、青色の信号と、多数のコントロール信号を印加する。
液晶の物理的特性上、ライン反転または、ドット反転などの方法でカラーを表現するために、他の極性を持つ各々の赤色、緑色、青色の信号らが区分されて、前記第1LVDS送信部14及び第2LVDS送信部16に印加されるが、水平同期信号と垂直同期信号及びデータイネーブル(DE)信号のようなコントロール信号は第1LVDS送信部14に印加される。
前記第1LVDS送信部14及び第2LVDS送信部16に印加された各信号らは所定数のチャンネルのLVDS信号に変換されディスプレーのための液晶表示装置60に伝送される。
液晶表示装置60には、LVDS受信部18及び20が構成され、複数のチャンネルで伝送されるLVDS信号を受信する。前記LVDS受信部18及び20は受信されたLVDS信号をTTL信号に変換してタイミングコントローラ22に印加する。
前記タイミングコントローラ22は、液晶表示モジュール(LCDモジュール)24に必要な各種のコントロール信号を生成する。TTLレベル信号であるこれらのコントロール信号はLCDモジュール24に入力され、赤色、緑色、青色の信号のタイミングフォーマットを決定する。
前記LCDモジュール24には、ソースドライバー(図示せず)とゲートドライバー(図示せず)が印刷基板に実装されて液晶を駆動するために連結されて、前述した赤色、緑色、青色の信号と一部コントロール信号はソースドライバーに印加される。
以後、前記液晶パネルはゲートドライバーから出力されるスイッチングパルスによって、各画素を構成する薄膜トランジスタがターンオンまたは、ターンオフされ、ターンオンされた画素にソースドライバーからのデータ信号が印加されて所望の透過度を持つように駆動される。
図2は、前述したような構成を持つタイミングコントローラ22とLVDS送信部14及びLVDS受信部18の動作を説明するための図面であって、LVDS送信部14とタイミングコントローラ22のLVDS受信部18側に各々静電気防止回路28を備えており、前記タイミングコントローラ22は特定信号の動作つまり、ソースコントロールシグナル(SSC、SOE、SSP)とゲートコントロールシグナル(GSC、GOE、GSP)の動作を可能(Enable)にするためのリセット回路30を備えている。もちろん、タイミングコントローラ22は前記LVDS送信部14及びLVDS受信部18とリセット回路30を複数個備えられるが、簡略な説明のために同一構成は図面で除いた。
前記LCD駆動回路の動作のための全体回路で印加電圧とするVIN(図示せず)が印加されてない場合、すなわち、前記静電気防止回路28とリセット回路30のDVCC端に約3.3Vのデジタル信号が印加されてない場合、図3のように、LVDS送信部14で出力する約1.4V(±数百mV)のDC信号は静電気防止回路28を通って前記タイミングコントローラ22入力される。この時、図4のように、前記静電気防止回路28で逆方向ダイオードは接地されているため、順方向ダイオード側へ前記LVDSシグナルにより約0.3V−0.7Vの信号が出力される。
前記静電気防止回路28の順方向ダイオードにより最大0.7Vが誘起されたDVCC端は、前記リセット回路30のDVCC端と電気的に連結された同一ノードであるため、前記リセット回路30にも最大0.7VのDC電圧が誘起されている。
次に、LCD駆動回路の動作のための全体印加電圧であるVINが印加されて前記DVCC端を通じて約3.3Vのデジタル制御信号が印加される時、前記リセット回路30のキャパシターCは前記LVDS信号により先に誘起されていた0.7VのDC電圧の影響で0Vから充電されるのではなく、誘起電圧である0.7Vから充電される。
このため、前記リセット回路30がタイミングコントローラ22を通じてソースコントロールシグナルの出力を可能にする時、すなわち、ゲート動作可能(イネーブル)(GOE)入力電源を印加する時、ゲートドライバーの正常動作の際に、約16ms以上の遅延時間(Duration)(以下GOEマスク時間)が生じることを考慮すると、図5のゲート動作可能(GOE)信号波形において観察されるように遅延時間が約2ms(矢印の表示)短くなる。このように、リセット回路30によるGOEマスク時間の不足はゲートドライバーの異常な動作を引き起して、液晶表示装置の異常な画面出力の原因になる。また、LCD駆動回路の動作のための全体印加電圧であるVINが印加される時も、図6の出力図面で表示したように、ソースドライバー側からのクロック(CLOCK)印加時にも、不必要なインパルスが先に発生するので、異常な画面出力の原因になるのは言うまでもない。
前述したような問題を解決するために、本発明はタイミングコントローラによる正常なゲートドライバー及びソースドライバーの動作を誘導する方法を提示して、液晶表示装置の画面不良率を減少させることを目的としている。また、前記目的の達成に際して、簡単な回路を追加するだけでより大きな効果を導出できる方法の提示によって、さらに信頼感のある製品の生産と、これによる付加的な効果を上げられる方法を提案することを目的とする。
前述したような目的を達成するため、本発明はデジタル入力電圧(DVCC)が印加される第1ノードに連結されたエミッター(Emitter)、第2ノードに連結されたベース(Base)、及び第3ノードに連結されたコレクタ(Collector)を備えたトランジスタと;前記第1ノード及び第2ノードに連結された第1抵抗と;前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と;前記第3ノード及び第4ノードの間に連結された第3抵抗と;前記第3ノードとタイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と;前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターとを含むタイミングコントローラ用リセット回路を提供する。
既存のタイミングコントローラ用リセット回路に、後に説明する本発明の簡単なフィルタリング回路を付加することにより、前記リセット回路においてLVDS出力信号によりDVCC端へ印加される微少電圧の遮断が可能となる。適正なGOEマスク時間出力とソースドライバー側に出力されるクロックのノイズ除去とが実現され、タイミングコントローラの動作に関するエラー率を減少させて、より高性能の液晶画面表示が可能となる。
以下、添付した図面を参照しながら、本発明によるタイミングコントローラ用リセット回路についてより詳しく説明する。
図7は、本発明によるタイミングコントローラ用リセット回路に関する詳細な回路図であって、一つ以上のリセット信号入力端子32を備えているタイミングコントローラ22に係り、前記リセット信号入力端子32に印加されるリセット信号によりゲートドライバーに印加されるGOEマスク時間を適正に維持し、また、ソースドライバーに印加されるクロック信号により発生するノイズを除去するため、既存のタイミングコントローラ用リセット回路30に別途のフィルタリング回路40をさらに付加している。
前記フィルタリング回路40に関して説明すると、デジタル入力電圧(DVCC)が印加されるエミッター端子を第1ノード110、ベース端子を第2ノード120、コレクタ端子を第3ノード130とするPNP(Positive−Negative−Positive)型バイポーラ(Bipolar)トランジスタ50と;前記第1ノードと第2ノードの間に連結された第1抵抗R1と;一端が前記第2ノードに連結されて、他端を第4ノード140として接地される第2抵抗R2と;前記第3ノード130と第4ノード140の間に連結された第3抵抗R3で構成されている。
以下、前述したような構成のフィルタリング回路40がさらに付加された本発明によるタイミングコントローラ用リセット回路の動作と、これの効果を説明する。説明のために、前記R1,R2、R3は各々100:51:1の比率を持つ抵抗であるとし、本発明の望ましい実施例ではR1:100kΩ、R2:51kΩ、R3:1kΩに各々設定して説明する。
前記LCD駆動回路の動作のための全体回路で印加電圧とするVIN(図示せず)が印加されてない場合、すなわち、静電気防止回路28とフィルタリング回路40のDVCC端に約3.3Vのデジタル信号が印加されていない場合、前記LVDS送信部14において約1.4VのLVDS信号が出力され静電気防止回路28の順方向ダイオードを通じて前記フィルタリング回路40のデジタル入力電圧(DVCC)端に約0.7Vで入力されると、前記第2ノードでの電圧は
N2= 0.7 V*(51 kΩ / (100 kΩ + 51 kΩ)) = 0.23V
になり、この時、前記トランジスタ50は動作されないでオフ状態になる。従って、前記リセット抵抗Rにおいて入力される第3ノードの電圧は0Vになり、前記リセット回路30のキャパシターCは全く充電されていない状態である。
次に、LCD駆動回路の動作のための全体回路で印加電圧とするVIN (図示せず)が印加されると、前記フィルタリング回路40のデジタル入力電圧(DVCC)端に約3.3Vが印加されて、前記第2ノードでの電圧は
N2 = 3.3 V*(51 kΩ / (100 kΩ + 51 kΩ)) = 1.11V
になり、前記トランジスタ50はオン状態になる。従って、前記リセット抵抗Rにおいて入力される第3ノード130の電圧は約3.3Vとなり、前記リセット回路30のキャパシターCは約3.3Vの印加電圧を通じて充電した後、前記タイミングコントローラ22のリセット信号入力端子32を通じてリセット信号を印加する。
前記タイミングコントローラ22のリセット回路30に誘起電圧の除去のためのフィルタリング回路40を付加して作動した場合、前記タイミングコントローラ22を通じて出力された信号を観察すると、図8のように、ゲート動作可能(イネーブル)(GOE)信号波形において、前記リセット回路30によるGOEマスク時間として適正数値である約35msが得られる。また、図9の出力波形から見ると、前記図6で提示されたタイミングコントローラ22を通じたソースドライバー側へのクロック(CLOCK)印加時、発生した不必要なインパルスもより減少した。
一般的な液晶表示装置のコントローラ構成図である。 従来のタイミングコントローラとLVDS送信部及びLVDS受信部の動作を説明するための図である。 従来のLVDS送信部から出力される信号波形を例示した図である。 従来のLVDS送信部及びLVDS受信部に構成された静電気防止回路を通じて、一部LVDS出力信号がDVCC端へ誘起される現象を説明するための図である。 従来のタイミングコントローラ用リセット回路に、一部LVDS出力信号が誘起される場合、タイミングコントローラから出力したゲート動作イネーブル(GOE)信号によるGOEマスク時間を示した図である。 従来のタイミングコントローラ用リセット回路に、一部LVDS出力信号が誘起される場合、タイミングコントローラから出力したソースドライバー側の入力クロックを示した図である。 本発明によるタイミングコントローラ用リセット回路を示した図である。 本発明によるタイミングコントローラ用リセット回路を使用した場合の、タイミングコントローラから出力したゲート動作イネーブル(GOE)信号によるGOEマスク時間を示した図である。 本発明によるタイミングコントローラ用リセット回路を使用した場合の、タイミングコントローラから出力したソースドライバー側の入力クロックを示した図である。
符号の説明
14:LVDS送信部
16:LVDS送信部
18:LVDS受信部
20:LVDS受信部
22:タイミングコントローラ
24:LCDモジュール
28:静電気防止回路
30:リセット回路
32:リセット信号入力端子
40:フィルタリング回路
50:トランジスタ
110:第1ノード
120:第2ノード
130:第3ノード
140:第4ノード
150:第5ノード
R,R1,R2,R3:各々リセット抵抗及び第1抵抗、第2抵抗、第3抵抗
C:キャパシター

Claims (19)

  1. タイミングコントローラ用リセット回路であって、
    デジタル入力電圧が印加される第1ノードに連結されたエミッター、第2ノードに連結されたベース、及び第3ノードに連結されたコレクタを備えたトランジスタと;
    前記第1ノード及び第2ノードに連結された第1抵抗と;
    前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と;
    前記第3ノード及び前記第4ノードの間に連結された第3抵抗と;
    前記第3ノードとタイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と;
    前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターとを含むタイミングコントローラ用リセット回路。
  2. 前記トランジスタはPNP(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項1に記載のタイミングコントローラ用リセット回路。
  3. 前記第1抵抗、前記第2抵抗、及び前記第3抵抗が各々100:51:1の抵抗値の比率を持つことを特徴とする請求項1に記載のタイミングコントローラ用リセット回路。
  4. 液晶表示装置用回路であって、
    少なくとも一つの入力端子を備えたタイミングコントローラと;
    デジタル入力電圧が印加される第1ノードに連結されたエミッター、第2ノードに連結されたベース、及び第3ノードに連結されたコレクタを備えたトランジスタと、前記第1ノード及び第2ノードに連結された第1抵抗と、前記第2ノードと接地された第4ノードとの間に連結された第2抵抗と、前記第3ノード及び前記第4ノードの間に連結された第3抵抗とからなるフィルタリング回路と;
    前記第3ノードと前記タイミングコントローラの入力端子に連結された第5ノードとの間に連結された第4抵抗と、前記第5ノードに連結された第1電極と接地された第2電極とを備えたキャパシターとからなるタイミングコントローラ用リセット回路とを含み、
    前記フィルタリング回路は、前記タイミングコントローラ用リセット回路に連結されて、液晶表示装置のゲートドライバーに印加されるゲート動作イネーブル(GOE)信号のGOEマスク時間を約16msec以上になるように維持させて、前記液晶表示装置のソースドライバーに印加されるクロック信号のノイズを減少させている液晶表示装置用回路。
  5. 前記トランジスタはPNP(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項4に記載の液晶表示装置用回路。
  6. 前記第1抵抗、前記第2抵抗、及び前記第3抵抗は各々100:51:1の抵抗値の比率を持つことを特徴とする請求項4に記載の液晶表示装置用回路。
  7. 液晶表示装置であって、
    ゲートドライバー及びソースドライバーの液晶モジュールと;
    静電気防止回路を備え、前記ゲートドライバーにゲート動作イネーブル(GOE)信号を供給して、前記ソースドライバーにクロック信号を供給するタイミングコントローラと;
    前記GOE信号を作動させるリセット信号を前記タイミングコントローラに供給するリセット回路と;
    前記リセット回路に連結されて、前記GOE信号のGOEマスク時間を約16msec以上になるように維持させて、前記クロック信号のノイズを減少させるフィルタリング回路とを含む液晶表示装置。
  8. 前記静電気防止回路と前記フィルタリング回路にデジタル入力電圧(DVCC)が印加されることを特徴とする請求項7に記載の液晶表示装置。
  9. 前記フィルタリング回路はトランジスタ、第1抵抗、第2抵抗及び第3抵抗を含むことを特徴とする請求項8に記載の液晶表示装置。
  10. 前記トランジスタはエミッター、ベース、コレクタを含むバイポーラトランジスタであることを特徴とする請求項9に記載の液晶表示装置。
  11. 前記第1抵抗の第1端は前記エミッターに連結されて、前記第1抵抗の第2端と前記第2抵抗の第1端は前記ベースに連結されて、前記第3抵抗の第1端は前記コレクタに連結されて、前記第2抵抗の第2端と前記第3抵抗の第2端は接地されて、前記エミッターには前記デジタル入力電圧(DVCC)が印加されることを特徴とする請求項10に記載の液晶表示装置。
  12. 前記第1抵抗、前記第2抵抗、及び前記第3抵抗は各々100:51:1の抵抗値の比率を持つことを特徴とする請求項11に記載の液晶表示装置。
  13. 前記リセット回路は第4抵抗と第1電極および第2電極を備えたキャパシターとを含むことを特徴とする請求項12に記載の液晶表示装置。
  14. 前記第4抵抗の第1端は前記コレクタに連結されて、前記第4抵抗の第2端は前記キャパシターの第1電極と前記タイミングコントローラに連結されて、前記キャパシターの第2電極は接地されることを特徴とする請求項13に記載の液晶表示装置。
  15. 前記DVCCは外部主電力が前記タイミングコントローラに印加されない場合には、約0.3Vと約0.7Vの間の第1電圧を有し、
    前記外部主電力が前記タイミングコントローラに印加される場合には、約3.3Vの第2電圧を有することを特徴とする請求項8に記載の液晶表示装置。
  16. 液晶表示装置の第1ドライバーに動作信号を供給して、前記液晶表示装置の第2ドライバーにタイミング信号を供給するタイミングコントローラ部と;
    前記動作信号が作動(Enable)されるように前記タイミングコントローラ部にリセット信号を供給するリセッティング部と;
    実質的に減少された像干渉を伴う第1ドライバーの動作を保証することのできる持続時間の間、前記動作信号のマスキングを維持させて、前記タイミング信号のノイズを減少させるフィルタリング部を含む液晶表示装置用回路。
  17. 前記動作信号のマスキングの持続時間は約16msec以上になることを特徴とする請求項16に記載の液晶表示装置用回路。
  18. 液晶表示装置の第1ドライバーに動作信号を供給して、前記液晶表示装置の第2ドライバーにタイミング信号を供給する段階と;
    前記動作信号は作動されるようにコントローラにリセット信号を供給する段階と;
    実質的に減少した画像干渉を伴う第1ドライバーに動作を誘導できるくらいの持続時間の間、前記動作信号のマスキングを維持されて、前記タイミング信号のノイズが減少されるように前記リセット信号をフィルタリングする段階を含む液晶表示装置の信頼性の改善方法。
  19. 前記動作信号のマスキングの持続時間は約16msec以上になることを特徴とする請求項18に記載の液晶表示装置の信頼性の改善方法。
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