JP2004208303A - タイミングコントローラ用リセット回路 - Google Patents

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Abstract

【課題】 液晶表示装置において、ＬＶＤＳ出力によってタイミングコントローラ用リセット回路に印加される誘起電圧を除去するための回路を提供する。
【解決手段】 デジタル入力電圧(ＤＶＣＣ)が印加される第１ノードに連結されたエミッター(Emitter)と、第２ノードに連結されたコレクタ(Collector)とを備えたトランジスタと；前記第１ノード及び第２ノードに連結された第１抵抗と；前記第２ノードと接地された第４ノードとの間に連結された第２抵抗と；前記第３ノード及び第４ノードの間に連結された第３抵抗と；前記第３ノードとタイミングコントローラの入力端子に連結された第５ノードとの間に連結された第４抵抗と；前記第５ノードに連結された第１電極と接地された第２電極とを備えたキャパシターを含むタイミングコントローラ用リセット回路を提供する。
【選択図】 図７

Description

本発明は液晶表示装置に係り、より詳しくは、ＬＶＤＳ信号によって発生される電圧誘起現象を防げる回路を備えたタイミングコントローラ用リセット回路に関する。
最近、平板ディスプレー装置は製品のより満足な画面表示のために高周波数と高解像度を持つように開発されている。
平板ディスプレー装置としての液晶表示装置が、代表的なケースで説明されるが、一般的に、液晶表示装置では、高周波を持つＴＴＬ信号でデータの伝送が行われて、このような環境で画像信号がＴＴＬ信号に影響を受けて該当周波数で電圧レベルが変わるためＥＭＩ問題が起きる。また、前述したＴＴＬ信号でデータやクロック信号を伝送する方法は、多数の伝送路線を必要とし、従って、液晶表示装置を構成するケーブルとコネクタが多数必要となる。
前述したような環境で、データやクロック信号はノイズに直接または、間接的に影響を受ける。正常なデータやクロック信号がノイズに影響を受けると画面表示が異常になる問題が起きる。また、フルカラー高解像度を具現するために使用するグラフィックコントローラがサポートするデータ伝送ビット数は限られる。これを解決するためにコンピュータ本体と液晶モジュールの間のインタフェースに低電圧微分信号処理（Low Voltage Differential Signaling、以下ＬＶＤＳ）技術を導入して利用している。
ＬＶＤＳ技術はIEEEで1996年‘IEEE P1596.3’に定義された。ＬＶＤＳ技術は低電圧でデータ伝送を実現するためのものであって、伝送速度が非常に速いという長所がある。
一般的に、ＬＶＤＳ技術は平板ディスプレーシステムに適用されることによって、大きくは、パーソナルコンピュータに実装する液晶モジュールとマザーボード（Mother Board）上のグラフィックコントローラの間の狭帯域高速インタフェースの提供のための技術であって、デスクトップコンピュータのモニターのための長い長さのケーブルを利用したもので区分して使用されている。
以下、添付した図面を参照しながら、一般的な液晶表示装置コントローラについて簡略に説明する。
図１は、一般的な液晶表示装置のコントローラの構成ブロック図である。
信号供給源であるコンピュータ本体１０の内部には、グラフィックカード１２が構成されて、グラフィックカードは第1ＬＶＤＳ送信部１４及び第２ＬＶＤＳ送信部１６にＴＴＬレベルのカラー信号である赤色、緑色、青色の信号と、多数のコントロール信号を印加する。
液晶の物理的特性上、ライン反転または、ドット反転などの方法でカラーを表現するために、他の極性を持つ各々の赤色、緑色、青色の信号らが区分されて、前記第1ＬＶＤＳ送信部１４及び第２ＬＶＤＳ送信部１６に印加されるが、水平同期信号と垂直同期信号及びデータイネーブル（ＤＥ）信号のようなコントロール信号は第1ＬＶＤＳ送信部１４に印加される。
前記第1ＬＶＤＳ送信部１４及び第２ＬＶＤＳ送信部１６に印加された各信号らは所定数のチャンネルのＬＶＤＳ信号に変換されディスプレーのための液晶表示装置６０に伝送される。
液晶表示装置６０には、ＬＶＤＳ受信部１８及び２０が構成され、複数のチャンネルで伝送されるＬＶＤＳ信号を受信する。前記ＬＶＤＳ受信部１８及び２０は受信されたＬＶＤＳ信号をＴＴＬ信号に変換してタイミングコントローラ２２に印加する。
前記タイミングコントローラ２２は、液晶表示モジュール（ＬＣＤモジュール）２４に必要な各種のコントロール信号を生成する。ＴＴＬレベル信号であるこれらのコントロール信号はＬＣＤモジュール２４に入力され、赤色、緑色、青色の信号のタイミングフォーマットを決定する。
前記ＬＣＤモジュール２４には、ソースドライバー（図示せず）とゲートドライバー（図示せず）が印刷基板に実装されて液晶を駆動するために連結されて、前述した赤色、緑色、青色の信号と一部コントロール信号はソースドライバーに印加される。
以後、前記液晶パネルはゲートドライバーから出力されるスイッチングパルスによって、各画素を構成する薄膜トランジスタがターンオンまたは、ターンオフされ、ターンオンされた画素にソースドライバーからのデータ信号が印加されて所望の透過度を持つように駆動される。
図２は、前述したような構成を持つタイミングコントローラ２２とＬＶＤＳ送信部１４及びＬＶＤＳ受信部１８の動作を説明するための図面であって、ＬＶＤＳ送信部１４とタイミングコントローラ２２のＬＶＤＳ受信部１８側に各々静電気防止回路２８を備えており、前記タイミングコントローラ２２は特定信号の動作つまり、ソースコントロールシグナル（SSC、SOE、SSP）とゲートコントロールシグナル（GSC、GOE、GSP）の動作を可能（Enable）にするためのリセット回路３０を備えている。もちろん、タイミングコントローラ２２は前記ＬＶＤＳ送信部１４及びＬＶＤＳ受信部１８とリセット回路３０を複数個備えられるが、簡略な説明のために同一構成は図面で除いた。
前記ＬＣＤ駆動回路の動作のための全体回路で印加電圧とするＶＩＮ（図示せず）が印加されてない場合、すなわち、前記静電気防止回路２８とリセット回路３０のＤＶＣＣ端に約3.3Ｖのデジタル信号が印加されてない場合、図３のように、ＬＶＤＳ送信部１４で出力する約1.4Ｖ（±数百ｍＶ）のＤＣ信号は静電気防止回路２８を通って前記タイミングコントローラ２２入力される。この時、図４のように、前記静電気防止回路２８で逆方向ダイオードは接地されているため、順方向ダイオード側へ前記ＬＶＤＳシグナルにより約0.3Ｖ−0.7Ｖの信号が出力される。
前記静電気防止回路２８の順方向ダイオードにより最大0.7Ｖが誘起されたＤＶＣＣ端は、前記リセット回路３０のＤＶＣＣ端と電気的に連結された同一ノードであるため、前記リセット回路３０にも最大0.7ＶのＤＣ電圧が誘起されている。
次に、ＬＣＤ駆動回路の動作のための全体印加電圧であるＶＩＮが印加されて前記ＤＶＣＣ端を通じて約３．３Ｖのデジタル制御信号が印加される時、前記リセット回路３０のキャパシターＣは前記ＬＶＤＳ信号により先に誘起されていた0.7ＶのＤＣ電圧の影響で0Ｖから充電されるのではなく、誘起電圧である0.7Ｖから充電される。
このため、前記リセット回路３０がタイミングコントローラ２２を通じてソースコントロールシグナルの出力を可能にする時、すなわち、ゲート動作可能（イネーブル）(GOE)入力電源を印加する時、ゲートドライバーの正常動作の際に、約１６ms以上の遅延時間（Duration）(以下ＧＯＥマスク時間)が生じることを考慮すると、図５のゲート動作可能(GOE)信号波形において観察されるように遅延時間が約２ms(矢印の表示)短くなる。このように、リセット回路３０によるＧＯＥマスク時間の不足はゲートドライバーの異常な動作を引き起して、液晶表示装置の異常な画面出力の原因になる。また、ＬＣＤ駆動回路の動作のための全体印加電圧であるＶＩＮが印加される時も、図６の出力図面で表示したように、ソースドライバー側からのクロック(CLOCK)印加時にも、不必要なインパルスが先に発生するので、異常な画面出力の原因になるのは言うまでもない。
前述したような問題を解決するために、本発明はタイミングコントローラによる正常なゲートドライバー及びソースドライバーの動作を誘導する方法を提示して、液晶表示装置の画面不良率を減少させることを目的としている。また、前記目的の達成に際して、簡単な回路を追加するだけでより大きな効果を導出できる方法の提示によって、さらに信頼感のある製品の生産と、これによる付加的な効果を上げられる方法を提案することを目的とする。
前述したような目的を達成するため、本発明はデジタル入力電圧(ＤＶＣＣ)が印加される第１ノードに連結されたエミッター(Emitter)、第２ノードに連結されたベース(Base)、及び第３ノードに連結されたコレクタ(Collector)を備えたトランジスタと；前記第１ノード及び第２ノードに連結された第１抵抗と；前記第２ノードと接地された第４ノードとの間に連結された第２抵抗と；前記第３ノード及び第４ノードの間に連結された第３抵抗と；前記第３ノードとタイミングコントローラの入力端子に連結された第５ノードとの間に連結された第４抵抗と；前記第５ノードに連結された第１電極と接地された第２電極とを備えたキャパシターとを含むタイミングコントローラ用リセット回路を提供する。
既存のタイミングコントローラ用リセット回路に、後に説明する本発明の簡単なフィルタリング回路を付加することにより、前記リセット回路においてＬＶＤＳ出力信号によりＤＶＣＣ端へ印加される微少電圧の遮断が可能となる。適正なＧＯＥマスク時間出力とソースドライバー側に出力されるクロックのノイズ除去とが実現され、タイミングコントローラの動作に関するエラー率を減少させて、より高性能の液晶画面表示が可能となる。
以下、添付した図面を参照しながら、本発明によるタイミングコントローラ用リセット回路についてより詳しく説明する。
図７は、本発明によるタイミングコントローラ用リセット回路に関する詳細な回路図であって、一つ以上のリセット信号入力端子３２を備えているタイミングコントローラ２２に係り、前記リセット信号入力端子３２に印加されるリセット信号によりゲートドライバーに印加されるＧＯＥマスク時間を適正に維持し、また、ソースドライバーに印加されるクロック信号により発生するノイズを除去するため、既存のタイミングコントローラ用リセット回路３０に別途のフィルタリング回路４０をさらに付加している。
前記フィルタリング回路４０に関して説明すると、デジタル入力電圧(ＤＶＣＣ)が印加されるエミッター端子を第１ノード１１０、ベース端子を第２ノード１２０、コレクタ端子を第３ノード１３０とするＰＮＰ(Positive−Negative−Positive)型バイポーラ(Bipolar)トランジスタ５０と；前記第１ノードと第２ノードの間に連結された第１抵抗Ｒ１と；一端が前記第２ノードに連結されて、他端を第４ノード１４０として接地される第２抵抗Ｒ２と；前記第３ノード１３０と第４ノード１４０の間に連結された第３抵抗Ｒ３で構成されている。
以下、前述したような構成のフィルタリング回路４０がさらに付加された本発明によるタイミングコントローラ用リセット回路の動作と、これの効果を説明する。説明のために、前記Ｒ１，Ｒ２、Ｒ３は各々１００：５１：１の比率を持つ抵抗であるとし、本発明の望ましい実施例ではＲ１：１００kΩ、Ｒ２：５１kΩ、Ｒ３：１kΩに各々設定して説明する。
前記ＬＣＤ駆動回路の動作のための全体回路で印加電圧とするＶＩＮ（図示せず）が印加されてない場合、すなわち、静電気防止回路２８とフィルタリング回路４０のＤＶＣＣ端に約3.3Ｖのデジタル信号が印加されていない場合、前記ＬＶＤＳ送信部１４において約1.4ＶのＬＶＤＳ信号が出力され静電気防止回路２８の順方向ダイオードを通じて前記フィルタリング回路４０のデジタル入力電圧(ＤＶＣＣ)端に約0.7Ｖで入力されると、前記第２ノードでの電圧は
ＶＮ２= 0.7 Ｖ*(51 kΩ / (100 kΩ + 51 kΩ)) = 0.23Ｖ
になり、この時、前記トランジスタ５０は動作されないでオフ状態になる。従って、前記リセット抵抗Ｒにおいて入力される第３ノードの電圧は0Ｖになり、前記リセット回路３０のキャパシターＣは全く充電されていない状態である。
次に、ＬＣＤ駆動回路の動作のための全体回路で印加電圧とするＶＩＮ (図示せず)が印加されると、前記フィルタリング回路４０のデジタル入力電圧(ＤＶＣＣ)端に約3.3Ｖが印加されて、前記第２ノードでの電圧は
ＶＮ２ = 3.3 Ｖ*(51 kΩ / (100 kΩ + 51 kΩ)) = 1.11Ｖ
になり、前記トランジスタ５０はオン状態になる。従って、前記リセット抵抗Ｒにおいて入力される第３ノード１３０の電圧は約3.3Ｖとなり、前記リセット回路３０のキャパシターＣは約3.3Ｖの印加電圧を通じて充電した後、前記タイミングコントローラ２２のリセット信号入力端子３２を通じてリセット信号を印加する。
前記タイミングコントローラ２２のリセット回路３０に誘起電圧の除去のためのフィルタリング回路４０を付加して作動した場合、前記タイミングコントローラ２２を通じて出力された信号を観察すると、図８のように、ゲート動作可能（イネーブル）(ＧＯＥ)信号波形において、前記リセット回路３０によるＧＯＥマスク時間として適正数値である約３５msが得られる。また、図９の出力波形から見ると、前記図６で提示されたタイミングコントローラ２２を通じたソースドライバー側へのクロック(CLOCK)印加時、発生した不必要なインパルスもより減少した。
一般的な液晶表示装置のコントローラ構成図である。 従来のタイミングコントローラとＬＶＤＳ送信部及びＬＶＤＳ受信部の動作を説明するための図である。 従来のＬＶＤＳ送信部から出力される信号波形を例示した図である。 従来のＬＶＤＳ送信部及びＬＶＤＳ受信部に構成された静電気防止回路を通じて、一部ＬＶＤＳ出力信号がＤＶＣＣ端へ誘起される現象を説明するための図である。 従来のタイミングコントローラ用リセット回路に、一部ＬＶＤＳ出力信号が誘起される場合、タイミングコントローラから出力したゲート動作イネーブル(GOE)信号によるGOEマスク時間を示した図である。 従来のタイミングコントローラ用リセット回路に、一部ＬＶＤＳ出力信号が誘起される場合、タイミングコントローラから出力したソースドライバー側の入力クロックを示した図である。 本発明によるタイミングコントローラ用リセット回路を示した図である。 本発明によるタイミングコントローラ用リセット回路を使用した場合の、タイミングコントローラから出力したゲート動作イネーブル(GOE)信号によるGOEマスク時間を示した図である。 本発明によるタイミングコントローラ用リセット回路を使用した場合の、タイミングコントローラから出力したソースドライバー側の入力クロックを示した図である。
符号の説明
１４：ＬＶＤＳ送信部
１６：ＬＶＤＳ送信部
１８：ＬＶＤＳ受信部
２０：ＬＶＤＳ受信部
２２：タイミングコントローラ
２４：ＬＣＤモジュール
２８：静電気防止回路
３０：リセット回路
３２：リセット信号入力端子
４０：フィルタリング回路
５０：トランジスタ
１１０：第１ノード
１２０：第２ノード
１３０：第３ノード
１４０：第４ノード
１５０：第５ノード
Ｒ，Ｒ１，Ｒ２，Ｒ３：各々リセット抵抗及び第１抵抗、第２抵抗、第３抵抗
Ｃ：キャパシター

Claims (19)

  1. タイミングコントローラ用リセット回路であって、
    デジタル入力電圧が印加される第１ノードに連結されたエミッター、第２ノードに連結されたベース、及び第３ノードに連結されたコレクタを備えたトランジスタと；
    前記第１ノード及び第２ノードに連結された第１抵抗と；
    前記第２ノードと接地された第４ノードとの間に連結された第２抵抗と；
    前記第３ノード及び前記第４ノードの間に連結された第３抵抗と；
    前記第３ノードとタイミングコントローラの入力端子に連結された第５ノードとの間に連結された第４抵抗と；
    前記第５ノードに連結された第１電極と接地された第２電極とを備えたキャパシターとを含むタイミングコントローラ用リセット回路。
  2. 前記トランジスタはＰＮＰ(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項１に記載のタイミングコントローラ用リセット回路。
  3. 前記第１抵抗、前記第２抵抗、及び前記第３抵抗が各々１００：５１：１の抵抗値の比率を持つことを特徴とする請求項１に記載のタイミングコントローラ用リセット回路。
  4. 液晶表示装置用回路であって、
    少なくとも一つの入力端子を備えたタイミングコントローラと；
    デジタル入力電圧が印加される第１ノードに連結されたエミッター、第２ノードに連結されたベース、及び第３ノードに連結されたコレクタを備えたトランジスタと、前記第１ノード及び第２ノードに連結された第１抵抗と、前記第２ノードと接地された第４ノードとの間に連結された第２抵抗と、前記第３ノード及び前記第４ノードの間に連結された第３抵抗とからなるフィルタリング回路と；
    前記第３ノードと前記タイミングコントローラの入力端子に連結された第５ノードとの間に連結された第４抵抗と、前記第５ノードに連結された第１電極と接地された第２電極とを備えたキャパシターとからなるタイミングコントローラ用リセット回路とを含み、
    前記フィルタリング回路は、前記タイミングコントローラ用リセット回路に連結されて、液晶表示装置のゲートドライバーに印加されるゲート動作イネーブル(GOE)信号のＧＯＥマスク時間を約１６msec以上になるように維持させて、前記液晶表示装置のソースドライバーに印加されるクロック信号のノイズを減少させている液晶表示装置用回路。
  5. 前記トランジスタはＰＮＰ(Positive−Negative−Positive)型バイポーラトランジスタであることを特徴とする請求項４に記載の液晶表示装置用回路。
  6. 前記第１抵抗、前記第２抵抗、及び前記第３抵抗は各々１００：５１：１の抵抗値の比率を持つことを特徴とする請求項４に記載の液晶表示装置用回路。
  7. 液晶表示装置であって、
    ゲートドライバー及びソースドライバーの液晶モジュールと；
    静電気防止回路を備え、前記ゲートドライバーにゲート動作イネーブル(GOE)信号を供給して、前記ソースドライバーにクロック信号を供給するタイミングコントローラと；
    前記GOE信号を作動させるリセット信号を前記タイミングコントローラに供給するリセット回路と；
    前記リセット回路に連結されて、前記GOE信号のＧＯＥマスク時間を約１６msec以上になるように維持させて、前記クロック信号のノイズを減少させるフィルタリング回路とを含む液晶表示装置。
  8. 前記静電気防止回路と前記フィルタリング回路にデジタル入力電圧(ＤＶＣＣ)が印加されることを特徴とする請求項７に記載の液晶表示装置。
  9. 前記フィルタリング回路はトランジスタ、第１抵抗、第２抵抗及び第３抵抗を含むことを特徴とする請求項８に記載の液晶表示装置。
  10. 前記トランジスタはエミッター、ベース、コレクタを含むバイポーラトランジスタであることを特徴とする請求項９に記載の液晶表示装置。
  11. 前記第１抵抗の第１端は前記エミッターに連結されて、前記第１抵抗の第２端と前記第２抵抗の第１端は前記ベースに連結されて、前記第３抵抗の第１端は前記コレクタに連結されて、前記第２抵抗の第２端と前記第３抵抗の第２端は接地されて、前記エミッターには前記デジタル入力電圧(ＤＶＣＣ)が印加されることを特徴とする請求項１０に記載の液晶表示装置。
  12. 前記第１抵抗、前記第２抵抗、及び前記第３抵抗は各々１００：５１：１の抵抗値の比率を持つことを特徴とする請求項１１に記載の液晶表示装置。
  13. 前記リセット回路は第４抵抗と第１電極および第２電極を備えたキャパシターとを含むことを特徴とする請求項１２に記載の液晶表示装置。
  14. 前記第４抵抗の第１端は前記コレクタに連結されて、前記第４抵抗の第２端は前記キャパシターの第１電極と前記タイミングコントローラに連結されて、前記キャパシターの第２電極は接地されることを特徴とする請求項１３に記載の液晶表示装置。
  15. 前記ＤＶＣＣは外部主電力が前記タイミングコントローラに印加されない場合には、約0.3Ｖと約0.7Ｖの間の第１電圧を有し、
    前記外部主電力が前記タイミングコントローラに印加される場合には、約3.3Ｖの第２電圧を有することを特徴とする請求項８に記載の液晶表示装置。
  16. 液晶表示装置の第１ドライバーに動作信号を供給して、前記液晶表示装置の第２ドライバーにタイミング信号を供給するタイミングコントローラ部と；
    前記動作信号が作動(Enable)されるように前記タイミングコントローラ部にリセット信号を供給するリセッティング部と；
    実質的に減少された像干渉を伴う第１ドライバーの動作を保証することのできる持続時間の間、前記動作信号のマスキングを維持させて、前記タイミング信号のノイズを減少させるフィルタリング部を含む液晶表示装置用回路。
  17. 前記動作信号のマスキングの持続時間は約１６msec以上になることを特徴とする請求項１６に記載の液晶表示装置用回路。
  18. 液晶表示装置の第１ドライバーに動作信号を供給して、前記液晶表示装置の第２ドライバーにタイミング信号を供給する段階と；
    前記動作信号は作動されるようにコントローラにリセット信号を供給する段階と；
    実質的に減少した画像干渉を伴う第１ドライバーに動作を誘導できるくらいの持続時間の間、前記動作信号のマスキングを維持されて、前記タイミング信号のノイズが減少されるように前記リセット信号をフィルタリングする段階を含む液晶表示装置の信頼性の改善方法。
  19. 前記動作信号のマスキングの持続時間は約１６msec以上になることを特徴とする請求項１８に記載の液晶表示装置の信頼性の改善方法。
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