JPH08191240A - リセット回路 - Google Patents
リセット回路Info
- Publication number
- JPH08191240A JPH08191240A JP7001958A JP195895A JPH08191240A JP H08191240 A JPH08191240 A JP H08191240A JP 7001958 A JP7001958 A JP 7001958A JP 195895 A JP195895 A JP 195895A JP H08191240 A JPH08191240 A JP H08191240A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- circuit
- power supply
- level
- inverter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Measurement Of Current Or Voltage (AREA)
- Control Of Voltage And Current In General (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】
【目的】 本発明はＩ2 Ｌで構成したリセット回路に関
し、電源投入時のみにリセット信号を生成し、電源断時
にはリセット信号を生成しないリセット回路を実現する
ことを目的とする。 【構成】 抵抗Ｒ1 ，Ｒ2 ，トランジスタＱ1 からなる
レベル検出回路は、電源電圧Ｖccが第２のレベル以上
で、ローレベルの検出信号を出力する。Ｉ2 Ｌのインバ
ータＧ11の一つの出力端子がＩ2 ＬのインバータＧ12の
入力端子に接続され、インバータＧ12の３つの出力端子
がインバータＧ11の入力端子に接続されて、ＲＳフリッ
プフロップが構成されている。インバータＧ11，Ｇ12か
らなるＲＳフリップフロップは、電源オン時には、電源
電圧が第１のレベルに達してから第２のレベルに達する
までの間、Ｑ出力端子より、ハイレベルのリセット信号
を生成し、電源オフ時にはリセット信号を生成しない。
し、電源投入時のみにリセット信号を生成し、電源断時
にはリセット信号を生成しないリセット回路を実現する
ことを目的とする。 【構成】 抵抗Ｒ1 ，Ｒ2 ，トランジスタＱ1 からなる
レベル検出回路は、電源電圧Ｖccが第２のレベル以上
で、ローレベルの検出信号を出力する。Ｉ2 Ｌのインバ
ータＧ11の一つの出力端子がＩ2 ＬのインバータＧ12の
入力端子に接続され、インバータＧ12の３つの出力端子
がインバータＧ11の入力端子に接続されて、ＲＳフリッ
プフロップが構成されている。インバータＧ11，Ｇ12か
らなるＲＳフリップフロップは、電源オン時には、電源
電圧が第１のレベルに達してから第２のレベルに達する
までの間、Ｑ出力端子より、ハイレベルのリセット信号
を生成し、電源オフ時にはリセット信号を生成しない。
Description
【０００１】
【産業上の利用分野】本発明はリセット回路に係り、特
に、電源投入時にディジタル回路をリセットするリセッ
ト信号を生成する、Ｉ2 Ｌで構成したリセット回路に関
する。
に、電源投入時にディジタル回路をリセットするリセッ
ト信号を生成する、Ｉ2 Ｌで構成したリセット回路に関
する。
【０００２】
【従来の技術】図６は、Ｉ2 Ｌ（Integrated Injection
Logic) で構成した従来の一例のリセット回路の回路図
を示す。図６のリセット回路は、抵抗Ｒ1 ，Ｒ2 、及び
トランジスタＱ1 からなるレベル検出回路１と、Ｉ2 Ｌ
のゲートＧ1 ，Ｇ2 から構成される。ゲートＧ1 ，Ｇ2
は、Ｉ2 Ｌのインバータである。
Logic) で構成した従来の一例のリセット回路の回路図
を示す。図６のリセット回路は、抵抗Ｒ1 ，Ｒ2 、及び
トランジスタＱ1 からなるレベル検出回路１と、Ｉ2 Ｌ
のゲートＧ1 ，Ｇ2 から構成される。ゲートＧ1 ，Ｇ2
は、Ｉ2 Ｌのインバータである。
【０００３】Ｉ2 Ｌのインバータは、図７に示すよう
に、ＰＮＰ型のインジェクタ用トランジスタＱA 、抵抗
ＲA 、ＮＰＮ型のインバータ用トランジスタＱB から構
成される。トランジスタＱA のベースは接地され、エミ
ッタは抵抗ＲA を介して電源電圧Ｖccの電源端子に接続
されている。トランジスタＱB のエミッタは接地され、
ベースはトランジスタＱA のコレクタ及びインバータの
入力端子に接続されている。トランジスタＱB は、マル
チコレクタとして夫々のコレクタから出力信号を取り出
すことができる。
に、ＰＮＰ型のインジェクタ用トランジスタＱA 、抵抗
ＲA 、ＮＰＮ型のインバータ用トランジスタＱB から構
成される。トランジスタＱA のベースは接地され、エミ
ッタは抵抗ＲA を介して電源電圧Ｖccの電源端子に接続
されている。トランジスタＱB のエミッタは接地され、
ベースはトランジスタＱA のコレクタ及びインバータの
入力端子に接続されている。トランジスタＱB は、マル
チコレクタとして夫々のコレクタから出力信号を取り出
すことができる。
【０００４】インバータの入力端子がオープン又は０．
６Ｖ以上の高い電圧（ハイレベル（“Ｈ”））の場合
は、トランジスタＱA から電流Ｉinj がトランジスタＱ
B にベース電流として供給されて、トランジスタＱB が
オンとなる。通常、トランジスタＱB のコレクタ（イン
バータの出力端子）は、後段のＩ2 Ｌのゲート（インバ
ータ）の入力端子に接続されており、トランジスタＱB
がオンのとき出力電圧は、ほぼ０Ｖのローレベル
（“Ｌ”）となる。
６Ｖ以上の高い電圧（ハイレベル（“Ｈ”））の場合
は、トランジスタＱA から電流Ｉinj がトランジスタＱ
B にベース電流として供給されて、トランジスタＱB が
オンとなる。通常、トランジスタＱB のコレクタ（イン
バータの出力端子）は、後段のＩ2 Ｌのゲート（インバ
ータ）の入力端子に接続されており、トランジスタＱB
がオンのとき出力電圧は、ほぼ０Ｖのローレベル
（“Ｌ”）となる。
【０００５】インバータの入力電圧が０Ｖ（ローレベル
（“Ｌ”））の場合は、トランジスタＱB がオフとな
る。このとき、トランジスタＱB のコレクタ（インバー
タの出力端子）が接続されている後段のＩ2 Ｌのゲート
の入力端子の電圧は、約０．６Ｖとなる。即ち、インバ
ータの出力電圧は約０．６Ｖの“Ｈ”となる。
（“Ｌ”））の場合は、トランジスタＱB がオフとな
る。このとき、トランジスタＱB のコレクタ（インバー
タの出力端子）が接続されている後段のＩ2 Ｌのゲート
の入力端子の電圧は、約０．６Ｖとなる。即ち、インバ
ータの出力電圧は約０．６Ｖの“Ｈ”となる。
【０００６】次に、図６のリセット回路の動作について
説明する。図８は、電源オン時と電源オフ時に生成され
るリセットパルス説明図を示す。なお、ゲートＧ2 の出
力端子は、リセット信号を供給すべきＩ2 Ｌのインバー
タの入力端子に接続されているものとする。
説明する。図８は、電源オン時と電源オフ時に生成され
るリセットパルス説明図を示す。なお、ゲートＧ2 の出
力端子は、リセット信号を供給すべきＩ2 Ｌのインバー
タの入力端子に接続されているものとする。
【０００７】先ず、電源オン時について考える。電源が
オンされると、電源電圧Ｖccは、図８の波形Ｗ1 に示す
ように時間とともに上昇してゆく。Ｖcc≒０．６Ｖに達
すると、ゲートＧ1 ，Ｇ2 とその他のゲートのインジェ
クタ用トランジスタＱA の電流Ｉinj が流れ始める。こ
の時点では、トランジスタＱ1 はオフのままである。
オンされると、電源電圧Ｖccは、図８の波形Ｗ1 に示す
ように時間とともに上昇してゆく。Ｖcc≒０．６Ｖに達
すると、ゲートＧ1 ，Ｇ2 とその他のゲートのインジェ
クタ用トランジスタＱA の電流Ｉinj が流れ始める。こ
の時点では、トランジスタＱ1 はオフのままである。
【０００８】このとき、ゲートＧ1 の入力電圧が“Ｈ”
で出力電圧が“Ｌ”となり、ゲートＧ2 は、内部のトラ
ンジスタＱB がオフで出力端子は“Ｈ”の状態となる。
ゲートＧ2 の出力端子は、後段のＩ2 Ｌのインバータの
入力端子に接続されているため、この後段のインバータ
のトランジスタＱB がオンとなり、リセットパルスの
“Ｈ”の電圧は、約０．６Ｖとなる。
で出力電圧が“Ｌ”となり、ゲートＧ2 は、内部のトラ
ンジスタＱB がオフで出力端子は“Ｈ”の状態となる。
ゲートＧ2 の出力端子は、後段のＩ2 Ｌのインバータの
入力端子に接続されているため、この後段のインバータ
のトランジスタＱB がオンとなり、リセットパルスの
“Ｈ”の電圧は、約０．６Ｖとなる。
【０００９】この後、電源電圧Ｖccは、更に上昇する
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、トランジスタＱ1 がオン
となる。このとき、ゲートＧ1 の入力電圧が“Ｌ”で出
力電圧が“Ｈ”となり、ゲートＧ2 は、内部のトランジ
スタＱB がオンで出力電圧は“Ｌ”のほぼ０Ｖとなる。
この後、電源電圧Ｖccは、規定電圧Ｖcc0 （例えば、９
Ｖ）まで上昇して一定値となる。
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、トランジスタＱ1 がオン
となる。このとき、ゲートＧ1 の入力電圧が“Ｌ”で出
力電圧が“Ｈ”となり、ゲートＧ2 は、内部のトランジ
スタＱB がオンで出力電圧は“Ｌ”のほぼ０Ｖとなる。
この後、電源電圧Ｖccは、規定電圧Ｖcc0 （例えば、９
Ｖ）まで上昇して一定値となる。
【００１０】上記のように、電源オン時のリセットパル
スは、図８の波形Ｗ3 に示す方形波となる。次に、電源
オフ時について考える。電源がオフされると、電源電圧
Ｖccは、図８の波形Ｗ2 に示すように時間とともに下降
してゆく。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、トランジスタＱ1 がオフ
となる。このとき、ゲートＧ1 の入力電圧が“Ｈ”で出
力電圧が“Ｌ”となり、ゲートＧ2 の出力電圧は“Ｈ”
の約０．６Ｖとなる。
スは、図８の波形Ｗ3 に示す方形波となる。次に、電源
オフ時について考える。電源がオフされると、電源電圧
Ｖccは、図８の波形Ｗ2 に示すように時間とともに下降
してゆく。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、トランジスタＱ1 がオフ
となる。このとき、ゲートＧ1 の入力電圧が“Ｈ”で出
力電圧が“Ｌ”となり、ゲートＧ2 の出力電圧は“Ｈ”
の約０．６Ｖとなる。
【００１１】この後、電源電圧Ｖccは、更に下降する
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc≒０．６Ｖまで下降する
と、ゲートＧ1 ，Ｇ2 とその他のゲートのインジェクタ
用トランジスタＱA の電流Ｉinj が０となり、各ゲート
のトランジスタＱB はオフとなる。このため、ゲートＧ
2 の出力電圧は、“Ｌ”の０Ｖとなる。
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc≒０．６Ｖまで下降する
と、ゲートＧ1 ，Ｇ2 とその他のゲートのインジェクタ
用トランジスタＱA の電流Ｉinj が０となり、各ゲート
のトランジスタＱB はオフとなる。このため、ゲートＧ
2 の出力電圧は、“Ｌ”の０Ｖとなる。
【００１２】上記のように、電源オフ時のリセットパル
スは、図８の波形Ｗ4 に示す方形波となる。図６のリセ
ット回路は、Ｉ2 Ｌで構成したディジタル回路中のフリ
ップフロップ等をリセットするためのリセット回路とし
て使用される。
スは、図８の波形Ｗ4 に示す方形波となる。図６のリセ
ット回路は、Ｉ2 Ｌで構成したディジタル回路中のフリ
ップフロップ等をリセットするためのリセット回路とし
て使用される。
【００１３】例えば、ビデオ信号等を切り換えるアナロ
グスイッチ回路とＩ2 Ｌで構成したディジタル回路とを
同一チップ上に構成したビデオスイッチＩＣ内のリセッ
ト回路に使用される。
グスイッチ回路とＩ2 Ｌで構成したディジタル回路とを
同一チップ上に構成したビデオスイッチＩＣ内のリセッ
ト回路に使用される。
【００１４】
【発明が解決しようとする課題】ディジタル回路では、
電源オフ時にリセットが行われると不都合が生じる場合
がある。例えば、ディジタル回路内のフリップフロップ
の出力データにより、アナログ回路の状態を制御する回
路においては、電源オフ時にアナログ回路が完全に動作
停止する前にフリップフロップがリセットされると、ア
ナログ回路の状態が変化してアナログ回路からノイズが
発生する問題が生じる。
電源オフ時にリセットが行われると不都合が生じる場合
がある。例えば、ディジタル回路内のフリップフロップ
の出力データにより、アナログ回路の状態を制御する回
路においては、電源オフ時にアナログ回路が完全に動作
停止する前にフリップフロップがリセットされると、ア
ナログ回路の状態が変化してアナログ回路からノイズが
発生する問題が生じる。
【００１５】図６の従来のリセット回路は、電源オフ時
にもリセット信号を生成するため、上記のような電源オ
フ時のリセットで不都合が生じる回路に適用すると問題
が生じる。例えば、前記ビデオスイッチＩＣ内のリセッ
ト回路に使用した場合、電源オフ時にアナログスイッチ
の状態が切り換わって、ノイズが発生する問題が生じ
る。
にもリセット信号を生成するため、上記のような電源オ
フ時のリセットで不都合が生じる回路に適用すると問題
が生じる。例えば、前記ビデオスイッチＩＣ内のリセッ
ト回路に使用した場合、電源オフ時にアナログスイッチ
の状態が切り換わって、ノイズが発生する問題が生じ
る。
【００１６】本発明は、上記の点に鑑みてなされたもの
で、電源投入時のみにリセット信号を生成し、電源断時
にはリセット信号を生成しないリセット回路を提供する
ことを目的とする。
で、電源投入時のみにリセット信号を生成し、電源断時
にはリセット信号を生成しないリセット回路を提供する
ことを目的とする。
【００１７】
【課題を解決するための手段】請求項１の発明は、電源
電圧が第２のレベル以上で、ローレベルの検出信号を出
力するレベル検出回路と、１又は２以上の出力端子を有
し、電源電圧が前記第２のレベルより低い第１のレベル
以上で動作するＩ2 Ｌ構成の第１のインバータ回路と、
入力端子が前記レベル検出回路の出力端子及び前記第１
のインバータ回路の出力端子の一つに接続され、１又は
２以上の出力端子のうち、ローレベル時の出力電流値が
前記入力端子に接続された第１のインバータ回路の出力
端子よりも大きい出力端子が前記第１のインバータ回路
の入力端子に接続されており、電源電圧が前記第１のレ
ベル以上で動作するＩ2 Ｌ構成の第２のインバータ回路
とを有し、前記第１のインバータ回路の出力端子又は第
２のインバータ回路の出力端子よりリセット信号を取り
出す構成とする。
電圧が第２のレベル以上で、ローレベルの検出信号を出
力するレベル検出回路と、１又は２以上の出力端子を有
し、電源電圧が前記第２のレベルより低い第１のレベル
以上で動作するＩ2 Ｌ構成の第１のインバータ回路と、
入力端子が前記レベル検出回路の出力端子及び前記第１
のインバータ回路の出力端子の一つに接続され、１又は
２以上の出力端子のうち、ローレベル時の出力電流値が
前記入力端子に接続された第１のインバータ回路の出力
端子よりも大きい出力端子が前記第１のインバータ回路
の入力端子に接続されており、電源電圧が前記第１のレ
ベル以上で動作するＩ2 Ｌ構成の第２のインバータ回路
とを有し、前記第１のインバータ回路の出力端子又は第
２のインバータ回路の出力端子よりリセット信号を取り
出す構成とする。
【００１８】請求項２の発明は、請求項１のリセット回
路において、前記第１のインバータ回路は、ベースが接
地され、エミッタに所定値の抵抗を介して電源電圧が供
給され、電源電圧が第１のレベル以上でオンとなる第１
の電流注入用トランジスタと、ベースが入力端子及び前
記第１の電流注入用トランジスタのコレクタに接続さ
れ、エミッタが接地され、１又は２以上のコレクタを出
力端子とした第１の反転用トランジスタとからなり、前
記第２のインバータ回路は、ベースが接地され、エミッ
タに所定値の抵抗を介して電源電圧が供給され、電源電
圧が第１のレベル以上でオンとなる第２の電流注入用ト
ランジスタと、ベースが入力端子及び前記第２の電流注
入用トランジスタのコレクタに接続され、エミッタが接
地され、２以上のコレクタを共通接続して前記第１のイ
ンバータ回路の入力端子に接続される出力端子とした第
２の反転用トランジスタとからなる構成とする。
路において、前記第１のインバータ回路は、ベースが接
地され、エミッタに所定値の抵抗を介して電源電圧が供
給され、電源電圧が第１のレベル以上でオンとなる第１
の電流注入用トランジスタと、ベースが入力端子及び前
記第１の電流注入用トランジスタのコレクタに接続さ
れ、エミッタが接地され、１又は２以上のコレクタを出
力端子とした第１の反転用トランジスタとからなり、前
記第２のインバータ回路は、ベースが接地され、エミッ
タに所定値の抵抗を介して電源電圧が供給され、電源電
圧が第１のレベル以上でオンとなる第２の電流注入用ト
ランジスタと、ベースが入力端子及び前記第２の電流注
入用トランジスタのコレクタに接続され、エミッタが接
地され、２以上のコレクタを共通接続して前記第１のイ
ンバータ回路の入力端子に接続される出力端子とした第
２の反転用トランジスタとからなる構成とする。
【００１９】
【作用】請求項１の発明では、第１及び第２のインバー
タ回路によりＲＳフリップフロップを構成している。ま
た、第２のインバータ回路の入力端子に接続された第１
のインバータ回路の出力端子よりも、第１のインバータ
回路の入力端子に接続された第２のインバータ回路の出
力端子の方が、ローレベル時の出力電流値が大きい。
タ回路によりＲＳフリップフロップを構成している。ま
た、第２のインバータ回路の入力端子に接続された第１
のインバータ回路の出力端子よりも、第１のインバータ
回路の入力端子に接続された第２のインバータ回路の出
力端子の方が、ローレベル時の出力電流値が大きい。
【００２０】このため、電源投入時には、電源電圧が第
１のレベルに達した時点で、第１のインバータ回路の出
力電圧がハイレベルとなり、第２のインバータ回路の出
力電圧がローレベルとなり、第１のインバータ回路の出
力端子からは、ハイレベルのリセット信号が出力され
る。電源電圧が更に上昇して第２のレベルに達した時点
で、レベル検出回路のローレベルの検出信号が第２のイ
ンバータ回路の入力端子に供給されるため、第１のイン
バータ回路の出力電圧がローレベルとなり、第２のイン
バータ回路の出力電圧がハイレベルとなり、第１のイン
バータ回路の出力端子のハイレベルのリセット信号は出
力停止される。
１のレベルに達した時点で、第１のインバータ回路の出
力電圧がハイレベルとなり、第２のインバータ回路の出
力電圧がローレベルとなり、第１のインバータ回路の出
力端子からは、ハイレベルのリセット信号が出力され
る。電源電圧が更に上昇して第２のレベルに達した時点
で、レベル検出回路のローレベルの検出信号が第２のイ
ンバータ回路の入力端子に供給されるため、第１のイン
バータ回路の出力電圧がローレベルとなり、第２のイン
バータ回路の出力電圧がハイレベルとなり、第１のイン
バータ回路の出力端子のハイレベルのリセット信号は出
力停止される。
【００２１】このようにして、電源投入時には、電源電
圧が第１のレベルに達してから第２のレベルに達するま
での間、リセット信号が生成される。電源断時には、電
源電圧が第２のレベルまで下降した時点で、レベル検出
回路のローレベルの検出信号がオフとなり、第２のイン
バータ回路の入力電圧はハイレベルとなる。しかし、第
１及び第２のインバータ回路によりＲＳフリップフロッ
プを構成しており、第２のインバータ回路の入力端子が
ＲＳフリップフロップの負論理のリセット入力であるた
め、第１及び第２のインバータ回路の状態は変化しな
い。このため、第１のインバータ回路の出力電圧はロー
レベルを維持し、ハイレベルのリセット信号は出力され
ない。電源電圧が第１のレベルまで下降した時点でも、
第１及び第２のインバータ回路の状態は変化しない。
圧が第１のレベルに達してから第２のレベルに達するま
での間、リセット信号が生成される。電源断時には、電
源電圧が第２のレベルまで下降した時点で、レベル検出
回路のローレベルの検出信号がオフとなり、第２のイン
バータ回路の入力電圧はハイレベルとなる。しかし、第
１及び第２のインバータ回路によりＲＳフリップフロッ
プを構成しており、第２のインバータ回路の入力端子が
ＲＳフリップフロップの負論理のリセット入力であるた
め、第１及び第２のインバータ回路の状態は変化しな
い。このため、第１のインバータ回路の出力電圧はロー
レベルを維持し、ハイレベルのリセット信号は出力され
ない。電源電圧が第１のレベルまで下降した時点でも、
第１及び第２のインバータ回路の状態は変化しない。
【００２２】このように、請求項１の発明のリセット回
路は、電源投入時にのみリセット信号を生成し、電源断
時にはリセット信号を生成しない。請求項２の発明で
は、同一特性の第１及び第２の電流注入用トランジスタ
と同一特性の第１及び第２の反転用トランジスタを用
い、第１の反転用トランジスタのコレクタの一つを第２
のインバータ回路の入力端子に接続し、第２の反転用ト
ランジスタの複数のコレクタを共通接続して第１のイン
バータ回路の入力端子に接続した簡単な回路で、電源投
入時にリセット信号を生成する状態となるＲＳフリップ
フロップを構成できる。このため、電源投入時にのみリ
セット信号を生成するリセット回路を容易に構成するこ
とを可能とする。
路は、電源投入時にのみリセット信号を生成し、電源断
時にはリセット信号を生成しない。請求項２の発明で
は、同一特性の第１及び第２の電流注入用トランジスタ
と同一特性の第１及び第２の反転用トランジスタを用
い、第１の反転用トランジスタのコレクタの一つを第２
のインバータ回路の入力端子に接続し、第２の反転用ト
ランジスタの複数のコレクタを共通接続して第１のイン
バータ回路の入力端子に接続した簡単な回路で、電源投
入時にリセット信号を生成する状態となるＲＳフリップ
フロップを構成できる。このため、電源投入時にのみリ
セット信号を生成するリセット回路を容易に構成するこ
とを可能とする。
【００２３】
【実施例】図１は本発明の一実施例のＩ2 Ｌで構成した
リセット回路の回路図を示す。図１において、図６と同
一構成部分には、同一符号を付し適宜説明を省略する。
図１のリセット回路は、抵抗Ｒ1 ，Ｒ2 及びトランジス
タＱ1 からなるレベル検出回路１と、Ｉ2 ＬのゲートＧ
11（第１のインバータ回路）及びゲートＧ12（第２のイ
ンバータ回路）とから構成されている。
リセット回路の回路図を示す。図１において、図６と同
一構成部分には、同一符号を付し適宜説明を省略する。
図１のリセット回路は、抵抗Ｒ1 ，Ｒ2 及びトランジス
タＱ1 からなるレベル検出回路１と、Ｉ2 ＬのゲートＧ
11（第１のインバータ回路）及びゲートＧ12（第２のイ
ンバータ回路）とから構成されている。
【００２４】ゲートＧ11，Ｇ12は、Ｉ2 Ｌのインバータ
である。ゲートＧ12の３つの出力端子がゲートＧ11の入
力端子に接続され、ゲートＧ11の出力端子の一つがゲー
トＧ 11の入力端子に接続されており、ゲートＧ11，Ｇ12
によりＲＳフリップフロップ２が構成されている。
である。ゲートＧ12の３つの出力端子がゲートＧ11の入
力端子に接続され、ゲートＧ11の出力端子の一つがゲー
トＧ 11の入力端子に接続されており、ゲートＧ11，Ｇ12
によりＲＳフリップフロップ２が構成されている。
【００２５】ゲートＧ11の入力端子がＲＳフリップフロ
ップ２の負論理のセット入力端子Ｓ＊に相当し、ゲート
Ｇ12の入力端子が負論理のリセット入力端子Ｒ＊に相当
し、ゲートＧ11の出力端子がＱ出力端子に相当する。レ
ベル検出回路１のトランジスタＱ1 のコレクタは、ゲー
トＧ12の入力端子に接続されている。“Ｈ”アクティブ
のリセット信号は、ゲートＧ11の一方の出力端子（Ｑ出
力端子）から取り出され、Ｉ2 Ｌのゲート（インバー
タ）の入力端子に供給される。
ップ２の負論理のセット入力端子Ｓ＊に相当し、ゲート
Ｇ12の入力端子が負論理のリセット入力端子Ｒ＊に相当
し、ゲートＧ11の出力端子がＱ出力端子に相当する。レ
ベル検出回路１のトランジスタＱ1 のコレクタは、ゲー
トＧ12の入力端子に接続されている。“Ｈ”アクティブ
のリセット信号は、ゲートＧ11の一方の出力端子（Ｑ出
力端子）から取り出され、Ｉ2 Ｌのゲート（インバー
タ）の入力端子に供給される。
【００２６】図２は、図１のゲートＧ11，Ｇ12の内部を
トランジスタのレベルに展開した回路図を示す。ゲート
Ｇ11は、図７のインバータと同様の構成であり、インジ
ェクタ用トランジスタＱA1（第１の電流注入用トランジ
スタ）、抵抗ＲA1、インバータ用トランジスタＱB1（第
１の反転用トランジスタ）から構成される。ゲートＧ12
は、ゲートＧ11と同様に、インジェクタ用トランジスタ
ＱA2（第２の電流注入用トランジスタ）、抵抗ＲA2、イ
ンバータ用トランジスタＱB2（第２の反転用トランジス
タ）から構成される。
トランジスタのレベルに展開した回路図を示す。ゲート
Ｇ11は、図７のインバータと同様の構成であり、インジ
ェクタ用トランジスタＱA1（第１の電流注入用トランジ
スタ）、抵抗ＲA1、インバータ用トランジスタＱB1（第
１の反転用トランジスタ）から構成される。ゲートＧ12
は、ゲートＧ11と同様に、インジェクタ用トランジスタ
ＱA2（第２の電流注入用トランジスタ）、抵抗ＲA2、イ
ンバータ用トランジスタＱB2（第２の反転用トランジス
タ）から構成される。
【００２７】トランジスタＱB2の３つのコレクタ（ゲー
トＧ12の出力端子）は、共通接続されて、トランジスタ
ＱB1のベース（ゲートＧ11の入力端子）に接続されてい
る。トランジスタＱB2のベース（ゲートＧ12の入力端
子）は、トランジスタＱ1 のコレクタに接続されると共
に、トランジスタＱB1のコレクタ（ゲートＧ11の出力端
子）の一方に接続されている。ハイレベルのリセット信
号は、トランジスタＱ B1の他方のコレクタ（Ｑ出力端
子）から取り出される。
トＧ12の出力端子）は、共通接続されて、トランジスタ
ＱB1のベース（ゲートＧ11の入力端子）に接続されてい
る。トランジスタＱB2のベース（ゲートＧ12の入力端
子）は、トランジスタＱ1 のコレクタに接続されると共
に、トランジスタＱB1のコレクタ（ゲートＧ11の出力端
子）の一方に接続されている。ハイレベルのリセット信
号は、トランジスタＱ B1の他方のコレクタ（Ｑ出力端
子）から取り出される。
【００２８】ゲートＧ11について考えると、ゲートＧ11
の入力端子がオープン又は０．６Ｖ以上の“Ｈ”の場合
は、トランジスタＱA1から電流Ｉinj がトランジスタＱ
B1にベース電流として供給されて、トランジスタＱB1が
オンとなる。このとき、トランジスタＱB1のコレクタ
（ゲートＧ11の出力端子）は、ほぼ０Ｖの“Ｌ”とな
る。
の入力端子がオープン又は０．６Ｖ以上の“Ｈ”の場合
は、トランジスタＱA1から電流Ｉinj がトランジスタＱ
B1にベース電流として供給されて、トランジスタＱB1が
オンとなる。このとき、トランジスタＱB1のコレクタ
（ゲートＧ11の出力端子）は、ほぼ０Ｖの“Ｌ”とな
る。
【００２９】ゲートＧ11の入力電圧が０Ｖ（“Ｌ”）の
場合は、トランジスタＱB1がオフとなる。このとき、ト
ランジスタＱB1のコレクタ（ゲートＧ11の出力端子）
は、約０．６Ｖの“Ｈ”となる。ゲートＧ12も、ゲート
Ｇ11と同様にインバータとして動作する。
場合は、トランジスタＱB1がオフとなる。このとき、ト
ランジスタＱB1のコレクタ（ゲートＧ11の出力端子）
は、約０．６Ｖの“Ｈ”となる。ゲートＧ12も、ゲート
Ｇ11と同様にインバータとして動作する。
【００３０】次に、図２のリセット回路の動作について
説明する。図３は、図２の回路で電源オン時と電源オフ
時に生成されるリセットパルス説明図を示す。なお、リ
セット回路のＱ出力端子（ゲートＧ11の出力端子）は、
リセット信号を供給すべきＩ2 Ｌのインバータの入力端
子に接続されているものとする。
説明する。図３は、図２の回路で電源オン時と電源オフ
時に生成されるリセットパルス説明図を示す。なお、リ
セット回路のＱ出力端子（ゲートＧ11の出力端子）は、
リセット信号を供給すべきＩ2 Ｌのインバータの入力端
子に接続されているものとする。
【００３１】先ず、電源オン時について考える。電源が
オンされると、電源電圧Ｖccは、図３の波形Ｗ1 に示す
ように時間とともに上昇してゆく。Ｖcc≒０．６Ｖ（第
１のレベル）に達すると、ゲートＧ11，Ｇ12とその他の
ゲートのインジェクタ用トランジスタＱA1，ＱA2等の電
流Ｉinj が流れ始める。この時点では、トランジスタＱ
1 はオフのままである。
オンされると、電源電圧Ｖccは、図３の波形Ｗ1 に示す
ように時間とともに上昇してゆく。Ｖcc≒０．６Ｖ（第
１のレベル）に達すると、ゲートＧ11，Ｇ12とその他の
ゲートのインジェクタ用トランジスタＱA1，ＱA2等の電
流Ｉinj が流れ始める。この時点では、トランジスタＱ
1 はオフのままである。
【００３２】このとき、ＲＳフリップフロップ２を構成
するトランジスタＱB1，ＱB2の状態は、後述するよう
に、トランジスタＱB1がオフとなり、トランジスタＱB2
がオンとなり、リセット回路のＱ出力端子の電圧は、
“Ｈ”となる。以下に、Ｖcc≒０．６Ｖに達した時点
で、トランジスタＱB1がオフで、トランジスタＱB2がオ
ンの状態が、どのようにして決まるかについて説明す
る。
するトランジスタＱB1，ＱB2の状態は、後述するよう
に、トランジスタＱB1がオフとなり、トランジスタＱB2
がオンとなり、リセット回路のＱ出力端子の電圧は、
“Ｈ”となる。以下に、Ｖcc≒０．６Ｖに達した時点
で、トランジスタＱB1がオフで、トランジスタＱB2がオ
ンの状態が、どのようにして決まるかについて説明す
る。
【００３３】電源オン後のトランジスタＱB1，ＱB2 の
ベース電流とコレクタ電流を夫々ｉ B1，ｉC1，ｉB2，ｉ
C2とすると、トランジスタＱA1のコレクタとトランジス
タＱ B1のベースの接続点（点Ｐ1 ）と、トランジスタＱ
A2のコレクタとトランジスタＱB2のベースの接続点（点
Ｐ2 ）とにおいて、下記(1) ，(2) 式の関係が成立す
る。
ベース電流とコレクタ電流を夫々ｉ B1，ｉC1，ｉB2，ｉ
C2とすると、トランジスタＱA1のコレクタとトランジス
タＱ B1のベースの接続点（点Ｐ1 ）と、トランジスタＱ
A2のコレクタとトランジスタＱB2のベースの接続点（点
Ｐ2 ）とにおいて、下記(1) ，(2) 式の関係が成立す
る。
【００３４】 点Ｐ1 ： Ｉinj ＝ｉB1＋ｉC2 (1) 点Ｐ2 ： Ｉinj ＝ｉB2＋ｉC1 (2) ここで、トランジスタＱB1，ＱB2において、ベース電流
に対する一つのコレクタ電流の電流増幅率をβμ（Ｉ
inj ）とする。
に対する一つのコレクタ電流の電流増幅率をβμ（Ｉ
inj ）とする。
【００３５】トランジスタＱB2のベース（ゲートＧ12の
入力端子）には、トランジスタＱB1のコレクタの一つが
接続されており、トランジスタＱB1のベース（ゲートＧ
11の入力端子）には、トランジスタＱB2の３つのコレク
タが接続されているため、下記(3) ，(4) 式が成立す
る。ここで、図２の例では、ｎ＝３である。
入力端子）には、トランジスタＱB1のコレクタの一つが
接続されており、トランジスタＱB1のベース（ゲートＧ
11の入力端子）には、トランジスタＱB2の３つのコレク
タが接続されているため、下記(3) ，(4) 式が成立す
る。ここで、図２の例では、ｎ＝３である。
【００３６】 ｉC1＝ βμ（Ｉinj ）・ｉB1 (3) ｉC2＝ｎ・βμ（Ｉinj ）・ｉB2 (4) 前記(1) ，(4) 式より、下記(5) 式が成立し、前記(2)
，(3) 式より、下記(6) 式が成立する。
，(3) 式より、下記(6) 式が成立する。
【００３７】 Ｉinj ＝ｉB1＋ｎ・βμ（Ｉinj ）・ｉB2 (5) Ｉinj ＝ｉB2＋ βμ（Ｉinj ）・ｉB1 (6) 前記(5) ，(6) 式より、下記(7) ，(8) 式が成立する。 ｉB1＝（１−ｎ・βμ（Ｉinj ））・Ｉinj ／（１−ｎ・βμ2 （Ｉinj ）） (7) ｉB2＝（１− βμ（Ｉinj ））・Ｉinj ／（１−ｎ・βμ2 （Ｉinj ）） (8) 電源オンの後Ｖcc≒０．６Ｖに達した時点での、ＲＳフ
リップフロップ２の初期状態（即ち、トランジスタ
ＱB1，ＱB2の何れがオンするか）は、電流Ｉinj に応じ
て変化するよるトランジスタＱB1，ＱB2のベース電流ｉ
B1，ｉB2の大小で決まる。
リップフロップ２の初期状態（即ち、トランジスタ
ＱB1，ＱB2の何れがオンするか）は、電流Ｉinj に応じ
て変化するよるトランジスタＱB1，ＱB2のベース電流ｉ
B1，ｉB2の大小で決まる。
【００３８】図４は、Ｉinj とβμ（Ｉinj ）の関係を
示し、図５は、Ｉinj とｉB1，ｉB2の関係を示す。βμ
（Ｉinj ）は、図４に示すように電流Ｉinj に対する依
存性を持っている。電源オン後、電源電圧Ｖccが上昇し
てＶcc≒０．６Ｖに達する直前からＩinjが０より増加
し、これに伴いβμ（Ｉinj ）が増加する。
示し、図５は、Ｉinj とｉB1，ｉB2の関係を示す。βμ
（Ｉinj ）は、図４に示すように電流Ｉinj に対する依
存性を持っている。電源オン後、電源電圧Ｖccが上昇し
てＶcc≒０．６Ｖに達する直前からＩinjが０より増加
し、これに伴いβμ（Ｉinj ）が増加する。
【００３９】電源電圧Ｖccが規定電圧Ｖcc0 （例えば、
９Ｖ）に達したときのＩinj0の値は、抵抗ＲA1，ＲA2に
より所定値に設定されている。Ｉinj ＝Ｉinj0のとき、
βμ（Ｉinj ）＝βμ（Ｉinj0）となる。例えば、Ｉ
inj0＝５μＡ，βμ（Ｉinj0）＝５に設定される。
９Ｖ）に達したときのＩinj0の値は、抵抗ＲA1，ＲA2に
より所定値に設定されている。Ｉinj ＝Ｉinj0のとき、
βμ（Ｉinj ）＝βμ（Ｉinj0）となる。例えば、Ｉ
inj0＝５μＡ，βμ（Ｉinj0）＝５に設定される。
【００４０】ここで、βμ（Ｉinj ）＝１／√ｎのとき
の、電流Ｉinj の値をＩinj*とすると、前記(7) ，(8)
式より、図５に示すように、０＜Ｉinj ＜Ｉinj*
で、常に、 ｉB2＞ｉB1 となる。従って、Ｉinj がＩ
inj*に達するまでには、トランジスタＱB2がオンでトラ
ンジスタＱB1がオフとなり、ＲＳフリップフロップ２の
状態が決定される。
の、電流Ｉinj の値をＩinj*とすると、前記(7) ，(8)
式より、図５に示すように、０＜Ｉinj ＜Ｉinj*
で、常に、 ｉB2＞ｉB1 となる。従って、Ｉinj がＩ
inj*に達するまでには、トランジスタＱB2がオンでトラ
ンジスタＱB1がオフとなり、ＲＳフリップフロップ２の
状態が決定される。
【００４１】Ｉinj ≧Ｉinj*では、すでにトランジスタ
ＱB2が飽和し、トランジスタＱB1が完全にオフであり、
ｉB2＝Ｉinj ，ｉB1＝０となるため、ゲートＧ11，Ｇ12
の入力電圧に変化がない限り、ＲＳフリップフロップ２
の状態に変化は生じない。上記のように電源電圧Ｖcc≒
０．６Ｖに達した時点で、トランジスタＱB1がオフで、
トランジスタＱB2がオンとなり、リセット回路のＱ出力
端子の電圧は、“Ｈ”となる。リセット回路のＱ出力端
子は、リセットすべき後段のＩ2 Ｌのゲートの入力端子
に接続されており、“Ｈ”の電圧は、約０．６Ｖとな
る。
ＱB2が飽和し、トランジスタＱB1が完全にオフであり、
ｉB2＝Ｉinj ，ｉB1＝０となるため、ゲートＧ11，Ｇ12
の入力電圧に変化がない限り、ＲＳフリップフロップ２
の状態に変化は生じない。上記のように電源電圧Ｖcc≒
０．６Ｖに達した時点で、トランジスタＱB1がオフで、
トランジスタＱB2がオンとなり、リセット回路のＱ出力
端子の電圧は、“Ｈ”となる。リセット回路のＱ出力端
子は、リセットすべき後段のＩ2 Ｌのゲートの入力端子
に接続されており、“Ｈ”の電圧は、約０．６Ｖとな
る。
【００４２】この後、電源電圧Ｖccは、更に上昇する
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖ（第２のレベル）に達すると、レベル
検出回路１のトランジスタＱ1 がオンとなり、ゲートＧ
12の入力端子（リセット端子Ｒ＊）の電圧がほぼ０Ｖ
の“Ｌ”となる。このとき、トランジスタＱB2がオンか
らオフになり、ｉC2＝０となる。これにより、ゲートＧ
11のトランジスタＱB1がオフからオンになり、リセット
回路のＱ出力端子の電圧は、“Ｈ”から“Ｌ”のほぼ０
Ｖとなる。また同時に、ｉC1＞０となる。
が、リセットパルスの“Ｈ”の電圧は、０．６Ｖを維持
する。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖ（第２のレベル）に達すると、レベル
検出回路１のトランジスタＱ1 がオンとなり、ゲートＧ
12の入力端子（リセット端子Ｒ＊）の電圧がほぼ０Ｖ
の“Ｌ”となる。このとき、トランジスタＱB2がオンか
らオフになり、ｉC2＝０となる。これにより、ゲートＧ
11のトランジスタＱB1がオフからオンになり、リセット
回路のＱ出力端子の電圧は、“Ｈ”から“Ｌ”のほぼ０
Ｖとなる。また同時に、ｉC1＞０となる。
【００４３】上記のように、電源オン時のリセットパル
スは、図３の波形Ｗ5 に示す方形波となる。次に、電源
オフ時について考える。電源がオフされると、電源電圧
Ｖccは、図３の波形Ｗ2 に示すように時間とともに下降
してゆく。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、レベル検出回路１のトラ
ンジスタＱ1 がオフとなる。しかし、トランジスタＱB1
がオンであり、ｉC1＝Ｉinjとなるため、トランジスタ
ＱB2はオフの状態を維持し、トランジスタＱB1はオンの
状態を維持する。従って、Ｑ出力端子の電圧は、“Ｌ”
のままである。
スは、図３の波形Ｗ5 に示す方形波となる。次に、電源
オフ時について考える。電源がオフされると、電源電圧
Ｖccは、図３の波形Ｗ2 に示すように時間とともに下降
してゆく。電源電圧Ｖccが、Ｖcc＝（（Ｒ1 ＋Ｒ2 ）／
Ｒ2 ）×０．６Ｖに達すると、レベル検出回路１のトラ
ンジスタＱ1 がオフとなる。しかし、トランジスタＱB1
がオンであり、ｉC1＝Ｉinjとなるため、トランジスタ
ＱB2はオフの状態を維持し、トランジスタＱB1はオンの
状態を維持する。従って、Ｑ出力端子の電圧は、“Ｌ”
のままである。
【００４４】電源電圧Ｖccが、更に、Ｖcc≒０．６Ｖま
で下降すると、ゲートＧ11，Ｇ12とその他のゲートのイ
ンジェクタ用トランジスタＱA1，ＱA2等の電流Ｉinj が
０となり、各ゲートのインバータ用トランジスタＱB1，
ＱB2等はオフとなる。この際、Ｑ出力端子の電圧は、
“Ｌ”の状態を維持する。
で下降すると、ゲートＧ11，Ｇ12とその他のゲートのイ
ンジェクタ用トランジスタＱA1，ＱA2等の電流Ｉinj が
０となり、各ゲートのインバータ用トランジスタＱB1，
ＱB2等はオフとなる。この際、Ｑ出力端子の電圧は、
“Ｌ”の状態を維持する。
【００４５】このように、図２のリセット回路は、電源
オフ時には、リセットパルスを生成しない。上記のよう
に本実施例のリセット回路では、電源オン時にのみリセ
ットパルスを生成して、電源オフ時にはリセットパルス
を生成しない。このため、電源オフ時のリセットで不都
合が生じる回路に適用すると、不必要なリセットによる
ノイズ等が発生する問題を解消することができる。
オフ時には、リセットパルスを生成しない。上記のよう
に本実施例のリセット回路では、電源オン時にのみリセ
ットパルスを生成して、電源オフ時にはリセットパルス
を生成しない。このため、電源オフ時のリセットで不都
合が生じる回路に適用すると、不必要なリセットによる
ノイズ等が発生する問題を解消することができる。
【００４６】例えば、ビデオ信号等を切り換えるアナロ
グスイッチ回路とＩ2 Ｌのディジタル回路とが同一チッ
プ上に構成されており、ディジタル回路内のフリップフ
ロップの出力データによりアナログスイッチ回路の状態
を制御するビデオスイッチＩＣがある。なお、ディジタ
ル回路内のフリップフロップ等の各種回路は、Ｉ2 Ｌの
インバータを組み合わせて構成することができる。
グスイッチ回路とＩ2 Ｌのディジタル回路とが同一チッ
プ上に構成されており、ディジタル回路内のフリップフ
ロップの出力データによりアナログスイッチ回路の状態
を制御するビデオスイッチＩＣがある。なお、ディジタ
ル回路内のフリップフロップ等の各種回路は、Ｉ2 Ｌの
インバータを組み合わせて構成することができる。
【００４７】このようなビデオスイッチＩＣ内のリセッ
ト回路に本実施例のリセット回路を使用した場合、電源
オン時には、正常にフリップフロップ等をリセットで
き、電源オフ時には、フリップフロップ等をリセットし
ないため、完全に動作停止するまでアナログスイッチ回
路の状態が切り換わることがなく、ノイズが発生する問
題を解消することができる。また、ビデオスイッチＩＣ
のアナログスイッチ回路にて、ビデオ信号に加えて音声
信号の切り換えも行う構成の場合には、音声ノイズの発
生を防ぐこともできる。
ト回路に本実施例のリセット回路を使用した場合、電源
オン時には、正常にフリップフロップ等をリセットで
き、電源オフ時には、フリップフロップ等をリセットし
ないため、完全に動作停止するまでアナログスイッチ回
路の状態が切り換わることがなく、ノイズが発生する問
題を解消することができる。また、ビデオスイッチＩＣ
のアナログスイッチ回路にて、ビデオ信号に加えて音声
信号の切り換えも行う構成の場合には、音声ノイズの発
生を防ぐこともできる。
【００４８】なお、上記のようにディジタル回路内にフ
リップフロップを持つ、Ｉ2 Ｌのゲートを用いたビデオ
スイッチＩＣとしては、１本のクロック線と１本のシリ
アルデータ線により外部より制御することができるＩ2
Ｃ（Inter IC) 制御方式のものがある。
リップフロップを持つ、Ｉ2 Ｌのゲートを用いたビデオ
スイッチＩＣとしては、１本のクロック線と１本のシリ
アルデータ線により外部より制御することができるＩ2
Ｃ（Inter IC) 制御方式のものがある。
【００４９】また、本実施例では、同一特性のインジェ
クタ用トランジスタＱA1，ＱA2と同一特性のインバータ
用トランジスタＱB1，ＱB2を用いて、インバータ用トラ
ンジスタＱB1の一つのコレクタをインバータ用トランジ
スタＱB2のベースに接続し、インバータ用トランジスタ
ＱB2の複数のコレクタをインバータ用トランジスタＱ B1
のベースに共通接続した簡単な回路で、電源投入時にリ
セット信号を生成する状態となるＲＳフリップフロップ
２を構成することができる。このため、電源投入時のみ
リセット信号を生成するリセット回路を容易に構成する
ことができる。
クタ用トランジスタＱA1，ＱA2と同一特性のインバータ
用トランジスタＱB1，ＱB2を用いて、インバータ用トラ
ンジスタＱB1の一つのコレクタをインバータ用トランジ
スタＱB2のベースに接続し、インバータ用トランジスタ
ＱB2の複数のコレクタをインバータ用トランジスタＱ B1
のベースに共通接続した簡単な回路で、電源投入時にリ
セット信号を生成する状態となるＲＳフリップフロップ
２を構成することができる。このため、電源投入時のみ
リセット信号を生成するリセット回路を容易に構成する
ことができる。
【００５０】
【発明の効果】上述の如く、請求項１の発明によれば、
電源投入時にのみリセット信号を生成し、電源断時には
リセット信号を生成しないため、電源断時のリセットで
不都合が生じる回路に適用した場合に、不必要なリセッ
トによるノイズ等が発生する問題を解消することができ
る。
電源投入時にのみリセット信号を生成し、電源断時には
リセット信号を生成しないため、電源断時のリセットで
不都合が生じる回路に適用した場合に、不必要なリセッ
トによるノイズ等が発生する問題を解消することができ
る。
【００５１】請求項２の発明によれば、同一特性の第１
及び第２の電流注入用トランジスタと同一特性の第１及
び第２の反転用トランジスタ等からなる簡単な回路で、
電源投入時にリセット信号を生成する状態となるＲＳフ
リップフロップを構成することができるため、電源投入
時にのみリセット信号を生成するリセット回路を容易に
構成することができる。
及び第２の電流注入用トランジスタと同一特性の第１及
び第２の反転用トランジスタ等からなる簡単な回路で、
電源投入時にリセット信号を生成する状態となるＲＳフ
リップフロップを構成することができるため、電源投入
時にのみリセット信号を生成するリセット回路を容易に
構成することができる。
【図１】本発明の一実施例のＩ2 Ｌで構成したリセット
回路の回路図である。
回路の回路図である。
【図２】図１のゲートＧ11，Ｇ12の内部をトランジスタ
のレベルに展開した回路図である。
のレベルに展開した回路図である。
【図３】図２の回路で電源オン時と電源オフ時に生成さ
れるリセットパルスの説明図である。
れるリセットパルスの説明図である。
【図４】Ｉinj とβμ（Ｉinj ）の関係を示す図であ
る。
る。
【図５】Ｉinj とｉB1，ｉB2の関係を示図である。
【図６】Ｉ2 Ｌで構成した従来の一例のリセット回路の
回路図である。
回路図である。
【図７】Ｉ2 Ｌのインバータの回路図である。
【図８】図６の回路で電源オン時と電源オフ時に生成さ
れるリセットパルスの説明図である。
れるリセットパルスの説明図である。
１ レベル検出回路 ２ ＲＳフリップフロップ Ｇ11，Ｇ12 ゲート（インバータ） ＱA1，ＱA2 インジェクタ用トランジスタ ＱB1，ＱB2 インバータ用トランジスタ
Claims (2)
- 【請求項１】 電源電圧が第２のレベル以上で、ローレ
ベルの検出信号を出力するレベル検出回路と、 １又は２以上の出力端子を有し、電源電圧が前記第２の
レベルより低い第１のレベル以上で動作するＩ2 Ｌ構成
の第１のインバータ回路と、 入力端子が前記レベル検出回路の出力端子及び前記第１
のインバータ回路の出力端子の一つに接続され、１又は
２以上の出力端子のうち、ローレベル時の出力電流値が
前記入力端子に接続された第１のインバータ回路の出力
端子よりも大きい出力端子が前記第１のインバータ回路
の入力端子に接続されており、電源電圧が前記第１のレ
ベル以上で動作するＩ2 Ｌ構成の第２のインバータ回路
とを有し、 前記第１のインバータ回路の出力端子又は第２のインバ
ータ回路の出力端子よりリセット信号を取り出すことを
特徴とするリセット回路。 - 【請求項２】 前記第１のインバータ回路は、 ベースが接地され、エミッタに所定値の抵抗を介して電
源電圧が供給され、電源電圧が第１のレベル以上でオン
となる第１の電流注入用トランジスタと、ベースが入力
端子及び前記第１の電流注入用トランジスタのコレクタ
に接続され、エミッタが接地され、１又は２以上のコレ
クタを出力端子とした第１の反転用トランジスタとから
なり、 前記第２のインバータ回路は、 ベースが接地され、エミッタに所定値の抵抗を介して電
源電圧が供給され、電源電圧が第１のレベル以上でオン
となる第２の電流注入用トランジスタと、ベースが入力
端子及び前記第２の電流注入用トランジスタのコレクタ
に接続され、エミッタが接地され、２以上のコレクタを
共通接続して前記第１のインバータ回路の入力端子に接
続される出力端子とした第２の反転用トランジスタとか
らなることを特徴とする請求項１記載のリセット回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001958A JPH08191240A (ja) | 1995-01-10 | 1995-01-10 | リセット回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7001958A JPH08191240A (ja) | 1995-01-10 | 1995-01-10 | リセット回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08191240A true JPH08191240A (ja) | 1996-07-23 |
Family
ID=11516110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7001958A Pending JPH08191240A (ja) | 1995-01-10 | 1995-01-10 | リセット回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08191240A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208303A (ja) * | 2002-12-23 | 2004-07-22 | Lg Phillips Lcd Co Ltd | タイミングコントローラ用リセット回路 |
| DE102007016639B4 (de) * | 2007-04-05 | 2012-01-19 | Austriamicrosystems Ag | Oszillatoranordnung und Verfahren zum Bereitstellen eines Taktsignals |
-
1995
- 1995-01-10 JP JP7001958A patent/JPH08191240A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004208303A (ja) * | 2002-12-23 | 2004-07-22 | Lg Phillips Lcd Co Ltd | タイミングコントローラ用リセット回路 |
| US7256778B1 (en) | 2002-12-23 | 2007-08-14 | Lg. Philips Lcd Co. Ltd. | Reset circuit for timing controller |
| KR100891122B1 (ko) * | 2002-12-23 | 2009-04-06 | 엘지디스플레이 주식회사 | 전압유기 방지회로를 구비한 타이밍컨트롤러 리셋회로 |
| US8009160B2 (en) | 2002-12-23 | 2011-08-30 | Lg Display Co. Ltd. | Circuit for timing controller |
| DE102007016639B4 (de) * | 2007-04-05 | 2012-01-19 | Austriamicrosystems Ag | Oszillatoranordnung und Verfahren zum Bereitstellen eines Taktsignals |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2561770B2 (ja) | 調節可能なクロック・チョッパ／エキスパンダ回路 | |
| JP3001014B2 (ja) | バイアス電圧発生回路 | |
| JPH1131956A (ja) | リセット信号発生回路 | |
| JPH08191240A (ja) | リセット回路 | |
| US5086441A (en) | Frequency divider circuit | |
| JPH04229490A (ja) | データ出力ドライバのデータ有効時間を延長する回路 | |
| JP3053062B2 (ja) | 電圧オンリセット回路 | |
| US4398103A (en) | Enabling circuitry for logic circuits | |
| US5841306A (en) | Pulse generator for generating output pulse of a predetermined width | |
| JP3717233B2 (ja) | 入力信号のエッジに応答してパルスを発生する回路及び方法 | |
| JP2813202B2 (ja) | 入力装置 | |
| US5319251A (en) | Circuit arrangement for generating a switching pulse from a square-wave signal | |
| KR100230408B1 (ko) | 저전력 비교기 회로 및 비교기의 제어방법 | |
| JP2760679B2 (ja) | 半導体装置 | |
| SU1691931A1 (ru) | Триггер | |
| JPH07170155A (ja) | データラッチ回路 | |
| JP2798510B2 (ja) | 半導体集積回路 | |
| KR0168080B1 (ko) | 안정된 온도 특성을 가지는 랫치회로 | |
| JP2538367Y2 (ja) | 保持回路 | |
| JPH0629792A (ja) | ラッチ回路 | |
| JPH0296411A (ja) | カレントミラー回路 | |
| JPH04304022A (ja) | 出力バッファ回路 | |
| JPH0713655A (ja) | 半導体集積回路 | |
| JPS6248922B2 (ja) | ||
| JPH05268032A (ja) | 半導体集積回路装置 |