JP2813202B2 - 入力装置 - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、プリンタヘッドドライバ回路やフラットパ
ネルディスプレイドライバ回路等に用いられる入力装
置、特にイネーブル信号のように出力を制御する入力装
置に関するものである。

（従来の技術） 第２図は、従来の入力装置の一構成例を示す図であ
る。

この入力装置では、電源電圧VDDと接地電圧VSSとの間
に、入力回路１、電源電圧VDDの論理レベルを検出する
電源電圧検出回路２、及び論理回路３が接続されてい
る。

入力回路１は、イネーブル信号である入力電圧VIを入
力とするバッファ1aを有し、そのバッファ1aの出力信号
S1と電源電圧検出回路２の出力信号S2とが、論理回路３
に入力されるようになっている。論理回路３は、クロッ
ク信号CKに基づきデータDIを保持し、それを出力信号S3
aの形で出力する遅延形フリップフリップ（以下、単に
「FF」という）3aと、出力バッファである３入力ANDゲ
ート3bとを、有している。３入力ANDゲート3bは、出力
信号S1,S2,S3aの論理積を求めて出力信号outを出力する
構成になっている。

第３図は、第２図のタイムチャートである。この第３
図を参照しつつ、第２図の動作を説明する。

電源電圧VDDが低い期間t1において、FF3aは、クロッ
ク信号CKの立ち上がり時のデータDIの“H"レベルを取り
込み、“H"レベルの出力信号S3aをANDゲート3bへ出力す
る。その時、バッファ1aに“H"レベルの入力電圧VIが入
力されると、該バッファ1aは“H"レベルの出力信号S1を
ANDゲート3bへ出力する。一方、電源電圧検出回路２
は、その時の低い電源電圧VDDを検出し、“L"レベルの
出力信号S2をANDゲート3bへ出力する。これにより、AND
ゲート3bは、“L"レベルの出力信号outを出力する。

期間t2では、電源電圧VDDが“H"レベルとなる。これ
に伴い、電源電圧検出回路２の出力信号S2が“H"レベル
となり、ANDゲート3bへ与えられる。この時、例えば、
クロック信号CKの立ち上がりに同期して“H"レベルのデ
ータDIがFF3aに入力されると、該FF3aの出力信号S3aが
“H"レベルになってANDゲート3bへ与えられる。さら
に、FF3aの出力信号S3aが“H"レベルの時、バッファ1a
に“H"レベルの入力電圧VIが入力されると、該バッファ
1aの“H"レベルの出力信号S1がANDゲート3bに入力され
る。従って、ANDゲート3bの出力信号outは“H"レベルに
なる。

（発明が解決しようとする課題） しかしながら、上記構成の入力装置では、次のような
課題があった。

第３図の期間t3に示すように、電源電圧VDDへの電圧
供給が停止したとき、一旦、電源電圧VDDは接地電圧VSS
まで低下する。その後、電圧供給が再開され、電源電圧
VDDが再び元の電圧まで上昇すると、FF3a中のラッチ回
路が不定状態になる。そのため、第３図の期間t3に破線
で示すように、FF3aの出力信号S3aの論理レベルが、電
源電圧VDD供給停止前と再開後とで異なる場合が生ず
る。これに伴い、出力信号outの論理レベルが変化し、
入力装置が誤動作を起こす虞があった。

このような場合、例えば、入力装置がプリンタヘッド
ドライバ回路に用いられていれば、誤印字を発生させ、
フラットパネルディスプレイドライバ回路に用いられて
いれば、誤表示を発生させるという問題があった。

さらに、バッファ1aを正常に動作させるためには、入
力電圧VIの範囲は該バッファ1aの入力電圧範囲を越える
ことができないという課題があり、それを解決すること
が困難であった。

本発明は、前記従来技術が持っていた課題として、回
路の誤動作及び入力電圧範囲の制限という点について解
決した入力装置を提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、電源電圧が印
加され、入力電圧を入力して所定の出力電圧を出力する
入力回路と、前記電源電圧により動作するデータ保持回
路を有し、前記入力回路の出力と前記データ保持回路の
出力との論理をとる論理回路とを、備えた入力装置にお
いて、前記入力回路を次のように構成している。

即ち、前記入力回路は、前記入力電圧を入力し、その
入力電圧が予め設定された設定値以上の時に所定の出力
電圧を出力する定電圧回路と、前記入力電圧を入力し、
予め設定された所定の電流を前記電源電圧のオフ時に前
記データ保持回路及び前記論理回路に供給する電流供給
回路とを、備えている。

（作 用） 本発明によれば、以上のように入力装置を構成したの
で、定電圧回路は、入力電圧を入力し、所定の出力電圧
を出力して該入力電圧の入力範囲を拡大するように働
く。電流供給回路は、入力電圧を入力し、予め設定され
た所定の電流を電源電圧のオフ時にデータ保持回路及び
論理回路に供給することで、入力装置の誤動作を防止す
るように働く。従って、前記課題を解決することができ
るのである。

（実施例） 第１図は、本発明の実施例を示す入力装置の構成図で
ある。

この入力装置は、入力電圧VIを入力する入力端子10、
正の電源端子11、及び負の電源端子12を有し、その端子
11,12間に、仮想スイッチ13と電源電圧VDD供給用の電源
14とが直列接続されている。なお、仮想スイッチ13は、
電源14の瞬断を説明するために図示されたものである。
正の電源端子11には、入力回路20が接続されている。

入力回路20は、定電圧回路21と電流供給回路22とを有
している。定電圧回路21は、回路接続用の端子T1,T2,T3
を有し、その入力側の端子T1が入力端子10に、端子T2が
負の電源端子12に、出力側の端子T3が電流供給回路22
に、それぞれ接続されている。電流供給回路22は、回路
接続用の端子T4,T5,T6,T7を有し、その端子T4が定電圧
回路21の端子T3に接続されると共にノードN2に接続さ
れ、端子T5が負の電源端子12に接続されている。さら
に、入力側の端子T6が入力端子10に、出力側の端子T7が
ノードN1において正の電源端子11と電源電圧検出回路30
とに共通接続されている。

ここで、定電圧回路21は、イネーブル信号である入力
電圧VIを入力し、予め設定された設定電圧を出力する回
路である。電流供給回路22は、電源電圧VDDが一時的に
低下したときに、予め設定された電流をノードN1に供給
する回路である。

電源電圧検出回路30は、電源電圧VDDが予め設定され
た電圧より高い場合は、“H"レベルを、低い場合は“L"
レベルを出力信号S30の形で出力する回路であり、ノー
ドN1と負の電源端子12との間に接続されている。さら
に、その出力信号S30側が、論理回路40に接続されてい
る。

論理回路40は、データ保持回路であるFF41と、出力バ
ッファである３入力ANDゲート44とを有している。FF41
は、データ端子Ｄ、クロック端子Ｃ、及び出力信号S41
を出力する出力端子Ｑを有し、そのデータ端子Ｄがデー
タDI入力用の端子42に、クロック端子Ｃがクンロック信
号CK入力用の端子43に、出力端子ＱがANDゲート44に、
それぞれ接続されている。ここで、FF41は、クロック信
号CKの立ち上がりに同期して、例えばプリンタの印字デ
ータであるデータDIを入力し、所定のタイミングで出力
信号S41を出力する回路である。

ANDゲート44は、正の電源電圧VCCと負の電源電圧VEE
との間に接続され、第１の入力端子44aが出力信号S30側
に、第２の入力端子44bがノードN2に、第３の入力端子4
4cが出力信号s41側に、出力信号OUT用の出力端子が出力
端子60に、それぞれ接続されている。

第４図は、第１図中の入力回路20の実施例の回路図で
ある。

定電圧回路21は、抵抗21a及びツェナーダイオード21b
を有し、その抵抗21aが端子T1とノードN3との間に接続
されている。さらに、ノードN3と端子T2との間に、端子
T2側に順方向のツェナーダイオード21bが接続され、ノ
ードN3に端子T3が接続されている。

また、電流供給回路22は、抵抗22a,22b及びNPNトラン
ジスタ22cを有し、その抵抗22a,22bがノードN4において
端子T4と端子T5との間に直列接続されている。さらに、
ノードN4はトランジスタ22cのベースに接続され、その
トランジスタ22cのコレクタが端子T6に、エミッタが端
子T7に、それぞれ接続されている。

第５図は、第１図のタイムチャートである。この第５
図を参照しつつ、第１図の動作（Ａ）〜（Ｃ）を説明す
る。

（Ａ） 期間T1の動作 仮想スイッチ13がオン状態であると、電源電圧VDDが
電源端子11を介してノードN1及び電源電圧検出回路30に
供給される。その結果、電源電圧検出回路30の“H"レベ
ルの出力信号S30は、ANDゲート44の第１の入力端子44a
に入力する。

一方、仮想スイッチ13をオンの後、“H"レベルのデー
タDIが、端子42を介してFF41のデータ端子Ｄに入力する
と、該FF41はクロック信号CKの立ち上がり時において、
そのデータDIを保持して出力端子Ｑより“H"レベルの出
力信号S41を出力する。そして、その出力信号S41はAND
ゲート44の第３の入力端子44cに入力する。

その後、入力端子10に入力電圧VIが印加されると、ノ
ードN2,N3は、ツェナーダイオード21bの定格で定まる予
め設定された降伏電圧VZになり、その“H"レベルの降伏
電圧VZがANDゲート44の第２の入力端子44bに入力する。
この時、電流供給回路22のノードN4とノードN1との間の
経路には両方向とも電流が流れないように、該ノードN4
の電圧VEを設定する必要がある。即ち、電圧VEを次式よ
り算出し、 VE＝VZ×R22b/（R22a＋R22b） 但し、R22a;抵抗22aの抵抗値 R22b;抵抗22bの抵抗値 その電圧VEは、 VDD−VEBO＜VE＜VDD 但し、VEBO;トランジスタ22cのエミッタ・ベース間
の降伏電圧 の範囲に設定する。

従って、ANDゲート44の入力端子44a,44b,44cには、す
べて“H"レベルの信号が入力するので、該ANDゲート44
は“H"レベルの出力信号OUTを出力端子60へ出力する。

（Ｂ） 期間T2の動作 次に、以上の状態で、例えば振動による電源の瞬間的
な開放、またはコネクタの瞬間的な接続不良により、仮
想スイッチ13がオフされると、ノードN1にはトランジス
タ22cを介して、入力端子10から電流が供給される。そ
の時のノードN1の電圧VNは、 VN＝VE−VBE 但し、VBE;トランジスタ22cのベース・エミッタ間
順方向バイアス電圧 となり、さらに、他の内部回路に誤動作を生じさせない
範囲に設定される。

この時、その電圧VNがFF41に印加されるので、該FF41
は論理レベルの不定状態を生じることもなく、“H"レベ
ルの出力信号S41の出力を維持する。また、ノードN2の
電圧はVZのままである。

（Ｃ） 期間T3の動作 ここで、再度仮想スイッチ13をオンすると、ノードN1
の電圧は再びVDDとなる。そのため、電源電圧検出回路3
0の出力信号S30が“H"レベルになり、さらに“H"レベル
の出力信号S41及び“H"レベルの電圧VZがANDゲート44に
入力するため、出力信号OUTは“H"レベルになる。

以上のように、本実施例では、次の（１）〜（３）の
ような利点がある。

（１） 電源14が一時遮断して電源電圧VDDが供給され
なくなった場合でも、電流供給回路22によりFF41へ電源
電流を供給するようにしたので、従来のように、FF41に
保持される論理レベルが不定状態にならない。そのた
め、電源14が復旧したときの入力装置の誤動作を防止で
きる。従って、例えば、本実施例の入力装置をプリンタ
ヘッドドライバ回路やフラットパネルディスプレイドラ
イバ回路等に用いた場合、誤印字や誤表示を防止でき
る。

（２） ノードN2の電圧が、ツェナーダイオード21bの
降伏電圧VZによって一定となるので、入力電圧VIの入力
電圧範囲は降伏電圧VZを的確に選択することで、入力回
路20の次段回路であるANDゲート44の入力電圧範囲に制
限されることなく、任意に設定できる。これにより、特
に、入力電圧VI用の電源を設けないで入力電圧VIを得る
ことができ、回路構成が簡単化される。

（３） 定電圧回路21にツェナーダイオード21bを用い
たので、コンデンサ等を用いて構成する場合に比べて回
路構成素子を少なくできる。

なお、本発明は図示の実施例に限定されず、種々の変
形が可能である。例えば、その変形例として次のような
ものがある。

（Ｉ） ANDゲート44の正の電源電圧VCCは、他の回路構
成要素の正の電源電圧である例えば、電源電圧VDDを用
いても良い。また、ANDゲート44の負の電源電圧VEEを例
えば、接地電圧VSSに代えて用いても良い。

（II） 仮想スイッチ13のオフ時に、第５図の波形Tn,T
eが示すように、電源電圧検出回路30の出力信号S30が
“L"レベルになるように、ノードN1の電圧VNの設定を行
えば、出力信号OUTを“L"レベルにすることも可能であ
る。

（III） 定電圧回路21は、ツェナーダイオード21bを用
いて構成したが、例えば、コンデンサ等を用いた回路で
構成しても良い。

（IV） 電流供給回路22は、NPNトランジスタ22cを用い
て構成したが、例えば演算増幅器を用いた比較器等で構
成しても良い。

（Ｖ） 論理回路40は、ANDゲート44を用いて構成した
が、例えばNORゲート等を用いて構成することも可能で
ある。

（VI） FF41をANDゲート44の入力側に設けたが、その
出力側、あるいは入力回路20の出力側ノードN2に設けて
も、上記実施例とほぼ同様の作用、効果が得られる。

（発明の効果） 以上詳細に説明したように、本発明では、電源電圧の
供給が一時停止しても、電流供給回路によって所定の電
流がデータ保持回路に供給されるので、該データ保持回
路に不定状態を生じさせることがない。そのため、電源
電圧が復旧したときの入力装置の誤動作を防止できる。
さらに、定電圧回路を設けたので、入力電圧の範囲は、
次段の論理回路の入力電圧範囲に制限されることなく、
広い範囲に設定することができる。

【図面の簡単な説明】

第１図は本発明の実施例を示す入力装置の構成図、第２
図は従来の入力装置の構成図、第３図は第２図のタイム
チャート、第４図は第１図中の入力回路20の回路図、第
５図は第１図のタイムチャートである。 10……入力端子、11……正の電源端子、12……負の電源
端子、14……電源、20……入力回路、21……定電圧回
路、22……電流供給回路、30……電源電圧検出回路、40
……論理回路、41……FF（データ保持回路）、50……出
力端子、CK……クロック信号、DI……データ、OUT……
出力信号、S30,S41……出力信号、VI……入力電圧。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】電源電圧が印加された入力回路であって、
   入力電圧を入力して所定の出力電圧を出力する入力回路
   と、 前記電源電圧により動作するデータ保持回路を有し、前
   記入力回路の出力と前記データ保持回路の出力との論理
   をとる論理回路とを備えた入力装置において、 前記入力回路は、 前記入力電圧を入力し、その入力電圧が予め設定された
   設定値以上の時に所定の出力電圧を出力する定電圧回路
   と、 前記入力電圧を入力し、予め設定された所定の電流を前
   記電源電圧のオフ時に前記データ保持回路及び前記論理
   回路に供給する電流供給回路と、 を備えたことを特徴とする入力装置。