JPH04304022A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH04304022A JPH04304022A JP3068277A JP6827791A JPH04304022A JP H04304022 A JPH04304022 A JP H04304022A JP 3068277 A JP3068277 A JP 3068277A JP 6827791 A JP6827791 A JP 6827791A JP H04304022 A JPH04304022 A JP H04304022A
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- JP
- Japan
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- input
- inverter
- output
- potential
- terminal
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- Pending
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- 230000003321 amplification Effects 0.000 claims description 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル回路の出力バ
ッファ回路に関する。
ッファ回路に関する。
【０００２】
【従来の技術】以下図面を用いて従来の出力バッファ回
路について説明する。図３は従来の出力バッファ回路の
回路図である。図において１６，１７は入力端子、１８
は電源電位、１９は接地電位、２０はプルアップドライ
バ用ＮＭＯＳトランジスタ、２１はプルダウンドライバ
用ＮＭＯＳトランジスタ、２２は出力端子である。入力
端子１６はプルアップドライバ用ＮＭＯＳトランジスタ
２０のゲートに接続され、電源電位１８はこのトランジ
スタ２０のドレインに接続されている。入力端子１７は
プルダウンドライバ用ＮＭＯＳトランジスタ２１のゲー
トに接続され、接地電位１９はこのトランジスタ２１の
ソースに接続されている。出力端子２２はトランジスタ
２０のソースおよびトランジスタ２１のドレインに接続
されている。以上のような構成によりなり、以下その動
作について説明する。
路について説明する。図３は従来の出力バッファ回路の
回路図である。図において１６，１７は入力端子、１８
は電源電位、１９は接地電位、２０はプルアップドライ
バ用ＮＭＯＳトランジスタ、２１はプルダウンドライバ
用ＮＭＯＳトランジスタ、２２は出力端子である。入力
端子１６はプルアップドライバ用ＮＭＯＳトランジスタ
２０のゲートに接続され、電源電位１８はこのトランジ
スタ２０のドレインに接続されている。入力端子１７は
プルダウンドライバ用ＮＭＯＳトランジスタ２１のゲー
トに接続され、接地電位１９はこのトランジスタ２１の
ソースに接続されている。出力端子２２はトランジスタ
２０のソースおよびトランジスタ２１のドレインに接続
されている。以上のような構成によりなり、以下その動
作について説明する。
【０００３】入力端子１６に高電位の信号（以降“Ｈ”
とする）が入力され、入力端子１７に低電位の信号（以
降“Ｌ”とする）が入力されると、プルアップドライバ
用ＮＭＯＳトランジスタ２０はオン状態に、プルダウン
ドライバ用ＮＭＯＳトランジスタ２１はオフ状態となり
、出力端子２２に“Ｈ”が出力される。また入力端子１
６に“Ｌ”が入力され、入力端子１７に“Ｈ”の信号が
入力されるとプルアップドライバ用ＮＭＯＳトランジス
タ２０はオフ状態に、プルダウンドライバ用ＮＭＯＳト
ランジスタ２１はオン状態となり出力端子２２に“Ｌ”
が出力される。
とする）が入力され、入力端子１７に低電位の信号（以
降“Ｌ”とする）が入力されると、プルアップドライバ
用ＮＭＯＳトランジスタ２０はオン状態に、プルダウン
ドライバ用ＮＭＯＳトランジスタ２１はオフ状態となり
、出力端子２２に“Ｈ”が出力される。また入力端子１
６に“Ｌ”が入力され、入力端子１７に“Ｈ”の信号が
入力されるとプルアップドライバ用ＮＭＯＳトランジス
タ２０はオフ状態に、プルダウンドライバ用ＮＭＯＳト
ランジスタ２１はオン状態となり出力端子２２に“Ｌ”
が出力される。
【０００４】図４は図３の従来の出力バッファ回路の入
力電位と出力電位のタイミングチャートを示す。
力電位と出力電位のタイミングチャートを示す。
【０００５】入力端子１６が“Ｌ”で安定し入力端子１
７が“Ｈ”で安定しているＴ１からＴ２の期間とＴ３か
らＴ４の期間では出力端子２２は“Ｌ”が出力され正常
な動作を行う。
７が“Ｈ”で安定しているＴ１からＴ２の期間とＴ３か
らＴ４の期間では出力端子２２は“Ｌ”が出力され正常
な動作を行う。
【０００６】しかしＴ２からＴ３の期間で内部回路の動
作によりデータバス間のクロストークなどが発生しプル
アップドライバ用ＮＭＯＳトランジスタ２０がオフ状態
からオン状態へ変動するレベルのノイズが生じたとき、
出力端子２２は中間電位となり最悪の場合誤動作してし
まう。
作によりデータバス間のクロストークなどが発生しプル
アップドライバ用ＮＭＯＳトランジスタ２０がオフ状態
からオン状態へ変動するレベルのノイズが生じたとき、
出力端子２２は中間電位となり最悪の場合誤動作してし
まう。
【０００７】
【発明が解決しようとする課題】このような従来の出力
バッファ回路では、入力端子１６，１７にプルアップド
ライバ用ＮＭＯＳトランジスタ２０，プルダウンドライ
バ用ＮＭＯＳトランジスタ２１がオン状態からオフ状態
に、またはオフ状態からオン状態となる電位のノイズが
生じたとき、出力端子２２の出力電位レベルに変動を生
じさせてしまうという問題点があった。
バッファ回路では、入力端子１６，１７にプルアップド
ライバ用ＮＭＯＳトランジスタ２０，プルダウンドライ
バ用ＮＭＯＳトランジスタ２１がオン状態からオフ状態
に、またはオフ状態からオン状態となる電位のノイズが
生じたとき、出力端子２２の出力電位レベルに変動を生
じさせてしまうという問題点があった。
【０００８】本発明は上記従来の問題点を解決するもの
で、入力端子の入力電位がノイズにより一時的に大きな
電位変動を生じても出力端子の出力電位レベルを安定に
維持できる出力バッファ回路を提供することを目的とし
ている。
で、入力端子の入力電位がノイズにより一時的に大きな
電位変動を生じても出力端子の出力電位レベルを安定に
維持できる出力バッファ回路を提供することを目的とし
ている。
【０００９】
【課題を解決するための手段】本発明は上記目的を達成
するために第１の抵抗体の一方を入力端子とし、前記第
１の抵抗体の他方を第１のインバータの入力に接続し、
前記第１のインバータの出力を第２のインバータの入力
に接続し、前記第２のインバータの出力を第２の抵抗体
の一方に接続し、前記第２の抵抗体の他方を前記第１の
インバーターの入力に接続し、前記第１のインバータの
出力信号を増幅し出力する手段を備えた構成を有する。
するために第１の抵抗体の一方を入力端子とし、前記第
１の抵抗体の他方を第１のインバータの入力に接続し、
前記第１のインバータの出力を第２のインバータの入力
に接続し、前記第２のインバータの出力を第２の抵抗体
の一方に接続し、前記第２の抵抗体の他方を前記第１の
インバーターの入力に接続し、前記第１のインバータの
出力信号を増幅し出力する手段を備えた構成を有する。
【００１０】
【作用】本発明は上記の構成により、入力端子の入力電
位にノイズが生じても出力端子の出力電位レベルを安定
に維持できるものである。
位にノイズが生じても出力端子の出力電位レベルを安定
に維持できるものである。
【００１１】
【実施例】以下、本発明の一実施例の出力バッファ回路
について図面を参照しながら説明する。
について図面を参照しながら説明する。
【００１２】図１は本発明の一実施例の回路図を示すも
のであり、ラッチ回路部Ａは入力端子１、抵抗体６、抵
抗体８、インバータ１０およびインバータ１２から構成
され、入力端子１に第１の抵抗体である抵抗体６の一方
を接続し、他方を第１のインバータであるインバータ１
０の入力に接続し、インバータ１０の出力を第２のイン
バータであるインバータ１２の入力に接続し、インバー
タ１２の出力に第２の抵抗体である抵抗体８の一方を接
続し、抵抗体８の他方は、インバータ１０の入力に接続
されている。ラッチ回路部Ｂは入力端子２，抵抗体７，
抵抗体９，インバータ１１およびインバータ１３から構
成され、ラッチ回路部Ａと同様の接続で構成されている
。プルアップドライバ用ＮＭＯＳトランジスタ１４はド
レインを電源電位４に、ゲートをラッチ回路部Ａのイン
バータ１０の出力に、ソースを出力端子３にそれぞれ接
続し、プルダウンドライバ用ＮＭＯＳトランジスタ１５
はソースを接地電位５に、ゲートをラッチ回路部Ｂのイ
ンバータ１１の出力に、ドレインを出力端子３にそれぞ
れ接続している。
のであり、ラッチ回路部Ａは入力端子１、抵抗体６、抵
抗体８、インバータ１０およびインバータ１２から構成
され、入力端子１に第１の抵抗体である抵抗体６の一方
を接続し、他方を第１のインバータであるインバータ１
０の入力に接続し、インバータ１０の出力を第２のイン
バータであるインバータ１２の入力に接続し、インバー
タ１２の出力に第２の抵抗体である抵抗体８の一方を接
続し、抵抗体８の他方は、インバータ１０の入力に接続
されている。ラッチ回路部Ｂは入力端子２，抵抗体７，
抵抗体９，インバータ１１およびインバータ１３から構
成され、ラッチ回路部Ａと同様の接続で構成されている
。プルアップドライバ用ＮＭＯＳトランジスタ１４はド
レインを電源電位４に、ゲートをラッチ回路部Ａのイン
バータ１０の出力に、ソースを出力端子３にそれぞれ接
続し、プルダウンドライバ用ＮＭＯＳトランジスタ１５
はソースを接地電位５に、ゲートをラッチ回路部Ｂのイ
ンバータ１１の出力に、ドレインを出力端子３にそれぞ
れ接続している。
【００１３】以上のように構成され、つぎにその動作に
ついて説明する。入力端子１に“Ｌ”が入力されるとイ
ンバータ１０とインバータ１２によって入力信号はラッ
チ回路部Ａでラッチされ、プルアップドライバ用ＮＭＯ
Ｓトランジスタ１４はオン状態になる。また入力端子２
に“Ｈ”が入力されると、インバータ１１とインバータ
１３によって入力信号はラッチ回路部Ｂでラッチされ、
プルダウンドライバ用ＮＭＯＳトランジスタ１５はオフ
状態になる。その結果、出力端子３には“Ｈ”が出力さ
れる。
ついて説明する。入力端子１に“Ｌ”が入力されるとイ
ンバータ１０とインバータ１２によって入力信号はラッ
チ回路部Ａでラッチされ、プルアップドライバ用ＮＭＯ
Ｓトランジスタ１４はオン状態になる。また入力端子２
に“Ｈ”が入力されると、インバータ１１とインバータ
１３によって入力信号はラッチ回路部Ｂでラッチされ、
プルダウンドライバ用ＮＭＯＳトランジスタ１５はオフ
状態になる。その結果、出力端子３には“Ｈ”が出力さ
れる。
【００１４】つぎに、続いて入力端子１がノイズによる
入力電位が“Ｌ”よりも高い電位に変動した時、入力端
子１の入力電圧（以降ＶＨと呼ぶ）とインバータ１２の
出力の出力電圧（以降ＶＬと呼ぶ）に電位差を生じ抵抗
体６と抵抗体８の接続点の電圧（以降ＶＸと呼ぶ）は抵
抗体６の抵抗値をＲ６、抵抗体８の抵抗値をＲ８とする
と ＶＸ＝ＶＨ−Ｒ８（ＶＨ−ＶＬ）／（Ｒ６＋Ｒ８）とな
る。
入力電位が“Ｌ”よりも高い電位に変動した時、入力端
子１の入力電圧（以降ＶＨと呼ぶ）とインバータ１２の
出力の出力電圧（以降ＶＬと呼ぶ）に電位差を生じ抵抗
体６と抵抗体８の接続点の電圧（以降ＶＸと呼ぶ）は抵
抗体６の抵抗値をＲ６、抵抗体８の抵抗値をＲ８とする
と ＶＸ＝ＶＨ−Ｒ８（ＶＨ−ＶＬ）／（Ｒ６＋Ｒ８）とな
る。
【００１５】すなわち、ＶＸはＲ６とＲ８の値によって
左右され、Ｒ８／（Ｒ６＋Ｒ８）小さいほど入力端子１
の入力電位に対するインバータ１０の入力電位の変動を
小さくでき、インバータ１０の出力電位すなわちプルア
ップドライバ用ＮＭＯＳトランジスタ１４の入力電位を
安定に維持し出力端子３の出力電位レベルも安定に維持
できる。
左右され、Ｒ８／（Ｒ６＋Ｒ８）小さいほど入力端子１
の入力電位に対するインバータ１０の入力電位の変動を
小さくでき、インバータ１０の出力電位すなわちプルア
ップドライバ用ＮＭＯＳトランジスタ１４の入力電位を
安定に維持し出力端子３の出力電位レベルも安定に維持
できる。
【００１６】図２は図１の実施例による入力端子１，２
の入力電位と出力端子３の出力電位のタイミングチャー
トを示したもので、Ｔ２からＴ３の期間で入力端子１の
入力電位が“Ｌ”から“Ｈ”へ変動しても上記の動作に
より出力端子３の出力電位は“Ｌ”で安定している。
の入力電位と出力端子３の出力電位のタイミングチャー
トを示したもので、Ｔ２からＴ３の期間で入力端子１の
入力電位が“Ｌ”から“Ｈ”へ変動しても上記の動作に
より出力端子３の出力電位は“Ｌ”で安定している。
【００１７】また、Ｒ８／（Ｒ６＋Ｒ８）が最も小さい
のはＲ８＝ΟΩの時であるがＲ８／（Ｒ６＋Ｒ８）が極
端に小さいと、入力端子１の入力電位“Ｌ”から“Ｈ”
に反転したときに、インバータ１０の入力電位が反転す
る時間が長くなってしまう。そのため入力端子１の入力
電位が反転してからインバータ１０の入力電位レベルが
反転するまでの遅延時間と、入力端子１に生じるノイズ
レベルからＲ６とＲ８は適当な値を設定すれば良い。
のはＲ８＝ΟΩの時であるがＲ８／（Ｒ６＋Ｒ８）が極
端に小さいと、入力端子１の入力電位“Ｌ”から“Ｈ”
に反転したときに、インバータ１０の入力電位が反転す
る時間が長くなってしまう。そのため入力端子１の入力
電位が反転してからインバータ１０の入力電位レベルが
反転するまでの遅延時間と、入力端子１に生じるノイズ
レベルからＲ６とＲ８は適当な値を設定すれば良い。
【００１８】なお、増幅手段としてＮＭＯＳトランジス
タで説明したが、極性が変わっても同様に動作するのは
当然である。
タで説明したが、極性が変わっても同様に動作するのは
当然である。
【００１９】また、上下２組の回路で説明したが、１組
の回路の場合にも適用できるものである。
の回路の場合にも適用できるものである。
【００２０】
【発明の効果】以上の説明から明らかなように、本発明
の出力バッファ回路によれば、入力端子に一方を接続し
た第１の抵抗体の他方を第１のインバータの入力に接続
し、第１のインバータの出力を第２のインバータの入力
に接続し、第２のインバータの出力を第２の抵抗体の一
方に接続し、第２の抵抗体の他方を第１のインバータの
入力に接続してなるラッチ回路部によって、入力電位の
信号をラッチし、ノイズによる入力電位変動時に、第１
の抵抗体と第２の抵抗体の抵抗比によって得られる第１
の抵抗体と第２の抵抗体間の電位によって、第１のイン
バータの入力電位の変動を制御して第１のインバータの
出力電位を安定させ次段で増幅し出力することによって
、安定した出力バッファ回路の出力を維持できる。
の出力バッファ回路によれば、入力端子に一方を接続し
た第１の抵抗体の他方を第１のインバータの入力に接続
し、第１のインバータの出力を第２のインバータの入力
に接続し、第２のインバータの出力を第２の抵抗体の一
方に接続し、第２の抵抗体の他方を第１のインバータの
入力に接続してなるラッチ回路部によって、入力電位の
信号をラッチし、ノイズによる入力電位変動時に、第１
の抵抗体と第２の抵抗体の抵抗比によって得られる第１
の抵抗体と第２の抵抗体間の電位によって、第１のイン
バータの入力電位の変動を制御して第１のインバータの
出力電位を安定させ次段で増幅し出力することによって
、安定した出力バッファ回路の出力を維持できる。
【図１】本発明の一実施例の出力バッファ回路の構成を
示す回路図
示す回路図
【図２】同じく出力バッファ回路の入力電位と出力電位
とのタイミングチャート
とのタイミングチャート
【図３】従来例の出力バッファ回路の構成を示す回路図
【図４】同じく出力バファ回路の入力電位と出力電位と
のタイミングチャート
のタイミングチャート
１，２ 入力端子
３ 出力端子
４ 電源電位
５ 接地電位
６，７ 第１の抵抗体
８，９ 第２の抵抗体
１０，１１ 第１のインバータ
１２，１３ 第２のインバータ
１４ プルアップドライバ用ＮＭＯＳトランジス
タ１５ プルダウンドライバ用ＮＭＯＳトランジ
スタＡ，Ｂ ラッチ回路部
タ１５ プルダウンドライバ用ＮＭＯＳトランジ
スタＡ，Ｂ ラッチ回路部
Claims (1)
- 【請求項１】 第１の抵抗体の一方を入力端子とし、
前記第１の抵抗体の他方を第１のインバータの入力に接
続し、前記第１のインバータの出力を第２のインバータ
の入力に接続し、前記第２のインバータの出力を第２の
抵抗体の一方に接続し、前記第２の抵抗体の他方を前記
第１のインバータの入力に接続してなる入力信号ラッチ
回路部と、前記第１のインバータの出力信号を増幅し出
力するための増幅手段とを備えた出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068277A JPH04304022A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3068277A JPH04304022A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04304022A true JPH04304022A (ja) | 1992-10-27 |
Family
ID=13369106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3068277A Pending JPH04304022A (ja) | 1991-04-01 | 1991-04-01 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04304022A (ja) |
-
1991
- 1991-04-01 JP JP3068277A patent/JPH04304022A/ja active Pending
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