JPH04257116A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04257116A JPH04257116A JP3018163A JP1816391A JPH04257116A JP H04257116 A JPH04257116 A JP H04257116A JP 3018163 A JP3018163 A JP 3018163A JP 1816391 A JP1816391 A JP 1816391A JP H04257116 A JPH04257116 A JP H04257116A
- Authority
- JP
- Japan
- Prior art keywords
- inverter
- output
- input
- signal
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000010586 diagram Methods 0.000 description 6
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は出力バッファー回路を有
する半導体装置に関するものである。
する半導体装置に関するものである。
【０００２】
【従来の技術】図３は従来の半導体装置における出力バ
ッファー回路の出力終段部の回路図である。図３におい
て、信号入力端子１はトランジスタ２のゲートに接続さ
れ、また、信号入力端子３はトランジスタ４のゲートに
接続されている。電源電位が印加される電源端子５はト
ランジスタ２のドレインに接続され、トランジスタ２の
ソースは信号出力端子６とトランジスタ４のドレインに
接続され、さらにトランジスタ４のソースは、接地電位
が印加される接地端子７に接続されている。以上により
、出力バッファー回路の出力終段を構成している。
ッファー回路の出力終段部の回路図である。図３におい
て、信号入力端子１はトランジスタ２のゲートに接続さ
れ、また、信号入力端子３はトランジスタ４のゲートに
接続されている。電源電位が印加される電源端子５はト
ランジスタ２のドレインに接続され、トランジスタ２の
ソースは信号出力端子６とトランジスタ４のドレインに
接続され、さらにトランジスタ４のソースは、接地電位
が印加される接地端子７に接続されている。以上により
、出力バッファー回路の出力終段を構成している。
【０００３】上記構成により、以下、その動作を説明す
る。まず、信号入力端子１にトランジスタ２のスレッシ
ョルド電位以上の電位の信号が入力され、かつ、信号入
力端子３にトランジスタ４のスレッショルド電位未満の
電位の信号が入力されると、トランジスタ２はオン状態
、トランジスタ４はオフ状態となり、その結果、信号出
力端子６にはハイレベルの信号が出力される。
る。まず、信号入力端子１にトランジスタ２のスレッシ
ョルド電位以上の電位の信号が入力され、かつ、信号入
力端子３にトランジスタ４のスレッショルド電位未満の
電位の信号が入力されると、トランジスタ２はオン状態
、トランジスタ４はオフ状態となり、その結果、信号出
力端子６にはハイレベルの信号が出力される。
【０００４】また、信号入力端子１にトランジスタ２の
スレッショルド電位未満の電位の信号が入力され、かつ
、信号入力端子３にトランジスタ４のスレッショルド電
位以上の電位の信号が入力されると、トランジスタ２は
オフ状態、トランジスタ４はオン状態となり、その結果
、信号出力端子６にはロウレベルの信号が出力される。
スレッショルド電位未満の電位の信号が入力され、かつ
、信号入力端子３にトランジスタ４のスレッショルド電
位以上の電位の信号が入力されると、トランジスタ２は
オフ状態、トランジスタ４はオン状態となり、その結果
、信号出力端子６にはロウレベルの信号が出力される。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の構成では、トランジスタ２のゲートの入力電位が信号
入力端子１に印加される、図４のＡに示す入力信号ａの
電位であり、また、トランジスタ４のゲートの入力電位
が信号入力端子３に印加される、図４のＢに示す入力信
号ｂの電位であるため、これら入力信号ａ，ｂの電位が
直接、トランジスタ２、４の入力電位に影響をおよぼし
、図４のＡ，Ｂに示すように入力信号ａ，ｂの電位が変
動した場合、トランジスタ２、４の負荷も変動して、図
４のＣに示すように出力信号ｃの電位も変動するという
問題を有していた。
の構成では、トランジスタ２のゲートの入力電位が信号
入力端子１に印加される、図４のＡに示す入力信号ａの
電位であり、また、トランジスタ４のゲートの入力電位
が信号入力端子３に印加される、図４のＢに示す入力信
号ｂの電位であるため、これら入力信号ａ，ｂの電位が
直接、トランジスタ２、４の入力電位に影響をおよぼし
、図４のＡ，Ｂに示すように入力信号ａ，ｂの電位が変
動した場合、トランジスタ２、４の負荷も変動して、図
４のＣに示すように出力信号ｃの電位も変動するという
問題を有していた。
【０００６】本発明は上記従来の問題を解決するもので
、入力信号の電位が変動した場合にも出力信号電位の変
動を起こさない出力バッファー回路を有する半導体装置
を提供することを目的とするものである。
、入力信号の電位が変動した場合にも出力信号電位の変
動を起こさない出力バッファー回路を有する半導体装置
を提供することを目的とするものである。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に本発明の半導体装置は、第１および第２のトランジス
タを直列接続して出力終段を構成し、前記第１および第
２のトランジスタの接続点より信号出力する出力バッフ
ァ回路を有する半導体装置であって、第１の入力信号が
入力される第１の抵抗を第１のインバータの入力端に接
続し、前記第１のインバータの出力端を前記第１のトラ
ンジスタのゲートと第２のインバータの入力端に接続し
、前記第２のインバータの出力端を第２の抵抗を介して
前記第１の抵抗と第１のインバータの入力端との接続点
に接続した第１のラッチ手段と、第２の入力信号が入力
される第３の抵抗を第３のインバータの入力端に接続し
、前記第３のインバータの出力端を前記第２のトランジ
スタのゲートと第４のインバータの入力端に接続し、前
記第４のインバータの出力端を第４の抵抗を介して前記
第３の抵抗と第３のインバータの入力端との接続点に接
続した第２のラッチ手段とを設けたものである。
に本発明の半導体装置は、第１および第２のトランジス
タを直列接続して出力終段を構成し、前記第１および第
２のトランジスタの接続点より信号出力する出力バッフ
ァ回路を有する半導体装置であって、第１の入力信号が
入力される第１の抵抗を第１のインバータの入力端に接
続し、前記第１のインバータの出力端を前記第１のトラ
ンジスタのゲートと第２のインバータの入力端に接続し
、前記第２のインバータの出力端を第２の抵抗を介して
前記第１の抵抗と第１のインバータの入力端との接続点
に接続した第１のラッチ手段と、第２の入力信号が入力
される第３の抵抗を第３のインバータの入力端に接続し
、前記第３のインバータの出力端を前記第２のトランジ
スタのゲートと第４のインバータの入力端に接続し、前
記第４のインバータの出力端を第４の抵抗を介して前記
第３の抵抗と第３のインバータの入力端との接続点に接
続した第２のラッチ手段とを設けたものである。
【０００８】
【作用】上記構成により、半導体装置の出力バッファー
回路における出力終段への第１および第２の入力信号が
変動した場合にも、第１のインバータの出力は第２のイ
ンバータの出力で、第３のインバータの出力は第４のイ
ンバータの出力でラッチされているので、ラッチが外れ
ない短時間の変動による影響は第１および第２のトラン
ジスタのゲートには入力されないことになり、入力信号
の変動によって生じる出力信号の変動は起こらないこと
になる。
回路における出力終段への第１および第２の入力信号が
変動した場合にも、第１のインバータの出力は第２のイ
ンバータの出力で、第３のインバータの出力は第４のイ
ンバータの出力でラッチされているので、ラッチが外れ
ない短時間の変動による影響は第１および第２のトラン
ジスタのゲートには入力されないことになり、入力信号
の変動によって生じる出力信号の変動は起こらないこと
になる。
【０００９】
【実施例】以下、本発明の一実施例について図面を参照
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
しながら説明する。なお、従来例と同一の作用効果を奏
するものには同一の符号を付してその説明を省略する。
【００１０】図１は本発明の一実施例を示す半導体装置
における出力バッファー回路の回路図である。図１にお
いて、信号入力端子１は抵抗１１を介してインバータ１
２の入力端に接続され、インバータ１２の出力端はトラ
ンジスタ２のゲートとインバータ１３の入力端に接続さ
れている。インバータ１３の出力端は抵抗１４を介して
抵抗１１とインバータ１２の入力端との中点に接続され
ている。以上、抵抗１１、１４およびインバータ１２、
１３により、トランジスタ２の前段に、入力信号をラッ
チするラッチ回路１５を構成している。また、信号入力
端子３は抵抗１６を介してインバータ１７の入力端に接
続され、インバータ１７の出力端はトランジスタ４のゲ
ートとインバータ１８の入力端に接続されている。イン
バータ１８の出力端は抵抗１９を介して抵抗１６とイン
バータ１７の入力端との中点に接続されている。以上、
抵抗１６、１９およびインバータ１７、１８により、ト
ランジスタ４の前段に、入力信号をラッチするラッチ回
路２０を構成している。
における出力バッファー回路の回路図である。図１にお
いて、信号入力端子１は抵抗１１を介してインバータ１
２の入力端に接続され、インバータ１２の出力端はトラ
ンジスタ２のゲートとインバータ１３の入力端に接続さ
れている。インバータ１３の出力端は抵抗１４を介して
抵抗１１とインバータ１２の入力端との中点に接続され
ている。以上、抵抗１１、１４およびインバータ１２、
１３により、トランジスタ２の前段に、入力信号をラッ
チするラッチ回路１５を構成している。また、信号入力
端子３は抵抗１６を介してインバータ１７の入力端に接
続され、インバータ１７の出力端はトランジスタ４のゲ
ートとインバータ１８の入力端に接続されている。イン
バータ１８の出力端は抵抗１９を介して抵抗１６とイン
バータ１７の入力端との中点に接続されている。以上、
抵抗１６、１９およびインバータ１７、１８により、ト
ランジスタ４の前段に、入力信号をラッチするラッチ回
路２０を構成している。
【００１１】上記構成により、以下、その動作を説明す
る。トランジスタ２がＮチャネルトランジスタの場合、
インバータ１２の出力電位によりトランジスタ２がオン
状態となる電位（以下ＶＨ という）を信号入力端子１
に入力したとき、トランジスタ２はオン状態になり、イ
ンバータ１３の出力はロウレベルとなってインバータ１
２の入力端に印加され、これにより、インバータ１２の
出力はラッチされる。続いて、信号入力端子１からＶＨ
以上の電位が入力されると、抵抗１１、１４間に電位
差を生じインバータ１２の出力電位の変動を起こしにく
くする。
る。トランジスタ２がＮチャネルトランジスタの場合、
インバータ１２の出力電位によりトランジスタ２がオン
状態となる電位（以下ＶＨ という）を信号入力端子１
に入力したとき、トランジスタ２はオン状態になり、イ
ンバータ１３の出力はロウレベルとなってインバータ１
２の入力端に印加され、これにより、インバータ１２の
出力はラッチされる。続いて、信号入力端子１からＶＨ
以上の電位が入力されると、抵抗１１、１４間に電位
差を生じインバータ１２の出力電位の変動を起こしにく
くする。
【００１２】また、トランジスタ４がＮチャネルトラン
ジスタの場合、インバータ１７の出力電位によりトラン
ジスタ４がオフ状態となる電位（以下ＶＬという）を信
号入力端子３に入力したとき、トランジスタ４はオフ状
態になり、インバータ１８の出力はハイレベルとなって
インバータ１７に印加されインバータ１７の出力はラッ
チされる。続いて、信号入力端子３からＶＬ 以下の電
位が入力されると、抵抗１１、１４間に電位差を生じイ
ンバータ１２の出力電位の変動を起こしにくくする。
ジスタの場合、インバータ１７の出力電位によりトラン
ジスタ４がオフ状態となる電位（以下ＶＬという）を信
号入力端子３に入力したとき、トランジスタ４はオフ状
態になり、インバータ１８の出力はハイレベルとなって
インバータ１７に印加されインバータ１７の出力はラッ
チされる。続いて、信号入力端子３からＶＬ 以下の電
位が入力されると、抵抗１１、１４間に電位差を生じイ
ンバータ１２の出力電位の変動を起こしにくくする。
【００１３】したがって、図２のＡ，Ｂに示すように、
入力信号ａ１ の入力電位が信号入力端子３に印加され
、かつ入力信号ｂ１ の入力電位が信号入力端子１に印
加されて変動した場合にも、インバータ１２の出力はイ
ンバータ１４の出力で、インバータ１７の出力はインバ
ータ１８の出力でそれぞれラッチされているので、ラッ
チが外れない短時間の変動による影響はトランジスタ２
、４のゲートには入力されないことになり、この結果、
図２のＣに示すように出力信号ｃ１ の電位は変動しな
い。
入力信号ａ１ の入力電位が信号入力端子３に印加され
、かつ入力信号ｂ１ の入力電位が信号入力端子１に印
加されて変動した場合にも、インバータ１２の出力はイ
ンバータ１４の出力で、インバータ１７の出力はインバ
ータ１８の出力でそれぞれラッチされているので、ラッ
チが外れない短時間の変動による影響はトランジスタ２
、４のゲートには入力されないことになり、この結果、
図２のＣに示すように出力信号ｃ１ の電位は変動しな
い。
【００１４】なお、本実施例では、トランジスタ２、４
がＮチャネルトランジスタの場合について説明したが、
Ｐチャネルトランジスタの場合についても、トランジス
タの接続関係がドレインとソースで逆になるなどの違い
はあるが、同様の効果有するものである。
がＮチャネルトランジスタの場合について説明したが、
Ｐチャネルトランジスタの場合についても、トランジス
タの接続関係がドレインとソースで逆になるなどの違い
はあるが、同様の効果有するものである。
【００１５】
【発明の効果】以上のように本発明によれば、出力バッ
ファー回路の出力終段の第１および第２のトランジスタ
の前段に第１および第２のラッチ手段を設けたことによ
り、半導体装置の出力バッファー回路における出力終段
への入力信号の変動によって生じる出力信号の変動を解
消することができるものである。
ファー回路の出力終段の第１および第２のトランジスタ
の前段に第１および第２のラッチ手段を設けたことによ
り、半導体装置の出力バッファー回路における出力終段
への入力信号の変動によって生じる出力信号の変動を解
消することができるものである。
【図１】本発明の一実施例を示す半導体装置における出
力バッファー回路の出力終段部の回路図である。
力バッファー回路の出力終段部の回路図である。
【図２】図１における出力バッファー回路の入出力信号
波形図であり、Ａ，Ｂは信号入力端子に入力される入力
信号波形、Ｃは信号出力端子から出力される出力信号波
形を示している。
波形図であり、Ａ，Ｂは信号入力端子に入力される入力
信号波形、Ｃは信号出力端子から出力される出力信号波
形を示している。
【図３】従来の半導体装置における出力バッファー回路
の出力終段部の回路図である。
の出力終段部の回路図である。
【図４】図３における出力バッファー回路の入出力信号
波形図であり、Ａ，Ｂは信号入力端子に入力される入力
信号波形、Ｃは信号出力端子から出力される出力信号波
形を示している。
波形図であり、Ａ，Ｂは信号入力端子に入力される入力
信号波形、Ｃは信号出力端子から出力される出力信号波
形を示している。
１、３ 信号入力端子
２、４ トランジスタ
６ 信号出力端子
１１、１４、１６、１９ 抵抗
１２、１３、１７、１８ インバータ１５、２０
ラッチ回路
ラッチ回路
Claims (1)
- 【請求項１】第１および第２のトランジスタを直列接続
して出力終段を構成し、前記第１および第２のトランジ
スタの接続点より信号出力する出力バッファ回路を有す
る半導体装置であって、第１の入力信号が入力される第
１の抵抗を第１のインバータの入力端に接続し、前記第
１のインバータの出力端を前記第１のトランジスタのゲ
ートと第２のインバータの入力端に接続し、前記第２の
インバータの出力端を第２の抵抗を介して前記第１の抵
抗と第１のインバータの入力端との接続点に接続した第
１のラッチ手段と、第２の入力信号が入力される第３の
抵抗を第３のインバータの入力端に接続し、前記第３の
インバータの出力端を前記第２のトランジスタのゲート
と第４のインバータの入力端に接続し、前記第４のイン
バータの出力端を第４の抵抗を介して前記第３の抵抗と
第３のインバータの入力端との接続点に接続した第２の
ラッチ手段とを設けた半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018163A JPH04257116A (ja) | 1991-02-12 | 1991-02-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3018163A JPH04257116A (ja) | 1991-02-12 | 1991-02-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04257116A true JPH04257116A (ja) | 1992-09-11 |
Family
ID=11963941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018163A Pending JPH04257116A (ja) | 1991-02-12 | 1991-02-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04257116A (ja) |
-
1991
- 1991-02-12 JP JP3018163A patent/JPH04257116A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6087853A (en) | Controlled output impedance buffer using CMOS technology | |
| US5528185A (en) | CMOS strobed comparator with programmable hysteresis | |
| JPH041440B2 (ja) | ||
| KR100307637B1 (ko) | 부스팅 커패시터를 구비하는 입력버퍼 회로 | |
| US5434521A (en) | Integrated comparator circuit | |
| JP2682783B2 (ja) | Ｂｉ−ｆｅｔロジック回路 | |
| JPH04257116A (ja) | 半導体装置 | |
| JP3052433B2 (ja) | レベルシフト回路 | |
| JPH06343025A (ja) | シュミット・トリガ回路 | |
| JP3252875B2 (ja) | 電圧比較器 | |
| JPH04306013A (ja) | ラッチ回路装置 | |
| JP2728026B2 (ja) | 電流モード半導体集積回路 | |
| JPH0514174A (ja) | レベルシフタ回路 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2927112B2 (ja) | テスト回路 | |
| JPH07264041A (ja) | 入力バッファ回路 | |
| JP2935294B2 (ja) | 半導体集積回路 | |
| JPH04304022A (ja) | 出力バッファ回路 | |
| JPH02105715A (ja) | シュミットトリガ回路 | |
| JP2595074B2 (ja) | 半導体集積回路装置 | |
| KR0143580B1 (ko) | 비교기 | |
| KR910003790B1 (ko) | 출력 버퍼 회로 | |
| JPS61173518A (ja) | 信号断検出回路 | |
| JPH05145385A (ja) | Ｃｍｏｓ出力バツフア回路 | |
| JPH0231896B2 (ja) |