SU1691931A1 - Триггер - Google Patents

Триггер Download PDF

Info

Publication number
SU1691931A1
SU1691931A1 SU894658587A SU4658587A SU1691931A1 SU 1691931 A1 SU1691931 A1 SU 1691931A1 SU 894658587 A SU894658587 A SU 894658587A SU 4658587 A SU4658587 A SU 4658587A SU 1691931 A1 SU1691931 A1 SU 1691931A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
transistor
transistors
trigger
resistor
Prior art date
Application number
SU894658587A
Other languages
English (en)
Inventor
Геннадий Сендерович Брайловский
Original Assignee
Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова filed Critical Всесоюзный научно-исследовательский институт радиовещательного приема и акустики им.А.С.Попова
Priority to SU894658587A priority Critical patent/SU1691931A1/ru
Application granted granted Critical
Publication of SU1691931A1 publication Critical patent/SU1691931A1/ru

Links

Landscapes

  • Manipulation Of Pulses (AREA)

Abstract

Изобретение относитс  к импульсной технике, в частности к устройствам с двум  устойчивыми состо ни ми. Цель изобретени  - расширение функциональных возможностей триггера. Триггер содержит шесть резисторов и четыре транзистора. Подключение дополнительных эмиттеров, первого и второго транзисторов через п тый и шестой резисторы соответственно к I- и К-вхо- дам позвол ет расширить функциональные возможности за счет реализации функций IK-триггера. 1 з.п. ф-лы, 1 ил.

Description

Изобретение относитс  к импульсной технике, а именно к устройствам с двум  устойчивыми состо ни ми.
Цель изобретени  - расширение функциональных возможностей триггера путем обеспечени  реализации функций IK-триггера .
На чертеже приведена принципиальна  схема предлагаемого триггера.
Триггер содержит тактовый вход 1, общую шину 2, первый 3 и второй 4 транзисторы , первый 5 и второй 6 резисторы и RS-триггер 7, в котором содержатс  третий 8 и четвертый 9 резисторы, третий 10 и четвертый 11 транзисторы, базы которых соединены попарно соответственно с первым 12 и вторым 13 управл ющими выводами RS-триггера 7, первый 14 и второй 15 выходы которого соединены попарно с коллекторами третьего 10 и четвертого 11 транзисторов и с первыми выводами третьего 8 и четвертого 9 резисторов, другие выводы которых соединены попарно
соответственно с базами четвертого 11 и третьего 10 транзисторов, эмиттеры которых соединены с общей шиной 2. Коллектор первого транзистора 3 соединен с первым выводом первого резистора 5 и базой второго транзистора 4,коллектор второго транзистора 4 соединен с первым выводом второго резистора 6 и базой первого транзистора 3, другие выводы первого 5 и второго 6 резисторов соединены с тактовым входом 1, эмиттеры первого 3 и второго 4 транзисторов соединены попарно соответственное первым 12 и вторым 13 управл ющими выводами RS-триггера 7. Дополнительно введены 1-вход 16. дополнительный эмиттер первого транзистора 3 и п тый резистор 17. Один вывод п того резистора 17 подключен к 1-входу 16. а другой вывод п того резистора 17 соединен с дополнительным эмиттером первого транзистора 3, триггер также содержит К-вход 18, дополнительный эммитер второго транзистора 4 и шестой резистор 19, один вывод
W
Ј
о ю
ю со
которого подключен к К-входу 18, а другой вывод шестого резистора 19 соединен с дополнительным эмиттером второго транзистора 4.
Триггер содержит также S-вход 20, седьмой резистор 21, п тый транзистор 22, первый и второй коллекторы которого соединены попарно с базой первого транзистора и вторым выходом 15 RS- триггера 7, один вывод седьмого резистора 21 подключен к S-входу 20, а другой вывод седьмого резистора 21 подключен к базе п того транзистора 22, эмиттер которого соединен с общей шиной 2, R-вход 23, восьмой резистор 24, шестой резистор 25, первый и второй коллекторы которого соединены попарно с базой второго транзистора и первым выходом 14 RS-триггера 7, один вывод восьмого резистора 24 подключен к входу 23, а другой вывод восьмого резистора подключен к базе шестого транзистора 25, эмиттер которого соединен с общей шиной 2.
Триггер имеет шину питани  26, a RS- триггер 7 содержит первый и второй двухпо- люсники 27, 28, одни выводы которых соединены попарно соответственно с коллекторами третьего 10 и четвертого 11 транзисторов , а другие выводы первого 27 и второго 28 двухполюсников соединены с шиной питани  26. Кроме того, подключение генератора импульсов 29 и источника посто нного напр жени  30 показано ко входу 1 и шине 26,
Рассмотрим функционирование триггера , в случае использовани  кремниевых транзисторов,
Напр жение питани  источника 30 должно быть менее 1,5 Use. достаточно выбрать 1,5-2 Uee (Uee - напр жение открытого перехода база-эмиттер. При Т 300 К Уве 0,7 В). Уровень лог.О на входе 1 U0 должен бьпь меньше 2 1)Ве (например, 0,7- 1,0 В), при этом уровень лог.1 на входе 1 Ui должен быть больше 2 Use, а необходимое превышение этого уровн  зависит от соотношений резисторов 5,6 и 8,9, а также от минимальных значений rm транзисторов 10, 11. Можно выбрать Ui 3 U. Уровни лог. 1 и лог.О дл  входов I, К, S, R (16,18,20,23), выходов Q, 0(14,15) и выводов 12,13 соответствуют HJBe и (0-0,3) U8e соответственно .
Когда на ,К-входах (16,18) поданы сигналы лог.1, а на R.S-входах (23,20) - лог.О, п тый 22 и шестой 25 транзисторы закрыты, переходы база - дополнительный эмиттер первого 3 и второго 4 транзисторов также закрыты и IK-триггер функционирует также как Т-триггер.
Рассмотрим работу l-входа при К 1 в двух случа х.
При Q 0 на входе 1 лог.О, на выходах 12 и 13 установлены лог.1 и 0 соответственно . Первый транзистор 3 закрыт, на его базе напр жение 1.3 Due, а на его эмиттере Uue. Переключение - l-входа в лог.О вызывает коллёкторый ток первого транзистора через дополнительный эмиттер и соответственно
снижаетс  потенциал коллектора первого транзистора, закрываетс  второй транзистор 4. Поэтому при воздействии следующего импульса на входе 1 RS-триггер 7 подтвердит свое старое состо ние.
При Q 1 на входе 1 лог.О первый транзистор 3 открыт, на его эмиттере 0,2 В. Переключение l-входа в лог.О не вызывает переключений транзисторов, так как происходит только некоторое уменьшение тока
основного эмиттера.
Аналогично работает К-вход при I 1. Из любого состо ни  RS-триггера при I О, К О при воздействии импульсов на входе 1 RS-триггер не переключаетс . Резисторы
17, 19 ограничивают ток дополнительных эмиттеров.
При подаче лог.1 на S-вход 20 насыщаетс  транзистор 22 по обоим коллекторам. Если до этого 0 0, то снижаетс  потенциал
на втором выходе 15, первый транзистор 3 закрываетс  по цепи базы, поэтому прекращаетс  базовый ток третьего транзистора 10, на выходе О 14 устанавливаетс  сигнал лог.1, открываетс  четвертый транзистор
11. Теперь можно сн ть лог.1 с S-выхода, и RS-триггер сохранит свое новое состо ние Q 1 допо влени первого фронта импульса по входу 1.
При переходе в лог.О сигнала на S-входе
20 в случае лог.О на входе 1 закрываетс  п тый транзистор 22, увеличиваетс  напр жение на базе первого транзистора 3, он открываетс , закрываетс  второй транзистор 4, однако эмиттерного тока первого
транзистора 3 недостаточно дл  открывани  третьего транзистора 10. Поэтому RS- триггер 7 сохран ет свое состо ние 0 1 (до фронта следующего импульса на входе 1). Если переход в лог.О сигнала на S-входе
20 происходит при лог.1 на входе 1, то первый и второй транзисторы 3 и 4 сохран ют свои состо ни  (соответственно закрытое и открытое), так как напр жение лог.1 на входе 1 поддерживает открытые второй и четеертый транзисторы по цепи: первый резистор 5, база-эмиттер второго 4 и база- эмиттер четвертого 11 транзисторов.
Таким образом во всех случа х после сн ти  сигнала лог.1 с S-входа RS-триггер

Claims (2)

  1. сохран ет состо ние Q 1 до по влени  очередного фронта импульса на входе 1. Формула изобретени  1. Триггер, содержащий шесть резисторов , два нагрузочных двухполюсника, первый и второй транзисторы, коллекторы которых соответствен но через первый и второй резисторы соединены с тактовым входом и подключены к базам второго и первого транзисторов, эмиттеры которых соединены соответственно с базами четвертого и третьего транзисторов и соответственно через третий и четвертый резисторы подключены к коллекторам третьего и чет
    вертого транзисторов, эмиттеры которых подключены к общей шине, а коллекторы подключены соответственно к первому и второму выходам и соединены соответственно через первый и второй нагрузочные двухполюсники с шиной питани , отличающийс  тем, что, с целью расширени  функциональных возможностей, дополнительный эмиттер первого транзистора через п тый резистор соединен с 1-входом.
  2. 2. Триггер по п. 1,отличающийс  тем, что дополнительный эмиттер второго транзистора через шестой резистор соединен с К-входом.
SU894658587A 1989-03-03 1989-03-03 Триггер SU1691931A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU894658587A SU1691931A1 (ru) 1989-03-03 1989-03-03 Триггер

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU894658587A SU1691931A1 (ru) 1989-03-03 1989-03-03 Триггер

Publications (1)

Publication Number Publication Date
SU1691931A1 true SU1691931A1 (ru) 1991-11-15

Family

ID=21432382

Family Applications (1)

Application Number Title Priority Date Filing Date
SU894658587A SU1691931A1 (ru) 1989-03-03 1989-03-03 Триггер

Country Status (1)

Country Link
SU (1) SU1691931A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Алексенко А.Г., Шагурин И.И. Микросхемотехника, М.: Радио и св зь;1982, с. 187, рис. 4.24. Букрееа И.Н. и др. Микроэлектронные схемы цифровых устройств, М.: Сов. радио, 1975, с. 99, рис. 3.17. *

Similar Documents

Publication Publication Date Title
JP3553988B2 (ja) 同期ディジタル論理回路
US4560888A (en) High-speed ECL synchronous logic circuit with an input logic circuit
EP0239762B1 (en) Buffer circuit
US4274017A (en) Cascode polarity hold latch having integrated set/reset capability
US4517475A (en) Master-slave flip-flop arrangement with slave section having a faster output transistion and a greater resistance to output degradation
SU1691931A1 (ru) Триггер
US5086441A (en) Frequency divider circuit
JPH01130616A (ja) シュミットトリガ回路
US4491745A (en) TTL flip-flop with clamping diode for eliminating race conditions
US4379240A (en) Latching pulse width modulation comparator
US3749945A (en) Constant current pull-up circuit for a mos memory driver
US4578599A (en) Flip-flop having improved synchronous reset
US4855682A (en) Trigger arrangement suitable for oscillscopes
US3515904A (en) Electronic circuits utilizing emitter-coupled transistors
US3207920A (en) Tunnel diode logic circuit
US3609398A (en) High-speed integrated logic circuit
US3558931A (en) Flip-flop circuit particularly for integration
US5319251A (en) Circuit arrangement for generating a switching pulse from a square-wave signal
US3514637A (en) Control apparatus
US3590281A (en) Electronic latching networks employing elements having positive temperature coefficients of resistance
US3178585A (en) Transistorized trigger circuit
US3678301A (en) Logic module connected to act as flipflop
US3509380A (en) High speed latch circuit arrangement for driving a utilization device
SU1185578A1 (ru) @ К-триггер
SU1275738A1 (ru) Тактируемый @ -триггер @ -типа