WO2012137849A1 - 表示装置、表示装置の駆動方法 - Google Patents

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display device
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和樹 高橋
正樹 植畑
齊藤　浩二
正実 尾崎
柳　俊洋
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シャープ株式会社
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Definitions

  • the present invention relates to a display device and a driving method of the display device.
  • such a display device includes a display panel having an image display area, and a timing control unit for outputting various drive signals for driving the display panel. And.
  • FIG. 8 is a block diagram schematically showing the configuration of a general display system. As shown in FIG. 8, the display system 100 includes a display device 110 and a system main body 102.
  • the system main body 102 includes a control unit 103 that outputs various signals to the display device 110.
  • the display device 110 includes a display panel 112, a signal line driver circuit 116 including signal line driver circuits 116 a and 116 b, and a timing control unit 113.
  • the signal line driving circuits 116a and 116b are connected to the data signal lines (source signal lines) of the display panel 112 arranged so as to intersect the scanning signal lines.
  • the timing control unit 113 generates a video display synchronization signal based on the video synchronization signal input from the control unit 103. Then, the generated synchronization signal is input to the signal line driver circuits 116a and 116b.
  • the timing control unit 113 generates various synchronization signals and thus has a relatively complicated circuit configuration.
  • a reset signal for temporarily resetting (initializing) the voltage accumulated in the internal circuit is input to the timing control unit 113 when the display device 110 is started up.
  • the timing control unit 113 can stably generate the synchronization signal.
  • the signal line driving circuits 116a and 116b are image data to be output to the pixels arranged on the display panel 112 based on the synchronization signal input from the timing control unit 113 and the video signal input from the outside. Is generated. Then, the signal line driver circuits 116 a and 116 b output the generated image data to each pixel arranged on the display panel 112. Thereby, the display device 110 displays a desired image.
  • JP 2004-208303 A published July 22, 2004
  • the circuit configuration of the signal line drive circuits 116a and 116b tends to be complicated, for example, a circuit having a timing control function is also mounted in the signal line drive circuits 116a and 116b.
  • the reset signal is input to the timing control unit 113, but is not input to the signal line driving circuits 116a and 116b. For this reason, the subject that signal line drive circuit 116a * 116b cannot be driven stably has arisen.
  • the reset signal is normally generated on the system main body 102 side to which the display device 110 is connected, and the generated reset signal is input to the timing control unit 113.
  • timing control unit 113 and the signal line driving circuits 116a and 116b have different functions, power supply voltages having different voltage levels are usually input to the timing control unit 113 and the signal line driving circuits 116a and 116b.
  • the reset signal input to the timing control unit 113 is input to the signal line driver circuits 116a and 116b at the same voltage level, the signal line driver circuits 116a and 116b may be destroyed or malfunctions may occur. There is a problem to be caused.
  • the present invention has been made to solve the above-described problems, and an object thereof is to perform low-power consumption and stable display quality image display.
  • a display device includes a synchronization signal generation unit that generates a synchronization signal for image display, a signal line drive unit that generates image information for image display, and the signal line drive unit. And a plurality of data signal lines connected to each other, and corresponding to the synchronization signal generated by the synchronization signal generation unit, the display device that outputs the generated image information to each of the plurality of data signal lines.
  • the power supply voltage level input to the synchronization signal generator and the power supply voltage level input to the signal line driver are lower than the other power supply voltage level.
  • a level conversion unit that converts a voltage level of a reset signal input from the outside for initializing the internal circuit of the device, and the synchronization signal generation unit includes the reset signal input from the outside.
  • the aforementioned signal line drive unit is characterized in that the reset signal whose voltage level has been converted by the level converting unit is input.
  • a display device driving method includes a synchronization signal generation unit that generates a synchronization signal for image display, a signal line drive unit that generates image information for image display, and the signal A plurality of data signal lines connected to the line drive unit, and the generated image information is output to each of the plurality of data signal lines in response to the synchronization signal generated by the synchronization signal generation unit.
  • a method of driving a display device wherein one of the power supply voltage level input to the synchronization signal generation unit and the power supply voltage level input to the signal line drive unit is set to the other power supply.
  • one of the power supply voltage level input to the synchronization signal generation unit and the power supply voltage level input to the signal line drive unit is greater than the other power supply voltage level. It ’s low. For this reason, power consumption can be reduced compared with the case where the same level of power supply voltage is input to the synchronization signal generation unit and the signal line driving unit.
  • the reset signal input from the outside is input to the synchronization signal generator.
  • the synchronization signal generation unit once generates the synchronization signal for image display after initializing the accumulated potential of the internal circuit. Thereby, it is possible to stably generate a synchronization signal for image display.
  • the level converter converts the voltage level of the reset signal input from the outside, and inputs the reset signal after the voltage level conversion to the signal line driver.
  • the reset signal can be input to the signal line driver.
  • the signal line driving unit once generates the image information for image display after initializing the accumulated potential of the internal circuit. For this reason, image information for image display can be generated stably.
  • the display device includes a synchronization signal generation unit that generates a synchronization signal for image display, a signal line drive unit that generates image information for image display, and a plurality of data signals connected to the signal line drive unit.
  • a display device that outputs the generated image information to each of the plurality of data signal lines in response to the synchronization signal generated by the synchronization signal generation unit.
  • One of the power supply voltage level input and the power supply voltage level input to the signal line driver is lower than the other power supply voltage level, and input from the outside of the device itself.
  • a level conversion unit that converts a voltage level of a reset signal for setting an internal circuit to an initial state; the reset signal input from the outside is input to the synchronization signal generation unit; The dynamic portion, the reset signal whose voltage level has been converted by the level converting unit is input.
  • the display device driving method of the present invention includes a synchronization signal generating unit that generates an image display synchronizing signal, a signal line driving unit that generates image information for image display, and a plurality of signals connected to the signal line driving unit. And a data signal line, and corresponding to the synchronization signal generated by the synchronization signal generator, the display device driving method for outputting the generated image information to each of the plurality of data signal lines,
  • One of the power supply voltage level input to the synchronization signal generation unit and the power supply voltage level input to the signal line drive unit is set lower than the other power supply voltage level, and the synchronization signal
  • the structure of the display system provided with the display apparatus of 1st Embodiment is represented. It is a block diagram showing the principal part structure of the display apparatus of 1st Embodiment.
  • (A) is a figure showing a reset signal
  • (b) is a figure showing a reset signal subjected to level conversion.
  • (A) is a figure showing a reset signal
  • (b) is a figure showing a reset signal subjected to level conversion. It is the block diagram which represented the structure of the conventional display system typically.
  • FIG. 1 is a diagram showing a configuration of a display system 1 including a display device 10 of the present invention.
  • the display system 1 includes a system main body 2 and a display device 10 that can be connected to the system main body 2.
  • the system main body 2 includes a control unit (system-side control unit) 3.
  • the control unit 3 outputs various signals for image display such as a video signal A, a reset signal B, and a video synchronization signal C to the display device 10 connected to the system body 2.
  • the display device 10 is connected to the system main body 2 and acquires various video display signals such as the video signal A, the reset signal B, and the video synchronization signal C described above from the control unit 3 on the system main body 2 side. And the display apparatus 10 displays an image based on the various signals acquired from the control part 3 by the side of the system main body 2.
  • the display device 10 includes a reception unit 11, a display panel 12, a timing control unit (synchronization signal generation unit) 13, a scanning line driving circuit (gate driver) 14, a signal line driving circuit (signal line driving unit; source driver) 16, common.
  • An electrode drive circuit 18, a power supply generation circuit 19, and a level conversion circuit (level conversion unit) 20 are provided.
  • the display panel 12 includes, for each pixel, an active substrate 12a on which a pixel electrode and a switching element (TFT) connected to the pixel electrode are disposed, and an active substrate 12a via a liquid crystal layer (not shown). And a counter substrate 12b disposed to face each other.
  • TFT switching element
  • the display panel 12 is described as a liquid crystal display panel.
  • the present invention is not limited to this.
  • an image can be displayed such as an organic electroluminescence (EL) display panel. Any panel can be used.
  • EL organic electroluminescence
  • the display device 10 can be configured as a liquid crystal display device.
  • the display panel 12 is an EL display panel, the display device 12 can be configured as an electroluminescence display device.
  • the display panel 12 includes a screen composed of a plurality of pixels arranged in a matrix and N scanning signal lines G (scanning lines; N is an arbitrary integer) for selecting and scanning the screen in a line-sequential manner.
  • G scanning lines
  • N an arbitrary integer
  • Gate line and M (M is an arbitrary integer) data signal lines S (source lines) that supply data signals to pixels of one row included in the selected line.
  • the scanning signal line G and the data signal line S are orthogonal to each other and are arranged on the active substrate 12a.
  • Each of the plurality of scanning signal lines G is connected to the scanning line driving circuit 14.
  • Each of the plurality of scanning signal lines G is sequentially scanned by the scanning line driving circuit 14.
  • the plurality of data signal lines S are connected to the signal line driving circuit 16.
  • the plurality of data signal lines S are sequentially scanned by the signal line driving circuit 16.
  • G (n) shown in FIG. 1 represents the n-th scanning signal line G (n is an arbitrary integer).
  • G (1), G (2), and G (3) represent the first, second, and third scanning signal lines G, respectively.
  • S (i) represents the i-th data signal line S (i is an arbitrary integer).
  • S (1), S (2), and S (3) represent the first, second, and third data signal lines S, respectively.
  • the receiving unit 11 is a connection unit for connecting the display device 10 to the system main body 2.
  • the receiving unit 11 receives various signals for video display output from the system main body 2 and outputs signals to each circuit in the display device 10 based on the received signals.
  • the receiving unit 11 acquires various signals for image display such as the video signal A, the reset signal B, and the video synchronization signal C from the control unit 3. Then, the reception unit 11 outputs the received video signal A / video synchronization signal C to the timing control unit 13. In addition, the receiving unit 11 outputs the reset signal B to the timing control unit 13 and the level conversion circuit 20.
  • the reset signal B and a reset signal Ba described later are for preventing the internal circuit of the LSI on which a large-scale logic circuit is mounted such as the timing control unit 13 and the signal line driving circuit 16 from becoming unstable. belongs to.
  • the reset signal B / Ba is generated when the display device 10 changes from the stationary state to the operating state, for example, when the display device (own device) 10 is turned on or immediately after the standby state is changed to the operating state.
  • This is an instruction signal for resetting the accumulated potential of the internal circuit of the timing control unit 13 and the signal line driving circuit 16 arranged in the display device 10 (set to the initial state).
  • the timing control unit 13 generates a gate signal D and a source signal E for output to the scanning line driving circuit 14 and the signal line driving circuit 16, and has a relatively complicated circuit configuration.
  • the reset signal B is input.
  • the timing control unit 13 acquires a low level reset signal B from the receiving unit 11.
  • the timing control unit 13 resets (initializes) the accumulated potential of its own internal circuit.
  • the timing control unit 13 cancels the reset state when the input reset signal B becomes High level, and the video signal A / video synchronization signal C (horizontal synchronization signal Hsync) input from the reception unit 11. Based on the above, a synchronization signal for image display is generated as a reference for each circuit to operate in synchronization.
  • the timing control unit 13 inputs the generated synchronization signal to each circuit of the display device 10.
  • the timing control unit 13 outputs a gate signal (gate start pulse signal and gate clock signal) D to the scanning line driving circuit 14. In addition, the timing control unit 13 outputs a source signal (source start pulse signal, source latch strobe signal, and source clock signal) E to the signal line driving circuit 16.
  • a gate signal gate start pulse signal and gate clock signal
  • a source signal source start pulse signal, source latch strobe signal, and source clock signal
  • the level conversion circuit 20 converts an amplitude level (voltage level) that is a difference between a low level (voltage level indicating a low state) and a high level (voltage level indicating a high state) of the input reset signal B, This is a circuit for generating a reset signal Ba and outputting the generated reset signal Ba to the signal line drive circuit 16.
  • the level conversion circuit 20 generates a reset signal Ba by converting the high voltage level of the reset signal B input from the outside to a different voltage level via the receiving unit 11, and generates the reset signal Ba. Is output to the signal line driving circuit 16.
  • the level conversion circuit 20 can be configured by, for example, a resistance voltage dividing circuit including a plurality of resistors for dividing an input voltage. Further, an amplifier may be provided in the resistance voltage dividing circuit. Further, when the signal line drive circuit 16 has a higher drive voltage than the drive voltage of the timing control unit 13, it can be constituted by a booster circuit.
  • the scanning line driving circuit 14 scans each scanning signal line G line-sequentially from the top to the bottom of the screen based on the gate signal D acquired from the timing control unit 13.
  • the scanning line driving circuit 14 scans each scanning signal line G, the scanning line driving circuit 14 generates a rectangular wave for turning on the TFT connected to the pixel electrode arranged in each pixel. Output. Thereby, the pixels for one row in the screen are selected.
  • the scanning line driving circuit 14 starts scanning the display panel 12 with a gate start pulse signal acquired from the timing control unit 13 as a cue, and sequentially applies a selection voltage to each scanning signal line G according to the gate clock signal. I will do it.
  • the signal line driving circuit 16 generates image data (image information) for image display based on the source signal E input from the timing control unit 13, and draws the generated image data on each pixel. It is.
  • the signal line driving circuit 16 also has a circuit structure with a relatively complicated circuit configuration, like the timing control unit 13, such as partially including a circuit that functions as a timing controller. Therefore, in order to perform accurate signal generation, it is necessary to first reset the internal circuit of the signal line driving circuit 16 before operating the signal line driving circuit 16 when shifting from the stopped state to the operating state. There is. Accordingly, the reset signal Ba is input to the signal line driving circuit 16.
  • the signal line driving circuit 16 receives a low level from the level conversion circuit 20.
  • the reset signal Ba is acquired.
  • the signal line drive circuit 16 acquires the low level reset signal Ba from the level conversion circuit 20, the signal line drive circuit 16 resets (initializes) the accumulated potential of its own internal circuit.
  • the signal line drive circuit 16 cancels the reset state when the input reset signal Ba becomes a high level.
  • the signal line drive circuit 16 next determines the voltage to be output to each pixel of one row selected by the source signal E based on the source signal E input from the timing control unit 13. Calculate the value.
  • the signal line driving circuit 16 outputs the calculated voltage (image information) to each data signal line S.
  • the voltage (image information) is supplied (that is, written) to each pixel on the selected scanning signal line G.
  • the signal line drive circuit 16 stores the input voltage of each pixel in a register according to the source clock signal based on the source start pulse signal acquired from the timing control unit 13, and according to the next source latch strobe signal. By outputting the voltage (image information) to each data signal line S of the display panel 12, the image data (image information) is written to each pixel.
  • the signal line driving circuit 16 includes a plurality of signal line driving circuits 16.
  • the signal line driver circuit is preferable.
  • the power generation circuit 19 is a circuit for generating a power signal to be supplied to each circuit included in the display device 10 and supplying the power signal to each circuit.
  • a power supply signal (power supply voltage) Vdd ⁇ Vcc2 is supplied to the signal line drive circuit 16 by the power supply generation circuit 19, and a power supply signal (power supply voltage) Vcc1 is supplied to the timing control unit 13.
  • the power supply generation circuit 19 In addition to the power supply signals Vdd, Vcc1, and Vcc2, the power supply generation circuit 19 generates power supply signals Vgh, Vgl, and Vdd2, which are voltage supply signals necessary for the operation of each circuit in the display device 10. . Then, the power supply signals Vgh and Vgl are output to the scanning line driving circuit 14, and the power supply signal Vdd 2 is output to the common electrode driving circuit 18.
  • the display device 10 includes a common electrode (not shown) provided for each pixel in the screen.
  • the common electrode drive circuit 18 outputs a predetermined common voltage for driving the common electrode to the common electrode based on the signal F input from the timing control unit 13.
  • the display device 10 is driven by the voltage level (power supply voltage level) of the power supply signal Vcc1 input as the drive power supply voltage to the timing control unit 13 and the signal line drive circuit 16 respectively. This is different from the voltage level (power supply voltage level) of the power supply signal Vcc2 input as the power supply voltage. That is, one of the voltage level for driving the signal line driving circuits 16a and 16b and the voltage level for driving the level conversion circuit 20 is lower than the other.
  • the I / O voltage between the timing control unit 13 and the signal line drive circuit 16 is lowered. That is, the voltage level of the power supply signal Vcc2 supplied to the signal line drive circuit 16 is made smaller than the voltage level of the power supply signal Vcc1 supplied to the timing control unit 13.
  • the voltage level of the I / O between the system body 2 and the display device 10 is about It is about 3.3V.
  • Vcc1 may be smaller.
  • FIG. 2 is a block diagram illustrating a main configuration of the display device 10.
  • the signal line driving circuit 16 described in FIG. 1 includes two signal line driving circuits 16 a and a signal line driving circuit 16 b arranged in order from the side closer to the scanning line driving circuit 14. To do.
  • the signal line driving circuit 16a is connected to each of the plurality of data signal lines S arranged on the side half near the scanning line driving circuit 14 in the screen of the display device 10.
  • the signal line driving circuit 16b is connected to each of the plurality of data signal lines S arranged on the half of the screen of the display device 10 far from the scanning line driving circuit 14.
  • a power supply signal Vcc2 is input to each of the signal line drive circuits 16a and 16b.
  • the voltage level of the power supply signal Vcc1 input to the timing control unit 13 and the power supply signal Vcc2 input to each of the signal line drive circuits 16a and 16b is different from the voltage level, and any one of the voltage levels is set to be low.
  • the reception unit 11 When the reset signal B is input from the control unit 3, the reception unit 11 outputs the input reset signal B to the timing control unit 13 and also to the level conversion circuit 20.
  • FIG. 3A is a diagram showing the reset signal B
  • FIG. 3B is a diagram showing the level-converted reset signal Ba.
  • the low level reset signal B indicating the reset state is input to the timing control unit 13 immediately after the display device 10 is turned on or when the display device 10 is shifted from the standby state to the operating state.
  • this low level reset signal B is input, the timing control unit 13 enters a reset state, discharges the voltage stored in the internal circuit, and resets the internal circuit.
  • the timing control unit 13 When the timing control unit 13 acquires the high level reset signal B, the timing control unit 13 enters a reset release state, and generates the source signal E and the gate signal D based on the video synchronization signal C input from the reception unit 11. To the signal line driving circuits 16a and 16b and the scanning line driving circuit 14, respectively.
  • a reset signal Ba that has been level-converted by the level conversion circuit 20 so that the amplitude level is smaller than the level signal B is input to the signal line drive circuits 16a and 16b.
  • a low level reset signal Ba indicating the reset state is sent from the level conversion circuit 20 to the signal line driving circuit 16a. 16b.
  • the signal line drive circuits 16a and 16b are in a reset state, and reset the potential accumulated in the internal circuit.
  • a high level reset signal B representing a reset release state is input from the receiving unit 11 to the level conversion circuit 20.
  • the drive voltage of the signal line drive circuits 16a and 16b (ie, the power supply signal Vcc2) is smaller than the drive voltage of the timing control unit 13 (ie, the power supply voltage Vcc1).
  • the signal line drive circuits 16a and 16b are configured to be driven at a lower voltage than the timing control unit 13, when the reset signal B having a high voltage level is input, the signal line drive circuits 16a and 16b Problems such as circuit breakage occur.
  • the level conversion circuit 20 generates a reset signal Ba obtained by stepping down the high level voltage of the reset signal B.
  • the level conversion circuit 20 outputs the generated reset signal Ba to the signal line drive circuits 16a and 16b.
  • the signal line driving circuits 16a and 16b acquire the high level reset signal Ba, the signal line driving circuits 16a and 16b enter the reset release state, and output voltages to the data signal lines S based on the source signal E input from the timing control unit 13. Thus, image data is supplied to each pixel.
  • the reset signal Ba is supplied.
  • the signal line drive circuit 16 can also be input.
  • the signal line driving units 16a and 16b temporarily set the accumulated potential of the internal circuit to the initial state and then output it to each data signal line S. Image data is generated. For this reason, image data can be generated stably.
  • the signal line driving circuit 16 is constituted by one circuit. May be. Further, when the signal line driving circuit 16 is constituted by a single circuit, the level conversion circuit 20 is mounted in the signal line driving circuit 16, and the level conversion circuit 20 and the signal line driving circuit 16 are configured in one chip. Also good.
  • the circuit installation area can be reduced by configuring the level conversion circuit 20 and the signal line drive circuit 16 as one chip. For this reason, for example, the display device 10 can be mounted on an electronic device such as a mobile phone, which is strongly desired to reduce the installation area of each circuit.
  • the display panel 12 is required to have a relatively large screen size (for example, about 4 type class or more, in particular, about 8 type class or more) and a high writing speed of image data to each pixel.
  • a relatively large screen size for example, about 4 type class or more, in particular, about 8 type class or more
  • two signal line drive circuits 16a and 16b as shown in FIG.
  • the display panel 12 having a relatively large screen size for example, a 4 type class or more, a 7 type class or less, or an 8 type class or more
  • the pixel size also increases, and the display is accordingly accompanied.
  • the power consumed by the panel 12 and its peripheral circuits will increase. For this reason, when using the display panel 12 having a relatively large screen size, it is particularly required to reduce the power consumption of the display device 10.
  • the display device 10 since the display device 10 includes two signal line drive circuits 16a and 16b separated from each other, the data signal line S connected to each of the signal line drive circuit 16a and the signal line drive circuit 16b is connected to each other. Thus, image data is output to each pixel arranged on the screen.
  • the image data can be output to each pixel in a short time from the signal line driving circuits 16a and 16b, and a stable display quality video display is possible.
  • the display device 10 includes the power supply voltage level of the power supply signal Vcc1 input to the timing control unit 13 and the power supply voltage level of the power supply signal Vcc2 input to the signal line drive circuits 16a and 16b. Since one power supply voltage level is lower than the other power supply voltage level, a plurality of signal line drive circuits 16a and 16b are arranged, for example, about 4 type class or more, particularly about 8 type class or more. Thus, even if the screen size of the display panel 12 is large, an increase in power consumption can be suppressed.
  • the display device 10 for an electronic device such as a notebook PC, which has a relatively large screen size and is strongly desired to increase the writing speed of image data to each pixel, An electronic device with high writing speed and low power consumption can be obtained.
  • the level conversion circuit 20 is not mounted on each of the signal line drive circuits 16a and 16b, but is configured separately from the signal line drive circuits 16a and 16b.
  • the signal line drive circuits 16a and 16b are preferably arranged outside the signal line drive circuits 16a and 16b.
  • the single level conversion circuit 20 can output the reset signal Ba to each of the two signal line drive circuits 16a and 16b. Therefore, it is possible to prevent the circuit configuration of the signal line driving circuits 16a and 16b from becoming complicated and the circuit area from increasing.
  • FIG. 4 is a block diagram showing a main configuration of the display device 10a.
  • the display system 1 a is different from the display system 1 in that a display device 10 a is connected to the system main body 2 instead of the display device 10.
  • the display device 10 a is different from the display device 10 in that a resistance voltage dividing circuit (level conversion unit) 21 is provided instead of the level conversion circuit 20 provided in the display device 10.
  • a resistance voltage dividing circuit (level conversion unit) 21 is provided instead of the level conversion circuit 20 provided in the display device 10.
  • Other configurations of the display device 10 a are the same as those of the display device 10.
  • the resistance voltage dividing circuit 21 reduces the voltage level of the reset signal B input from the receiving unit 11 to generate the reset signal Ba, and outputs the reset signal Ba to each of the signal line drive circuits 16a and 16b. This is a voltage drop circuit.
  • a resistor 21a and a resistor 21b are connected in series.
  • One end of the resistor 21a is an input terminal 21d of the resistor voltage dividing circuit 21.
  • the other end of the resistor 21a and one end of the resistor 21 are connected at a connection point 21c.
  • the connection point 21c is connected to the output terminal 21e of the resistance voltage dividing circuit 21, and the output terminal 21e has the same potential as the connection point 21c.
  • the other end of the resistor 21b is grounded.
  • the input terminal 21 d of the resistance voltage dividing circuit 21 is connected to the receiving unit 11.
  • the reset signal Ba is generated by dividing the input reset signal B by the resistors 21a and 21b. To do.
  • the generated reset signal Ba is output from the connection point 21c to the signal line drive circuits 16a and 16b via the output terminal 21e.
  • the resistance voltage dividing circuit 21 divides the high voltage level of the reset signal B input from the receiving unit 11 by only two resistors, and reduces the amplitude level T of the reset signal B, thereby reducing the amplitude level. It is a voltage dividing circuit that generates a reset signal Ba that is Ta.
  • the resistance voltage dividing circuit 21 is composed of a simple circuit, an increase in cost due to the provision of the resistance voltage dividing circuit 21 can be suppressed.
  • the resistor voltage dividing circuit 21 can generate the reset signal Ba by dividing the two resistors 21a and 21b, so that there is almost no increase in cost.
  • the resistance voltage dividing circuit 21 only needs to divide the input reset signal B and generate the reset signal Ba, and may be composed of three or more resistors.
  • FIG. 5 is a block diagram showing a main configuration of the display device 10b.
  • the display system 1b is different from the display systems 1 and 1a in that a display device 10b is connected to the system main body 2 instead of the display devices 10 and 10a.
  • the display device 10b is provided with a resistance voltage dividing circuit (level conversion unit) 22 in place of the display device 10 level conversion circuit 20 and the resistance voltage dividing circuit 21 provided in the display device 10a. It is different from 10a. Other configurations of the display device 10b are the same as those of the display devices 10 and 10a.
  • the resistance voltage dividing circuit 22 reduces the voltage level of the reset signal B input from the receiving unit 11 to generate the reset signal Ba, and outputs the reset signal Ba to each of the signal line drive circuits 16a and 16b. This is a voltage drop circuit.
  • the resistance voltage dividing circuit 22 includes resistors 21a and 21b, a connection point 21c, an input terminal 21d, and output terminals 21e corresponding to the resistors 21a and 21b, a connection point 22c, an input terminal 22d, and An output terminal 22e is provided.
  • the resistance voltage dividing circuit 22 includes an amplifier circuit 22f having an input terminal connected to the connection point 22c and an output terminal connected to the output terminal 22e.
  • the amplifier circuit 22f is arranged at a connection point 22c which is an output terminal of the resistors 22a and 22b which are voltage dividing circuits.
  • the resistance voltage dividing circuit 22 When the reset signal B is input from the receiving unit 11, the resistance voltage dividing circuit 22 generates a reset signal Ba by dividing the voltage by the resistors 22a and 22b.
  • the generated reset signal Ba is input from the output terminal 22e to the signal line drive circuits 16a and 16b through the amplifier circuit 22f.
  • the display device 10b Since the output from the resistors 22a and 22b, which are voltage dividing circuits, can be stabilized by the amplifier circuit 22f by providing the resistance voltage dividing circuit 22, the display device 10b capable of displaying a stable display quality image is obtained. be able to.
  • FIG. 6 is a block diagram showing a main configuration of the display device 10c.
  • the display system 1 c is different from the display systems 1, 1 a, 1 b in that a display device 10 c is connected to the system main body 2 instead of the display devices 10, 10 a, 10 b.
  • the display device 10c includes a level conversion circuit (level conversion unit) 23 instead of the level conversion circuit 20 included in the display device 10 and the resistance voltage dividing circuits 21 and 22 included in the display devices 10a and 10b. This is different from the display devices 10, 10a, and 10b.
  • level conversion circuit level conversion unit
  • the voltage level of the power supply signal Vcc2 is higher than the voltage level of the power supply signal Vcc1 (Vcc1 ⁇ Vcc2).
  • the voltage level of the power supply signal Vcc1 input to the timing control unit 13 is smaller than the voltage level of the power supply signal Vcc2 input to each of the signal line drive circuits 16a and 16b.
  • a voltage necessary for driving the signal line driving circuits 16a and 16b is input to the signal line driving circuits 16a and 16b, and the timing control unit 13 has a lower voltage than the signal line driving circuits 16a and 16b. Since driving is performed at a level, power consumption can be reduced.
  • the level conversion circuit 23 is a voltage booster circuit that raises the voltage level of the input reset signal B, generates the reset signal Ba, and outputs the generated reset signal Ba to each of the signal line drive circuits 16a and 16b. .
  • the level conversion circuit 23 includes a level conversion IC 23a.
  • the power supply signal Vcc1 is input to the power input terminal 23b on the signal input side of the level conversion IC 23a.
  • the power supply signal Vcc2 is input to the power input terminal 23c on the signal output side of the level conversion IC 23b.
  • the level conversion circuit 23 increases the amplitude level T of the reset signal B to the amplitude level Tb by the level conversion IC 23a, and generates the reset signal Bb.
  • FIG. 7A is a diagram showing the reset signal B
  • FIG. 7B is a diagram showing the reset signal Bb having an increased amplitude level.
  • the level conversion circuit 23 outputs the generated reset signal Bb to the signal line drive circuits 16a and 16b.
  • the level conversion circuit 23 includes the level conversion IC 23a that increases the amplitude level T of the input reset signal B and inputs it to the signal line drive circuits 16a and 16b.
  • the level conversion circuit 23 causes the reset signal B
  • the amplitude signal T can be increased to generate the reset signal Ba, and the generated reset signal Bb can be input to the signal line drive circuits 16a and 16b.
  • the voltage level necessary for driving the signal line driving circuits 16a and 16b is input to the signal line driving circuits 16a and 16b, and the reset signal Bb is also input to the signal line driving circuits 16a and 16b. Can do. Therefore, the timing control unit 13 can be driven with low power consumption, and the signal line drive circuits 16a and 16b can be stably driven.
  • the display device of the present invention is connected to the synchronization signal generation unit that generates a synchronization signal for image display, the signal line drive unit that generates image information for image display, and the signal line drive unit.
  • a display device that outputs the generated image information to each of the plurality of data signal lines in response to the synchronization signal generated by the synchronization signal generation unit. Either the power supply voltage level input to the synchronization signal generation unit or the power supply voltage level input to the signal line drive unit is lower than the other power supply voltage level and is input from the outside.
  • a level conversion unit that converts a voltage level of a reset signal for initializing the internal circuit of the device itself, and the reset signal input from the outside is input to the synchronization signal generation unit Write in the aforementioned signal line drive unit, it is characterized in that the reset signal whose voltage level has been converted is input by the level converting section.
  • a display device driving method includes a synchronization signal generation unit that generates a synchronization signal for image display, a signal line drive unit that generates image information for image display, and the signal A plurality of data signal lines connected to the line drive unit, and the generated image information is output to each of the plurality of data signal lines in response to the synchronization signal generated by the synchronization signal generation unit.
  • a method of driving a display device wherein one of the power supply voltage level input to the synchronization signal generation unit and the power supply voltage level input to the signal line drive unit is set to the other power supply.
  • one of the power supply voltage level input to the synchronization signal generation unit and the power supply voltage level input to the signal line drive unit is greater than the other power supply voltage level. It ’s low. For this reason, power consumption can be reduced compared with the case where the same level of power supply voltage is input to the synchronization signal generation unit and the signal line driving unit.
  • the reset signal input from the outside is input to the synchronization signal generator.
  • the synchronization signal generation unit once generates the synchronization signal for image display after initializing the accumulated potential of the internal circuit. Thereby, it is possible to stably generate a synchronization signal for image display.
  • the level converter converts the voltage level of the reset signal input from the outside, and inputs the reset signal after the voltage level conversion to the signal line driver.
  • the reset signal can be input to the signal line driver.
  • the signal line driving unit once generates the image information for image display after initializing the accumulated potential of the internal circuit. For this reason, image information for image display can be generated stably.
  • the power supply voltage level input to the signal line driving unit is lower than the power supply voltage level input to the synchronization signal generating unit.
  • the signal line driving unit is driven at a lower voltage level than the synchronization signal generating unit, power consumption can be reduced.
  • the level conversion unit includes a circuit that reduces the voltage level of the input reset signal and inputs the reset signal to the signal line driving unit.
  • the level conversion circuit resets the signal line drive circuit to the signal line drive circuit. Can be entered. Therefore, power consumption is low and the signal line driver circuit can be driven stably.
  • the power supply voltage level input to the synchronization signal generation unit may be lower than the power supply voltage level input to the signal line drive unit.
  • the synchronization signal generating unit is driven at a lower voltage level than the signal line driving unit, so that power consumption can be reduced.
  • the level conversion unit may be a circuit that increases the voltage level of the input reset signal and inputs it to the signal line driving unit. According to the above configuration, even if the power supply voltage level input to the signal line drive unit is higher than the power supply voltage level input to the synchronization signal generation unit, the level conversion circuit increases the voltage level of the reset signal. Thus, the signal can be input to the signal line driver circuit.
  • the signal line driving unit includes a plurality of signal line driving units separated from each other, and each of the plurality of signal line driving units is connected to one of a plurality of data signal lines arranged on the screen. It is preferable.
  • image information is output to each pixel arranged on the screen by the plurality of signal line driving units via the data signal lines connected thereto. For this reason, the image information can be output to each pixel in a short time by the plurality of signal line driving units, and a display device capable of displaying video with stable display quality can be obtained.
  • the level conversion unit is arranged outside each of the plurality of signal line driving units. According to the above configuration, the reset signal subjected to the level conversion can be input from one level conversion unit to a plurality of signal line driving units, so that the circuit configuration of the signal line driving unit is prevented from becoming complicated. be able to.
  • the level conversion unit preferably includes a voltage dividing circuit that divides the voltage level of the input reset signal only by a plurality of resistors to reduce the voltage level.
  • the level conversion unit is configured by a simple circuit, an increase in cost due to the provision of the level conversion unit can be suppressed.
  • the voltage dividing circuit may include an amplifier circuit arranged at an output terminal of the plurality of resistors arranged.
  • the display device may be provided with a display panel, and the display panel may be a liquid crystal display panel. Thereby, a liquid crystal display device can be obtained.
  • the display panel may be an organic electroluminescence display panel. Thereby, an electroluminescence display device can be obtained.
  • the present invention can be used for a display device that requires image display with low power consumption and a driving method thereof.

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Abstract

　表示装置（１０）は、入力される電源電圧レベルが、何れか一方よりも、他方の方が低いタイミングコントロール部（１３）及び信号線駆動回路（１６）と、リセット信号（Ｂ）の振幅レベル（Ｔ）を変換するレベル変換回路（２０）とを備え、タイミングコントロール部（１３）及びレベル変換回路（２０）には、リセット信号（Ｂ）が入力され、レベル変換回路（２０）は、入力されたリセット信号（Ｂ）の振幅レベル（Ｔ）を変換し、振幅レベル変換後のリセット信号（Ｂａ）を、信号線駆動回路（１６）に入力する。これにより、低消費電力であり、かつ、安定した表示品位の映像の表示を行う。

Description

表示装置、表示装置の駆動方法
　本発明は、表示装置、表示装置の駆動方法に関する。
　従来から、液晶表示装置等、画像を表示するための表示装置が使用されている。
　例えば、特許文献１に記載されているように、一般的に、このような表示装置は、画像表示領域を有する表示パネルと、当該表示パネル駆動用の各種駆動信号を出力するためのタイミングコントロール部とを備えている。
　図８は、一般的な表示システムの構成を模式的に表したブロック図である。図８に示すように、表示システム１００は、表示装置１１０と、システム本体１０２とを備えている。
　システム本体１０２は、各種信号を表示装置１１０に出力するコントロール部１０３を備えている。また、表示装置１１０は、表示パネル１１２と、信号線駆動回路１１６ａ・１１６ｂを備える信号線駆動回路１１６と、タイミングコントロール部１１３とを備えている。
　信号線駆動回路１１６ａ・１１６ｂは、表示パネル１１２の、走査信号線と交差して配されているデータ信号線（ソース信号線）と接続されている。
　タイミングコントロール部１１３は、コントロール部１０３から入力される映像同期信号などに基づいて、映像表示用の同期信号を生成する。そして生成した同期信号を信号線駆動回路１１６ａ・１１６ｂに入力する。
　タイミングコントロール部１１３は各種の同期信号を生成するので比較的、複雑な回路構成を有する。
　このため、タイミングコントロール部１１３には、表示装置１１０の起動時等に、内部回路に蓄積された電圧を一旦リセット（初期化）するためのリセット信号が入力されている。このリセット信号の入力により、タイミングコントロール部１１３で、安定して同期信号を生成することができる。
　信号線駆動回路１１６ａ・１１６ｂは、タイミングコントロール部１１３から入力されてきた同期信号や、外部から入力されてきた映像信号に基づいて、表示パネル１１２に配されている画素へ出力するための画像データを生成する。そして、信号線駆動回路１１６ａ・１１６ｂは、生成した画像データを、表示パネル１１２に配されている各画素へ出力する。これにより、表示装置１１０は、所望の画像を表示する。
日本国公開特許公報「特開２００４‐２０８３０３号公報（２００４年７月２２日公開）〕
　近年、信号線駆動回路１１６ａ・１１６ｂにも、例えばタイミングコントロール機能を有する回路を搭載する等、信号線駆動回路１１６ａ・１１６ｂの回路構成も複雑化する傾向にある。
　しかし、一般的に、リセット信号は、タイミングコントロール部１１３に入力されていたが、信号線駆動回路１１６ａ・１１６ｂには入力されていない。このため、安定して、信号線駆動回路１１６ａ・１１６ｂを駆動させることができないという課題が生じている。
　このリセット信号は、通常、表示装置１１０が接続されているシステム本体１０２側で生成され、その生成されたリセット信号がタイミングコントロール部１１３に入力される。
　ここで、タイミングコントロール部１１３と、信号線駆動回路１１６ａ・１１６ｂとは、それぞれの機能が異なっているので、通常、それぞれには、異なる電圧レベルの電源電圧が入力されている。
　このため、タイミングコントロール部１１３に入力しているリセット信号を、同じ電圧レベルのまま、信号線駆動回路１１６ａ・１１６ｂに入力すると、信号線駆動回路１１６ａ・１１６ｂを破壊してしまったり、動作不良を生じさせたりする課題が生じる。
　一方、タイミングコントロール部１１３と、信号線駆動回路１１６ａ・１１６ｂとの両方にリセット信号を入力するために、タイミングコントロール部１１３と、信号線駆動回路１１６ａ・１１６ｂとに同電圧レベルの電源電圧を入力すると、低くてもよい一方の電圧レベルを、他方の高い電圧レベルに合せる必要があるので、不要な消費電力が生じることとなる。
　本発明は、上記の問題点を解決するためになされたもので、その目的は、低消費電力であり、かつ、安定した表示品位の画像表示を行うことである。
　上記の課題を解決するために、本発明の表示装置は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置であって、上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低く、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号の電圧レベルを変換するレベル変換部を備え、上記同期信号生成部には、上記外部から入力されたリセット信号が入力される一方、上記信号線駆動部には、上記レベル変換部により電圧レベルが変換されたリセット信号が入力されることを特徴としている。
　上記の課題を解決するために、本発明の表示装置の駆動方法は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置の駆動方法であって、上記同期信号生成部に入力する電源電圧レベルと、上記信号線駆動部に入力する電源電圧レベルとのうち、何れか一方の電源電圧レベルを、他方の電源電圧レベルより低くして、上記同期信号生成部及び上記信号線駆動部のそれぞれに電源電圧を入力する工程と、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号を上記同期信号に入力する工程と、上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベルを変換したリセット信号を、上記信号線駆動部に入力する工程とを有することを特徴としている。
　上記構成によると、上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低くい。このため、上記同期信号生成部と、上記信号線駆動部とに、同レベルの電源電圧を入力する場合と比べて、低消費電力化を行うことができる。
　そして、上記外部から入力されたリセット信号が上記同期信号生成部に入力される。このため、上記同期信号生成部は、一旦、内部回路の蓄積電位を初期状態にしてから、画像表示用の同期信号を生成する。これにより、安定して画像表示用の同期信号を生成することができる。
　さらに、上記レベル変換部は、上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベル変換後のリセット信号を、上記信号線駆動部に入力する。
　このため、上記同期信号生成部と、上記信号線駆動部とのそれぞれに入力される電源電圧レベルが互いに異なっていたとしても、リセット信号を、上記信号線駆動部へも入力することができる。
　これにより、上記信号線駆動部は、一旦、内部回路の蓄積電位を初期状態にしてから、画像表示用の画像情報を生成する。このため、安定して、画像表示用の画像情報を生成することができる。
　これにより、低消費電力であり、かつ、安定した表示品位の画像表示を行うことができる。
　本発明の表示装置は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置であり、上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低く、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号の電圧レベルを変換するレベル変換部を備え、上記同期信号生成部には、上記外部から入力されたリセット信号が入力される一方、上記信号線駆動部には、上記レベル変換部により電圧レベルが変換されたリセット信号が入力される。
　本発明の表示装置の駆動方法は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置の駆動方法であり、上記同期信号生成部に入力する電源電圧レベルと、上記信号線駆動部に入力する電源電圧レベルとのうち、何れか一方の電源電圧レベルを、他方の電源電圧レベルより低くして、上記同期信号生成部及び上記信号線駆動部のそれぞれに電源電圧を入力する工程と、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号を上記同期信号に入力する工程と、上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベルを変換したリセット信号を、上記信号線駆動部に入力する工程とを有する。
　これにより、低消費電力であり、かつ、安定した表示品位の画像表示が可能であるという効果を奏する。
第１の実施の形態の表示装置を備えている表示システムの構成を表す。 第１の実施の形態の表示装置の要部構成を表すブロック図である。 （ａ）は、リセット信号を表す図であり、（ｂ）はレベル変換されたリセット信号を表す図である。 第２の実施の形態の表示装置の要部構成を表すブロック図である。 第３の実施の形態の表示装置の要部構成を表すブロック図である。 第４の実施の形態の表示装置の要部構成を表すブロック図である。 （ａ）は、リセット信号を表す図であり、（ｂ）はレベル変換されたリセット信号を表す図である。 従来の表示システムの構成を模式的に表したブロック図である。
　以下、本発明の実施の形態について、詳細に説明する。
　〔実施の形態１〕
　（表示装置１０の全体構成）
　まず、図１を用いて、本発明の第１の実施の形態に係る表示装置１０の全体構成について説明する。
　図１は、本発明の表示装置１０を備えている表示システム１の構成を表す図である。
　図１に示すように、表示システム１は、システム本体２と、システム本体２と接続可能な表示装置１０とを備えている。
　システム本体２は、コントロール部（システム側コントロール部）３を備えている。コントロール部３は、システム本体２と接続された表示装置１０に対して、映像信号Ａ、リセット信号Ｂ、映像同期信号Ｃ等、画像表示用の各種信号を出力する。
　表示装置１０は、システム本体２と接続され、システム本体２側のコントロール部３から、上述した映像信号Ａ、リセット信号Ｂ、映像同期信号Ｃ等の映像表示用の各種信号を取得する。そして、表示装置１０は、システム本体２側のコントロール部３から取得した各種信号に基づいて画像を表示するものである。
　表示装置１０は、受信部１１、表示パネル１２、タイミングコントロール部（同期信号生成部）１３、走査線駆動回路（ゲートドライバ）１４、信号線駆動回路（信号線駆動部；ソースドライバ）１６、共通電極駆動回路１８、電源生成回路１９、及びレベル変換回路（レベル変換部）２０を備えている。
　表示パネル１２は、各画素毎に、画素電極及び当該画素電極と接続されているスイッチング素子（ＴＦＴ）が配されているアクティブ基板１２ａと、液晶層（不図示）を介して、アクティブ基板１２ａと対向配置されている対向基板１２ｂとを備えている。
　なお、本実施の形態では、表示パネル１２は、液晶表示パネルであるものとして説明するが、これに限定されるものではなく、例えば、有機エレクトロルミネッセンス（ＥＬ）表示パネル等、画像の表示が可能なパネルであればよい。
　表示パネル１２を液晶表示パネルとした場合、表示装置１０を液晶表示装置として構成することができる。また、表示パネル１２をＥＬ表示パネルとした場合、表示装置１２をエレクトロルミネッセンス表示装置として構成することができる。
　表示パネル１２は、マトリクス状に配置された複数の画素からなる画面と、前記画面を線順次に選択して走査するためのＮ本（Ｎは任意の整数）の走査信号線Ｇ（走査線；ゲートライン）と、選択されたラインに含まれる一行分の画素にデータ信号を供給するＭ本（Ｍは任意の整数）のデータ信号線Ｓ（ソースライン）とを備えている。
　走査信号線Ｇとデータ信号線Ｓとは互いに直交（交差）しており、アクティブ基板１２ａに配されている。複数の走査信号線Ｇのそれぞれは、走査線駆動回路１４に接続されている。そして、複数の走査信号線Ｇのそれぞれは、走査線駆動回路１４によって、順次走査がなされるものである。
　また、複数のデータ信号線Ｓは、信号線駆動回路１６に接続されている。そして、複数のデータ信号線Ｓは、信号線駆動回路１６によって、順次走査がなされるものである。
　図１に示すＧ（ｎ）はｎ本目（ｎは任意の整数）の走査信号線Ｇを表す。たとえばＧ（１）、Ｇ（２）およびＧ（３）は、それぞれ１本目、２本目および３本目の走査信号線Ｇを表す。一方、Ｓ（ｉ）はｉ本目（ｉは任意の整数）のデータ信号線Ｓを表す。たとえば、Ｓ（１）、Ｓ（２）およびＳ（３）は、それぞれ１本目、２本目および３本目のデータ信号線Ｓを表す。
　受信部１１は、表示装置１０を、システム本体２と接続するための接続部である。受信部１１は、システム本体２から出力されてくる映像表示用の各種信号を受信し、当該受信した信号に基づいて、表示装置１０内の各回路に信号を出力する。
　具体的には、受信部１１は、コントロール部３から映像信号Ａ、リセット信号Ｂ、映像同期信号Ｃ等、画像表示用の各種信号を取得する。そして、受信部１１は、受信した映像信号Ａ・映像同期信号Ｃをタイミングコントロール部１３に出力する。また、受信部１１は、リセット信号Ｂを、タイミングコントロール部１３及びレベル変換回路２０へ出力する。
　リセット信号Ｂや、後述するリセット信号Ｂａは、タイミングコントロール部１３や、信号線駆動回路１６等、大規模なロジック回路が搭載されているＬＳＩの内部回路が不安定な状態とならないようにするためのものである。
　すなわち、リセット信号Ｂ・Ｂａは、例えば、表示装置（自装置）１０の電源投入時や、待機状態から動作状態へ移行した直後等、表示装置１０が静止状態から動作状態へ状態変化した際に、表示装置１０に配されているタイミングコントロール部１３や、信号線駆動回路１６の内部回路の蓄積電位をリセットする（初期状態とする）ための指示信号である。
　タイミングコントロール部１３は、走査線駆動回路１４や、信号線駆動回路１６へ出力するためのゲート信号Ｄ、及びソース信号Ｅを生成するものであり、比較的複雑な回路構成からなる。
　このため、正確な信号生成を行うために、停止状態から動作状態へ移行する際には、ゲート信号Ｄ及びソース信号Ｅを生成する前に、まず、内部回路のリセットを行う必要がある。従って、リセット信号Ｂが入力される。
　タイミングコントロール部１３は、まず、受信部１１からＬｏｗ（ロウ）レベルのリセット信号Ｂを取得する。タイミングコントロール部１３は、受信部１１からロウレベルのリセット信号Ｂを取得すると、自身の内部回路の蓄積電位のリセット（初期化）を行う。
　そして、タイミングコントロール部１３は、入力されてくるリセット信号ＢがＨｉｇｈ（ハイ）レベルとなるとリセット状態を解除し、受信部１１から入力された映像信号Ａ・映像同期信号Ｃ（水平同期信号Ｈｓｙｎｃ）に基づいて、各回路が同期して動作するための基準となる画像表示用の同期信号を生成する。
　そして、当該生成した同期信号を、タイミングコントロール部１３は、表示装置１０の各回路に入力する。
　具体的には、タイミングコントロール部１３は、走査線駆動回路１４に、ゲート信号（ゲートスタートパルス信号およびゲートクロック信号）Ｄを出力する。また、タイミングコントロール部１３は、信号線駆動回路１６に、ソース信号（ソーススタートパルス信号、ソースラッチストローブ信号、およびソースクロック信号）Ｅを出力する。
　レベル変換回路２０は、入力されたリセット信号Ｂのロウレベル（ロウ状態を示す電圧レベル）と、ハイレベル（ハイ状態を示す電圧レベル）との差である振幅レベル（電圧レベル）を変換して、リセット信号Ｂａを生成し、当該生成したリセット信号Ｂａを信号線駆動回路１６に出力するための回路である。
　換言すると、レベル変換回路２０は、受信部１１を介して、外部から入力されたリセット信号Ｂのハイの電圧レベルを異なる電圧レベルに変換してリセット信号Ｂａを生成し、当該生成したリセット信号Ｂａを信号線駆動回路１６に出力する。
　レベル変換回路２０は、例えば、入力された電圧を分圧するための複数の抵抗からなる抵抗分圧回路によって構成することができる。また、当該抵抗分圧回路にアンプを備えてもよい。さらに、タイミングコントロール部１３の駆動電圧より信号線駆動回路１６の方が駆動電圧が高い場合は、昇圧回路により構成することができる。
　なお、リセット信号Ｂ・Ｂａの詳細については後述する。
　走査線駆動回路１４は、タイミングコントロール部１３から取得したゲート信号Ｄに基づいて、各走査信号線Ｇを画面の上から下に向かって線順次走査するものである。
　走査線駆動回路１４は、各走査信号線Ｇを走査する際、各走査信号線Ｇに対して、各画素に配されている画素電極に接続されるＴＦＴをオン状態にさせるための矩形波を出力する。これにより、画面内の１行分の画素を選択状態にする。
　具体的には、走査線駆動回路１４は、タイミングコントロール部１３から取得したゲートスタートパルス信号を合図に表示パネル１２の走査を開始し、ゲートクロック信号に従って各走査信号線Ｇに順次選択電圧を印加していく。
　信号線駆動回路１６は、タイミングコントロール部１３から入力されたソース信号Ｅに基づいて、画像表示用の画像データ（画像情報）を生成し、当該生成した画像データを各画素へ描き込むためのものである。
　信号線駆動回路１６も、例えば、タイミングコントローラとして機能する回路を一部に備える等、タイミングコントロール部１３と同様に、回路構成が比較的複雑な回路構造を有する。このため、正確な信号生成を行うために、停止状態から動作状態へ移行する際には、信号線駆動回路１６を動作させる前に、まず、信号線駆動回路１６の内部回路のリセットを行う必要がある。従って、リセット信号Ｂａが信号線駆動回路１６へ入力される。
　まず、信号線駆動回路１６は、表示装置１０が静止状態から動作状態への状態変化が生じる（例えば、表示装置１０が電源投入により起動する）と、レベル変換回路２０からＬｏｗ（ロウ）レベルのリセット信号Ｂａを取得する。信号線駆動回路１６は、レベル変換回路２０からロウレベルのリセット信号Ｂａを取得すると、自身の内部回路の蓄積電位のリセット（初期化）を行う。
　信号線駆動回路１６は、入力されているリセット信号ＢａがＨｉｇｈ（ハイ）レベルとなると、リセット状態を解除する。
　リセット状態を解除すると、次に、信号線駆動回路１６は、タイミングコントロール部１３から入力されたソース信号Ｅに基づいて、ソース信号Ｅにより選択された１行分の各画素に出力すべき電圧の値を算出する。
　そして、信号線駆動回路１６は、算出した値の電圧（画像情報）を各データ信号線Ｓに出力する。その結果、選択された走査信号線Ｇ上にある各画素に対して、上記電圧（画像情報）が供給される（すなわち書き込まれる）。
　具体的には、信号線駆動回路１６は、タイミングコントロール部１３から取得したソーススタートパルス信号を基に、入力された各画素の電圧をソースクロック信号に従ってレジスタに蓄え、次のソースラッチストローブ信号に従って表示パネル１２の各データ信号線Ｓに上記電圧（画像情報）を出力することで、各画素に画像データ（画像情報）を書き込む。
　なお、信号線駆動回路１６は、一つであってもよいし、後述するように、複数の信号線駆動回路からなっていてもよい。特に、例えば、ノートＰＣ等、比較的、大型の画面サイズであり、高速に画素への画像データの書き込みが必要な電子機器に表示装置１０を用いる場合は、信号線駆動回路１６は、複数の信号線駆動回路からなっていることが好ましい。
　電源生成回路１９は、表示装置１０が備えている各回路へ供給するための電源信号を生成し、各回路へ供給するための回路である。
　電源生成回路１９により、信号線駆動回路１６には電源信号（電源電圧）Ｖｄｄ・Ｖｃｃ２が供給され、タイミングコントロール部１３には電源信号（電源電圧）Ｖｃｃ１が供給される。
　また、電源生成回路１９は、電源信号Ｖｄｄ、Ｖｃｃ１、Ｖｃｃ２以外にも、表示装置１０内の各回路が動作するために必要な電圧供給用信号である、電源信号Ｖｇｈ・Ｖｇｌ・Ｖｄｄ２を生成する。そして、電源信号Ｖｇｈ、Ｖｇｌを走査線駆動回路１４に出力し、電源信号Ｖｄｄ２を共通電極駆動回路１８に出力する。
　また、表示装置１０は、画面内の各画素に対して設けられる共通電極（不図示）を備えている。共通電極駆動回路１８は、タイミングコントロール部１３から入力される信号Ｆに基づき、共通電極を駆動するための所定の共通電圧を共通電極に出力する。
　表示装置１０は、低消費電力化のため、タイミングコントロール部１３に駆動用の電源電圧として入力される電源信号Ｖｃｃ１の電圧レベル（電源電圧レベル）と、信号線駆動回路１６のそれぞれに駆動用の電源電圧として入力される電源信号Ｖｃｃ２の電圧レベル（電源電圧レベル）とは異なっている。すなわち、信号線駆動回路１６ａ・１６ｂの駆動用の電圧レベルと、レベル変換回路２０の駆動用の電圧レベルとで、いずれか一方が、他方より低くなっている。
　例えば、システム本体２から表示装置１０間のＩ／Ｏ電圧と比べて、タイミングコントロール部１３から信号線駆動回路１６間のＩ／Ｏ電圧を低電圧化する。つまり、タイミングコントロール部１３に供給する電源信号Ｖｃｃ１の電圧レベルと比べて、信号線駆動回路１６に供給する電源信号Ｖｃｃ２の電圧レベルを小さくする。
　これにより、表示装置１０の低消費電力化を行うことができる。
　一例としてＬＶＤＳ（Low Voltage Differ ential Signaling）とＳＰＩ（Serial Peripheral Interface）とを合せたインターフェースで表示システム１を構成している場合、システム本体２及び表示装置１０間のＩ／Ｏの電圧レベルは約３．３Ｖ程度である。
　このため、タイミングコントロール部１３及び信号線駆動回路１６間のＩ／Ｏの電圧レベルを約１．８Ｖ程度とすることで、信号線駆動回路１６を駆動させるための消費電力を抑えることができるので、表示装置１０の低消費電力化を行うことができる。
　または、表示システム１を構成するインターフェース等、表示装置１０に要求される仕様によっては、信号線駆動回路１６を駆動させるために必要な電源信号Ｖｃｃ２より、タイミングコントロール部１３の駆動電圧である電源信号Ｖｃｃ１の方が小さくなるようにしてもよい。
　これにより、タイミングコントロール部１３の駆動させるための消費電力を抑えることができるので、表示装置１０の低消費電力化を行うことができる。
　（表示装置１０の要部説明）
　次に、図２、図３の（ａ）（ｂ）を用いて、表示装置１０の要部構成を具体的に説明する。図２は、表示装置１０の要部構成を表すブロック図である。
　ここでは、図１で説明した信号線駆動回路１６は、走査線駆動回路１４から近い側から順に並んで配された２つの信号線駆動回路１６ａと、信号線駆動回路１６ｂとからなるものとして説明する。
　信号線駆動回路１６ａは、表示装置１０の画面のうち、走査線駆動回路１４に近い側半分に配されている複数のデータ信号線Ｓのそれぞれと接続されている。一方、信号線駆動回路１６ｂは、表示装置１０の画面のうち、走査線駆動回路１４に遠い側半分に配されている複数のデータ信号線Ｓのそれぞれと接続されている。信号線駆動回路１６ａ・１６ｂそれぞれには、電源信号Ｖｃｃ２が入力されている。
　上述したように、表示装置１０の低消費電力化のため、タイミングコントロール部１３に入力されている電源信号Ｖｃｃ１の電圧レベルと、信号線駆動回路１６ａ・１６ｂのそれぞれに入力されている電源信号Ｖｃｃ２の電圧レベルとは異なっており、何れかの電圧レベルが低くなるように設定されている。
　以下では、一例として、タイミングコントロール部１３へ入力される電源信号Ｖｃｃ１の電圧レベルより、信号線駆動回路１６ａへ入力される電源信号Ｖｃｃ２の電圧レベルの方が小さい場合について説明する。
　受信部１１は、コントロール部３からリセット信号Ｂが入力されると、当該入力されたリセット信号Ｂをタイミングコントロール部１３に出力すると共に、レベル変換回路２０にも出力する。
　図３の（ａ）は、リセット信号Ｂを表す図であり、（ｂ）はレベル変換されたリセット信号Ｂａを表す図である。
　表示装置１０の電源投入直後や、待機状態から動作状態への移行時に、リセット状態を示すＬｏｗレベルのリセット信号Ｂがタイミングコントロール部１３に入力される。このＬｏｗレベルのリセット信号Ｂが入力されると、タイミングコントロール部１３はリセット状態となり、内部回路に蓄積されている電圧を放電し、内部回路のリセットを行う。
　そして、タイミングコントロール部１３は、Ｈｉｇｈレベルのリセット信号Ｂを取得すると、リセット解除状態となり、受信部１１から入力されてくる映像同期信号Ｃに基づいて、ソース信号Ｅ、及びゲート信号Ｄを生成し、信号線駆動回路１６ａ・１６ｂ、及び走査線駆動回路１４へ、それぞれ出力する。
　一方、信号線駆動回路１６ａ・１６ｂへは、レベル変換回路２０により、レベル信号Ｂより振幅レベルが小さくなるようにレベル変換されたリセット信号Ｂａが入力される。
　リセット信号ＢのＬｏｗレベルとＨｉｇｈレベルとの差を振幅レベル（電圧レベル）Ｔとし、リセット信号ＢａのＬｏｗレベルとＨｉｇｈレベルとの差を振幅レベル（電圧レベル）Ｔａとすると、振幅レベルＴ＞振幅レベルＴａである。
　表示装置１０の電源投入直後や、待機状態から動作状態への移行時等、リセットが要求されるときには、リセット状態を示すＬｏｗレベルのリセット信号Ｂａがレベル変換回路２０から、信号線駆動回路１６ａ・１６ｂへ入力される。
　このＬｏｗレベルのリセット信号Ｂａが入力されると、信号線駆動回路１６ａ・１６ｂはリセット状態となり、内部回路に蓄積されている電位のリセットを行う。
　次に、レベル変換回路２０に、リセット解除状態を表すＨｉｇｈレベルのリセット信号Ｂが、受信部１１から入力される。
　しかし、上述したように、信号線駆動回路１６ａ・１６ｂの駆動電圧（すなわち電源信号Ｖｃｃ２）は、タイミングコントロール部１３の駆動電圧（すなわち電源電圧Ｖｃｃ１）より小さい。
　すなわち、信号線駆動回路１６ａ・１６ｂは、タイミングコントロール部１３より低電圧で駆動するような回路構成となっているので、高い電圧レベルのリセット信号Ｂを入力すると、信号線駆動回路１６ａ・１６ｂの回路が破損するなどの不具合が生じる。
　このため、レベル変換回路２０は、リセット信号ＢのＨｉｇｈレベルの電圧を降圧したリセット信号Ｂａを生成する。レベル変換回路２０は、生成したリセット信号Ｂａを信号線駆動回路１６ａ・１６ｂに出力する。
　信号線駆動回路１６ａ・１６ｂは、Ｈｉｇｈレベルのリセット信号Ｂａを取得すると、リセット解除状態となり、タイミングコントロール部１３から入力されるソース信号Ｅに基づいて、各データ信号線Ｓに電圧を出力することで、各画素に対して画像データを供給する。
　このように、表示装置１０によると、タイミングコントロール部１３と、信号線駆動回路１６とのそれぞれに入力される電源電圧レベルが、それぞれＶｃｃ１とＶｃｃ２とで互いに異なっていたとしても、リセット信号Ｂａを、信号線駆動回路１６へも入力することができる。
　これにより、表示装置１０が静止状態から動作状態へ状態変化した際、信号線駆動部１６ａ・１６ｂは、一旦、内部回路の蓄積電位を初期状態にしてから、各データ信号線Ｓへ出力するための画像データを生成する。このため、安定して、画像データを生成することができる。
　これにより、低消費電力であり、かつ、安定した表示品位の映像表示が可能な表示装置１０、表示システム１を得ることができる。
　ここで、表示パネル１２として、比較的、画面サイズが小さい（例えば、７型クラス以下程度、特に、３型クラス以下程度）表示パネルを用いる場合、信号線駆動回路１６を一つの回路から構成してもよい。さらに、信号線駆動回路１６を一つの回路から構成する場合、レベル変換回路２０を信号線駆動回路１６内に搭載し、レベル変換回路２０と信号線駆動回路１６とをワンチップ化して構成してもよい。
　レベル変換回路２０と信号線駆動回路１６とをワンチップ化して構成することで、回路設置面積を小さくすることができる。このため、例えば、携帯電話等、各回路の設置面積の小型化が強く望まれる電子機器に、表示装置１０を搭載することができる。
　一方、表示パネル１２として、比較的、画面サイズが大きく（例えば、４型クラス以上程度、特に、８型クラス以上程度）、さらに、各画素への画像データの書き込み速度が速いことが要求される電子機器に表示装置１０を用いる場合、図２に示すように、２つの信号線駆動回路１６ａ・１６ｂを備えていることが好ましい。
　しかし、比較的、画面サイズが大きい（一例として、４型クラス以上７型クラス以下や、８型クラス以上程度）サイズの表示パネル１２を用いると、画素のサイズも大きくなり、これに伴ない表示パネル１２やその周辺回路で消費される電力が増加することとなる。このため、比較的、画面サイズが大きい表示パネル１２を用いる場合は、特に、表示装置１０の低消費電力化が要求される。
　そこで、表示装置１０は、互いに分離した２つの信号線駆動回路１６ａ・１６ｂを備えているので、信号線駆動回路１６ａ、信号線駆動回路１６ｂそれぞれにより、それぞれに接続されているデータ信号線Ｓを介して、画面に配されている各画素へ画像データが出力される。
　このため、信号線駆動回路１６ａ・１６ｂから、短時間に画像データを各画素に出力することができ、安定した表示品位の映像表示が可能である。
　さらに、上述したように、表示装置１０は、タイミングコントロール部１３に入力される電源信号Ｖｃｃ１の電源電圧レベルと、信号線駆動回路１６ａ・１６ｂに入力される電源信号Ｖｃｃ２の電源電圧レベルとのうち、一方の電源電圧レベルが、他方の電源電圧レベルより低くなっているので、例えば、４型クラス以上、特に８型クラス以上程度のように、複数の信号線駆動回路１６ａ・１６ｂが配されている程度に、表示パネル１２の画面サイズが大きくても、消費電力が増加することを抑制することができる。このため、例えば、ノートＰＣ等、比較的、画面のサイズが大きく、かつ、各画素への画像データの書き込み速度の高速化が強く望まれる電子機器に表示装置１０を用いることで、画像データの書き込み速度が速く、かつ、低消費電力な電子機器を得ることができる。
　また、信号線駆動回路１６ａ・１６ｂを２つ設けた場合、レベル変換回路２０は、信号線駆動回路１６ａ・１６ｂのそれぞれに搭載するのではなく、信号線駆動回路１６ａ・１６ｂとは別構成として、信号線駆動回路１６ａ・１６ｂのそれぞれの外部に配することが好ましい。これにより、一つのレベル変換回路２０で、２つの信号線駆動回路１６ａ・１６ｂのそれぞれにリセット信号Ｂａを出力することができる。このため、信号線駆動回路１６ａ・１６ｂの回路構成の複雑化及び回路面積の増大を防止することができる。
　〔実施の形態２〕
　次に、図４を用いて、本発明の第２の実施形態に係る表示装置１０ａの構成について説明する。なお、説明の便宜上、前記実施の形態１にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図４は、表示装置１０ａの要部構成を表すブロック図である。表示システム１ａは、システム本体２に、表示装置１０に替えて表示装置１０ａが接続されている点で、表示システム１と相違する。
　表示装置１０ａは、表示装置１０が備えていたレベル変換回路２０に替えて、抵抗分圧回路（レベル変換部）２１を備えている点で、表示装置１０と相違する。表示装置１０ａの他の構成は、表示装置１０と同様である。
　抵抗分圧回路２１は、受信部１１から入力されてくるリセット信号Ｂの電圧レベルを降下させてリセット信号Ｂａを生成し、当該リセット信号Ｂａを、信号線駆動回路１６ａ・１６ｂのそれぞれに出力するための電圧降下回路である。
　抵抗分圧回路２１は、抵抗２１ａと抵抗２１ｂとが直列に接続されている。抵抗２１ａの一方の端部が抵抗分圧回路２１の入力端子２１ｄとなっている。抵抗２１ａの他方の端部と、抵抗２１の一方の端部が接続点２１ｃで接続されている。この接続点２１ｃと抵抗分圧回路２１の出力端子２１ｅが接続されており、出力端子２１ｅは、接続点２１ｃと同電位となっている。抵抗２１ｂの他方の端部は接地されている。
　抵抗分圧回路２１の入力端子２１ｄは、受信部１１と接続されている。そして、受信部１１から、リセット信号Ｂが抵抗分圧回路２１に入力されると、当該入力されたリセット信号Ｂを抵抗２１ａ・２１ｂによって分圧することで、電圧を降下させたリセット信号Ｂａを生成する。そして、生成されたリセット信号Ｂａは、接続点２１ｃから、出力端子２１ｅを介して、信号線駆動回路１６ａ・１６ｂのそれぞれに出力される。
　このように、抵抗分圧回路２１は、受信部１１から入力されたリセット信号Ｂのハイの電圧レベルを、２つの抵抗のみによって分圧して、リセット信号Ｂの振幅レベルＴを小さくし、振幅レベルＴａであるリセット信号Ｂａを生成する分圧回路である。
　このように、抵抗分圧回路２１は、簡単な回路から構成されているので、抵抗分圧回路２１を設けることによるコスト増加を抑制することができる。特に、抵抗分圧回路２１は、２つの抵抗２１ａ・２１ｂの分圧により、リセット信号Ｂａを生成することができるので、コスト増大はほとんど無い。
　なお、抵抗分圧回路２１は、入力されたリセット信号Ｂを分圧して、リセット信号Ｂａを生成できればよく、３つ以上の抵抗から構成されていてもよい。
　〔実施の形態３〕
　次に、図５を用いて、本発明の第３の実施形態に係る表示装置１０ｂの構成について説明する。なお、説明の便宜上、前記実施の形態１、２にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図５は、表示装置１０ｂの要部構成を表すブロック図である。表示システム１ｂは、システム本体２に、表示装置１０・１０ａに替えて表示装置１０ｂが接続されている点で、表示システム１・１ａと相違する。
　表示装置１０ｂは、表示装置１０レベル変換回路２０、表示装置１０ａが備えていた抵抗分圧回路２１に替えて、抵抗分圧回路（レベル変換部）２２を備えている点で、表示装置１０・１０ａと相違する。表示装置１０ｂの他の構成は、表示装置１０・１０ａと同様である。
　抵抗分圧回路２２は、受信部１１から入力されてくるリセット信号Ｂの電圧レベルを降下させてリセット信号Ｂａを生成し、当該リセット信号Ｂａを、信号線駆動回路１６ａ・１６ｂのそれぞれに出力するための電圧降下回路である。
　抵抗分圧回路２２は、抵抗分圧回路２１が備えていた抵抗２１ａ・２１ｂ、接続点２１ｃ、入力端子２１ｄ、及び出力端子２１ｅと対応する抵抗２２ａ・２２ｂ、接続点２２ｃ、入力端子２２ｄ、及び出力端子２２ｅを備えている。
　さらに、抵抗分圧回路２２は、接続点２２ｃに入力端子が接続され、出力端子２２ｅに出力端子が接続されているアンプ回路２２ｆを備えている。
　すなわち、アンプ回路２２ｆは、分圧回路である抵抗２２ａ・２２ｂの出力端である接続点２２ｃに配されている。
　抵抗分圧回路２２は、受信部１１からリセット信号Ｂが入力されると、抵抗２２ａ・２２ｂによって分圧することで、リセット信号Ｂａを生成する。そして、当該生成したリセット信号Ｂａを、アンプ回路２２ｆを通して、出力端子２２ｅから、信号線駆動回路１６ａ・１６ｂのそれぞれに入力する。
　抵抗分圧回路２２を備えることで、分圧回路である抵抗２２ａ・２２ｂからの出力を、アンプ回路２２ｆによって安定させることができるので、安定した表示品位の映像表示が可能な表示装置１０ｂを得ることができる。
　〔実施の形態４〕
　次に、図６、図７を用いて、本発明の第４の実施形態に係る表示装置１０ｃの構成について説明する。なお、説明の便宜上、前記実施の形態１～３にて説明した図面と同じ機能を有する部材については、同じ符号を付記し、その説明を省略する。
　図６は、表示装置１０ｃの要部構成を表すブロック図である。表示システム１ｃは、システム本体２に、表示装置１０・１０ａ・１０ｂに替えて表示装置１０ｃが接続されている点で、表示システム１・１ａ・１ｂと相違する。
　表示装置１０ｃは、表示装置１０が備えていたレベル変換回路２０、表示装置１０ａ・１０ｂが備えていた抵抗分圧回路２１・２２に替えて、レベル変換回路（レベル変換部）２３を備えている点で、表示装置１０・１０ａ・１０ｂと相違する。
　さらに、本実施の形態では、電源信号Ｖｃｃ１の電圧レベルより、電源信号Ｖｃｃ２の電圧レベルの方が大きい（Ｖｃｃ１＜Ｖｃｃ２）。
　すなわち、表示装置１０ｃでは、信号線駆動回路１６ａ・１６ｂのそれぞれに入力されている電源信号Ｖｃｃ２の電圧レベルより、タイミングコントロール部１３に入力されている電源信号Ｖｃｃ１の電圧レベルの方が小さい。
　これにより、信号線駆動回路１６ａ・１６ｂが駆動するために必要な電圧を、信号線駆動回路１６ａ・１６ｂに入力すると共に、タイミングコントロール部１３を、信号線駆動回路１６ａ・１６ｂと比べて低い電圧レベルで駆動させるので、低消費電力化を行うことができる。
　レベル変換回路２３は、入力されたリセット信号Ｂの電圧レベルを上げて、リセット信号Ｂａを生成し、当該生成したリセット信号Ｂａを信号線駆動回路１６ａ・１６ｂのそれぞれへ出力する電圧昇圧回路である。
　レベル変換回路２３は、レベル変換ＩＣ２３ａを備えている。そして、レベル変換ＩＣ２３ａの信号入力側の電源入力端子２３ｂには、電源信号Ｖｃｃ１が入力されている。そして、レベル変換ＩＣ２３ｂの信号出力側の電源入力端子２３ｃには電源信号Ｖｃｃ２が入力されている。
　レベル変換回路２３は、受信部１１からリセット信号Ｂが入力されると、レベル変換ＩＣ２３ａによってリセット信号Ｂの振幅レベルＴを振幅レベルＴｂへと増加し、リセット信号Ｂｂを生成する。
　図７の（ａ）はリセット信号Ｂを示す図であり、（ｂ）は振幅レベルが増大したリセット信号Ｂｂを示す図である。
　そして、レベル変換回路２３は、生成したリセット信号Ｂｂを信号線駆動回路１６ａ・１６ｂへ出力する。
　このように、レベル変換回路２３は、入力されたリセット信号Ｂの振幅レベルＴを大きくして、信号線駆動回路１６ａ・１６ｂに入力するレベル変換ＩＣ２３ａを備えている。
　これにより、信号線駆動回路１６ａ・１６ｂに入力される電源信号Ｖｃｃ２の電圧レベルが、タイミングコントロール部１３に入力される電源信号Ｖｃｃ１の電圧レベルより大きくても、レベル変換回路２３により、リセット信号Ｂの振幅レベルＴを大きくして、リセット信号Ｂａを生成し、当該生成したリセット信号Ｂｂを、信号線駆動回路１６ａ・１６ｂに入力することができる。
　このため、信号線駆動回路１６ａ・１６ｂを駆動させるために必要な電圧レベルを信号線駆動回路１６ａ・１６ｂに入力しつつ、さらに、リセット信号Ｂｂも、信号線駆動回路１６ａ・１６ｂに入力することができる。このため、タイミングコントロール部１３を低消費電力で駆動さ、かつ、信号線駆動回路１６ａ・１６ｂを安定駆動することができる。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　以上のように、本発明の表示装置は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置であって、上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低く、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号の電圧レベルを変換するレベル変換部を備え、上記同期信号生成部には、上記外部から入力されたリセット信号が入力される一方、上記信号線駆動部には、上記レベル変換部により電圧レベルが変換されたリセット信号が入力されることを特徴としている。
　上記の課題を解決するために、本発明の表示装置の駆動方法は、画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、上記信号線駆動部と接続されている複数のデータ信号線と、を備え、上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置の駆動方法であって、上記同期信号生成部に入力する電源電圧レベルと、上記信号線駆動部に入力する電源電圧レベルとのうち、何れか一方の電源電圧レベルを、他方の電源電圧レベルより低くして、上記同期信号生成部及び上記信号線駆動部のそれぞれに電源電圧を入力する工程と、外部から入力された、自装置の内部回路を初期状態にするためのリセット信号を上記同期信号に入力する工程と、上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベルを変換したリセット信号を、上記信号線駆動部に入力する工程とを有することを特徴としている。
　上記構成によると、上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低くい。このため、上記同期信号生成部と、上記信号線駆動部とに、同レベルの電源電圧を入力する場合と比べて、低消費電力化を行うことができる。
　そして、上記外部から入力されたリセット信号が上記同期信号生成部に入力される。このため、上記同期信号生成部は、一旦、内部回路の蓄積電位を初期状態にしてから、画像表示用の同期信号を生成する。これにより、安定して画像表示用の同期信号を生成することができる。
　さらに、上記レベル変換部は、上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベル変換後のリセット信号を、上記信号線駆動部に入力する。
　このため、上記同期信号生成部と、上記信号線駆動部とのそれぞれに入力される電源電圧レベルが互いに異なっていたとしても、リセット信号を、上記信号線駆動部へも入力することができる。
　これにより、上記信号線駆動部は、一旦、内部回路の蓄積電位を初期状態にしてから、画像表示用の画像情報を生成する。このため、安定して、画像表示用の画像情報を生成することができる。
　これにより、低消費電力であり、かつ、安定した表示品位の画像表示を行うことができる。
　また、上記信号線駆動部に入力される電源電圧レベルが、上記同期信号生成部に入力される電源電圧レベルよりも低いことが好ましい。
　上記構成によると、上記信号線駆動部は、上記同期信号生成部と比べて低い電圧レベルで駆動するので、低消費電力化を行うことができる。
　また、上記レベル変換部は、上記入力されたリセット信号の電圧レベルを小さくして、上記信号線駆動部に入力する回路からなることが好ましい。
　上記構成によると、上記信号線駆動部に入力される電源電圧レベルが、上記同期信号生成部に入力される電源電圧レベルより低くても、上記レベル変換回路により、上記信号線駆動回路にリセット信号を入力することができる。このため、低消費電力であり、かつ、信号線駆動回路を安定駆動することができる。
　また、上記同期信号生成部に入力される電源電圧レベルが、上記信号線駆動部に入力される電源電圧レベルより低くてもよい。
　上記構成によると、上記同期信号生成部は、上記信号線駆動部と比べて低い電圧レベルで駆動するので、低消費電力化を行うことができる。
　また、上記レベル変換部は、上記入力されたリセット信号の電圧レベルを大きくして、上記信号線駆動部に入力する回路からなってもよい。上記構成によると、上記信号線駆動部に入力される電源電圧レベルが、上記同期信号生成部に入力される電源電圧レベルより大きくても、上記レベル変換回路により、リセット信号の電圧レベルを大きくして、上記信号線駆動回路に入力することができる。
　このため、信号線駆動部を駆動させるために必要な電源電圧レベルを上記信号線駆動部に入力しつつ、さらに、リセット信号も、上記信号線駆動部に入力することができる。このため、上記同期信号生成部を低消費電力で駆動させ、かつ、上記信号線駆動回路を安定駆動することができる。
　また、上記信号線駆動部は、互いに分離した複数の信号線駆動部からなり、上記複数の信号線駆動部のそれぞれは、画面に配されている複数のデータ信号線の何れかと接続されていることが好ましい。
　上記構成によると、上記複数の信号線駆動部により、それぞれに接続されているデータ信号線を介して、上記画面に配されている各画素へ画像情報が出力される。このため、上記複数の信号線駆動部により、短時間に上記画像情報を各画素に出力することができ、安定した表示品位の映像表示が可能な表示装置を得ることができる。
　さらに、上記構成によると、上記同期信号生成部と、上記信号線駆動部とのそれぞれに入力される電源電圧レベルのうち、何れか一方の電源電圧レベルが低くなっているので、上記複数の信号線駆動部が配されている程度に、大きい画面サイズの表示パネルを用いたとしても消費電力が増加することを抑制することができる。
　また、上記レベル変換部は、上記複数の信号線駆動部のそれぞれの外部に配されていることが好ましい。上記構成によると、一つのレベル変換部から、複数の信号線駆動部に、レベル変換を行ったリセット信号を入力することができるので、信号線駆動部の回路構成が複雑になることを抑制することができる。
　また、上記レベル変換部は、入力された上記リセット信号の電圧レベルを、複数配された抵抗のみによって分圧して、上記電圧レベルを小さくする分圧回路からなることが好ましい。
　上記構成によると、上記レベル変換部は、簡単な回路から構成されているので、レベル変換部を設けることによるコスト増加を抑制することができる。
　また、上記分圧回路は、上記複数配された抵抗の出力端に配されたアンプ回路を備えていてもよい。上記構成により、上記分圧回路からの出力を安定させることができるので、安定した表示品位の画像表示が可能な表示装置を得ることができる。
　また、上記表示装置には表示パネルが備えられており、上記表示パネルが液晶表示パネルであってもよい。これにより、液晶表示装置を得ることができる。
　または、上記表示パネルは有機エレクトロルミネッセンス表示パネルであってもよい。これにより、エレクトロルミネッセンス表示装置を得ることができる。
　本発明は、低消費電力での画像表示が要求される表示装置やその駆動方法に利用することができる。
　１・１ａ・１ｂ　表示システム
　２　システム本体
　３　コントロール部
　１０・１０ａ・１０ｂ　表示装置
　１３　タイミングコントロール部（同期信号生成部）
　１４　走査線駆動回路
　１６・１６ａ・１６ｂ　信号線駆動回路（信号線駆動部）
　１９　電源生成回路
　２０　レベル変換回路（レベル変換部）
　２１・２２　抵抗分圧回路（レベル変換部）
　２１ａ・２１ｂ　抵抗
　２２ｆ　アンプ回路
　Ｂ・Ｂａ・Ｂｂ　リセット信号
　Ｓ　データ信号線
　Ｔ・Ｔａ・Ｔｂ　振幅レベル
　Ｖｃｃ１・Ｖｃｃ２　電源信号

Claims (12)

  1. 　画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、
    　上記信号線駆動部と接続されている複数のデータ信号線と、を備え、
    　上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置であって、
    　上記同期信号生成部に入力される電源電圧レベルと、上記信号線駆動部に入力される電源電圧レベルとのうち、何れか一方の電源電圧レベルが、他方の電源電圧レベルより低く、
    　外部から入力された、自装置の内部回路を初期状態にするためのリセット信号の電圧レベルを変換するレベル変換部を備え、
    　上記同期信号生成部には、上記外部から入力されたリセット信号が入力される一方、
    　上記信号線駆動部には、上記レベル変換部により電圧レベルが変換されたリセット信号が入力されることを特徴とする表示装置。
  2. 　上記信号線駆動部に入力される電源電圧レベルが、上記同期信号生成部に入力される電源電圧レベルよりも低いことを特徴とする請求項１に記載の表示装置。
  3. 　上記レベル変換部は、上記入力されたリセット信号の電圧レベルを小さくして、上記信号線駆動部に入力する回路からなることを特徴とする請求項２に記載の表示装置。
  4. 　上記同期信号生成部に入力される電源電圧レベルが、上記信号線駆動部に入力される電源電圧レベルより低いことを特徴とする請求項１に記載の表示装置。
  5. 　上記レベル変換部は、上記入力されたリセット信号の電圧レベルを大きくして、上記信号線駆動部に入力する回路からなることを特徴とする請求項４に記載の表示装置。
  6. 　上記信号線駆動部は、互いに分離した複数の信号線駆動部からなり、
    　上記複数の信号線駆動部のそれぞれは、画面に配されている複数のデータ信号線の何れかと接続されていることを特徴とする請求項１～５の何れか１項に記載の表示装置。
  7. 　上記レベル変換部は、上記複数の信号線駆動部のそれぞれの外部に配されていることを特徴とする請求項６に記載の表示装置。
  8. 　上記レベル変換部は、入力された上記リセット信号の電圧レベルを、複数配された抵抗のみによって分圧して、上記電圧レベルを小さくする分圧回路からなることを特徴とする請求項３に記載の表示装置。
  9. 　上記分圧回路は、上記複数配された抵抗の出力端に配されたアンプ回路を備えていることを特徴とする請求項８に記載の表示装置。
  10. 　請求項１～９の何れか１項に記載の表示装置には表示パネルが備えられており、
    　上記表示パネルが液晶表示パネルであることを特徴とする液晶表示装置。
  11. 　請求項１～９の何れか１項に記載の表示装置には表示パネルが備えられており、
    　上記表示パネルが有機エレクトロルミネッセンス表示パネルであることを特徴とするエレクトロルミネッセンス表示装置。
  12. 　画像表示用の同期信号を生成する同期信号生成部及び画像表示用の画像情報を生成する信号線駆動部と、
    　上記信号線駆動部と接続されている複数のデータ信号線と、を備え、
    　上記同期信号生成部が生成した同期信号に対応して、上記複数のデータ信号線のそれぞれに、上記生成した画像情報を出力する表示装置の駆動方法であって、
    　上記同期信号生成部に入力する電源電圧レベルと、上記信号線駆動部に入力する電源電圧レベルとのうち、何れか一方の電源電圧レベルを、他方の電源電圧レベルより低くして、上記同期信号生成部及び上記信号線駆動部のそれぞれに電源電圧を入力する工程と、
    　外部から入力された、自装置の内部回路を初期状態にするためのリセット信号を上記同期信号に入力する工程と、
    　上記外部から入力されたリセット信号の電圧レベルを変換し、当該電圧レベルを変換したリセット信号を、上記信号線駆動部に入力する工程とを有することを特徴とする表示装置の駆動方法。
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